תוֹכֶן לְהַסתִיר
1 Intel 750856 Agilex FPGA Board Development
2 מידע על המוצר
3 הוראות שימוש במוצר
4 Reference Design Overview
5 תצורת מארח חיצוני
6 רפרנס דרישות עיצוב
7 הדרכה בנושא עיצוב
8 יצירת מחיצת עיצוב
9 יצירת תיקונים
10 שמות וסוגים של גרסה
11 תכנות של Intel Agilex F-Series FPGA Development Board זרימת בדיקות חומרה
12 מסמכים / משאבים
12.1 הפניות

intel-LOGO

Intel 750856 Agilex FPGA Board Development

intel-750856-Agilex-FPGA-Development-Board-PRODUCT

מידע על המוצר

עיצוב התייחסות זה מיועד ללוח הפיתוח של Intel Agilex F-Series FPGA. הוא משתמש בבקר התצורה החיצוני של קונפיגורציה חלקית של Intel FPGA IP ויש לו אזור יחסי ציבור פשוט. הגדרת חומרת המארח החיצוני של התקן Intel Agilex מורכבת מהתקן חיצוני (Helper FPGA), DUT FPGA ועיצוב המארח החיצוני שלך. עיצוב המארח במכשיר החיצוני אחראי על אירוח תהליך ה-PR. פיני ה-PR משמשים לחיבור שני המכשירים ויכולים להיות כל I/O זמין של משתמשים.

הוראות שימוש במוצר

תצורת מארח חיצוני

כדי לבצע תצורת מארח חיצוני, בצע את השלבים הבאים:

  1. צור עיצוב מארח במכשיר חיצוני כדי לארח את תהליך ה-PR.
  2. חבר את פיני ה-PR מההתקן החיצוני ל-Palal Reconfiguration External Configuration Controller Intel FPGA IP ב-DUT FPGA.
  3. הזרם נתוני תצורה מעיצוב המארח אל פיני ממשק הסטרימינג של Intel Agilex Avalon התואמים לאותות לחיצת היד של PR מה-IP.

קונפיגורציה מחדש חלקית באמצעות פעולת פיני תצורה

הרצף הבא מתאר את הפעולה של הגדרה מחדש חלקית באמצעות פיני תצורה:

  1. קבע את ה-pr_request PIN המחובר ל-Palal Reconfiguration External Configuration Controller Intel FPGA IP.
  2. ה-IP מציג אות תפוס כדי לציין שתהליך יחסי הציבור בעיצומו (אופציונלי).
  3. אם מערכת התצורה מוכנה לפעולת PR, ה- avst_ready pin מוצהר, מה שמציין שהיא מוכנה לקבל נתונים.
  4. הזרם את נתוני תצורת ה-PR על פני הפינים avst_data וה-avst_valid pin, בהתאם למפרט הזרימה של Avalon להעברת נתונים עם לחץ אחורי.
  5. הסטרימינג מפסיק כאשר הסיכה avst_ready מבוטלת.
  6. בטל את הטענה של ה-avst_ready pin כדי לציין שלא נדרשים נתונים נוספים עבור פעולת ה-PR.
  7. בקר התצורה החיצוני של קונפיגורציה חלקית של Intel FPGA IP מבטל את האות התפוס כדי לציין את סוף התהליך (אופציונלי).

קונפיגורציה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) עיצוב עזר

הערת אפליקציה זו מדגימה תצורה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) בלוח הפיתוח של Intel® Agilex® F-Series FPGA.

Reference Design Overview

תכונת ההגדרה החלקית (PR) מאפשרת לך להגדיר מחדש חלק מה-FPGA באופן דינמי, בעוד שעיצוב ה-FPGA שנותר ממשיך לתפקד. אתה יכול ליצור פרסונות מרובות עבור אזור מסוים בעיצוב שלך שאינן משפיעות על הפעולה באזורים מחוץ לאזור זה. מתודולוגיה זו יעילה במערכות שבהן מספר פונקציות חולקות זמן את אותם משאבי התקן FPGA. הגרסה הנוכחית של תוכנת Intel Quartus® Prime Pro Edition מציגה זרימת קומפילציה חדשה ומפושטת להגדרה מחדש חלקית. עיצוב התייחסות זה של Intel Agilex משתמש בבקר התצורה החיצוני של Intel FPGA IP של קונפיגורציה מחדש חלקית ויש לו אזור יחסי ציבור פשוט.

הגדרת חומרת מארח חיצוני של מכשיר Intel Agilexintel-750856-Agilex-FPGA-Development-Board-FIG-1 (1)

תצורת מארח חיצוני

בתצורת מארח חיצוני, עליך ליצור תחילה עיצוב מארח במכשיר חיצוני כדי לארח את תהליך ה-PR, כפי שמראה הגדרת חומרת המארח החיצוני של התקן Intel Agilex. עיצוב המארח מזרים נתוני תצורה לפינים של ממשק הסטרימינג של Intel Agilex Avalon התואמים לאותות לחיצת היד של PR המגיעים מבקר התצורה החיצוני של Intel FPGA IP של קונפיגורציה מחדש חלקית. פיני ה-PR שבהם אתה משתמש כדי לחבר את שני המכשירים יכולים להיות כל I/O זמין של משתמשים.

הרצף הבא מתאר את ההגדרה מחדש החלקית באמצעות פעולת פיני תצורה:

  1. תחילה טען את ה-pr_request PIN המחובר ל-Palal Reconfiguration External Configuration Controller Intel FPGA IP.
  2. ה-IP מציג אות תפוס כדי לציין שתהליך יחסי הציבור בעיצומו (אופציונלי).
  3. אם מערכת התצורה מוכנה לעבור פעולת PR, ה- avst_ready pin נטען ומציין שהיא מוכנה לקבל נתונים.
  4. התחל להזרים את נתוני תצורת ה-PR על פני הפינים avst_data וה-avst_valid pin, תוך התבוננות במפרט הזרימה של Avalon להעברת נתונים עם לחץ אחורי.
  5. הסטרימינג מפסיק בכל פעם שהסיכה avst_ready מבוטלת.
  6. לאחר הזרמת כל נתוני התצורה, הסיכה avst_ready בוטלה כדי לציין שלא נדרשים נתונים נוספים עבור פעולת PR.
  7. בקר התצורה החיצוני של קונפיגורציה חלקית של Intel FPGA IP מעניק את האות התפוס כדי לציין את סוף התהליך (אופציונלי).
  8. אתה יכול לבדוק את הפינים pr_done ו-pr_error כדי לאשר אם פעולת ה-PR הושלמה בהצלחה. אם מתרחשת שגיאה, כגון כשל בבדיקת גרסאות ובדיקת הרשאות, פעולת ה-PR מסתיימת.

מידע קשור

  • ערכת פיתוח FPGA מסדרת F של Intel Agilex Web עַמוּד
  • מדריך למשתמש של ערכת פיתוח FPGA מסדרת F-Intel Agilex
  • מדריך למשתמש של Intel Quartus Prime Pro Edition: הגדרה חלקית מחדש

קונפיגורציה מחדש חלקית בקר תצורה חיצוני של Intel FPGA IP
בקר התצורה החיצוני של קביעת תצורה חלקית נדרש להשתמש בפיני תצורה כדי להזרים נתוני יחסי ציבור לתפעול יחסי ציבור. עליך לחבר את כל היציאות ברמה העליונה של בקר התצורה החיצוני של קונפיגורציה חלקית Intel FPGA IP לפין pr_request כדי לאפשר לחיצת יד של המארח עם מנהל ההתקנים המאובטח (SDM) מהליבה. ה-SDM קובע באילו סוגים של פיני תצורה להשתמש, בהתאם להגדרת ה-MSEL שלך.

קונפיגורציה מחדש חלקית בקר תצורה חיצוני של Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (2)

תצורה מחדש חלקית הגדרות פרמטר של בקר תצורה חיצונית

פָּרָמֶטֶר עֵרֶך תֵאוּר
אפשר ממשק תפוס לְאַפשֵׁר or

השבת

 מאפשר לך להפעיל או להשבית את ממשק Busy, אשר נותן אות לציון שעיבוד יחסי ציבור מתבצע במהלך תצורה חיצונית.

הגדרת ברירת המחדל היא השבת.

תצורה מחדש חלקית יציאות בקר תצורה חיצונית

שם הנמל רוֹחַב כיוון פוּנקצִיָה
pr_request 1 קֶלֶט מציין שתהליך יחסי הציבור מוכן להתחיל. האות הוא צינור שאינו סינכרוני לשום אות שעון.
pr_error 2 תְפוּקָה מציין שגיאת הגדרה מחדש חלקית.:

• 2'b01 - שגיאת יחסי ציבור כללית

• 2'b11 - שגיאת זרם סיביות לא תואמת

האותות הללו הם צינורות שאינם סינכרוניים לשום מקור שעון.
pr_done 1 תְפוּקָה מציין שתהליך יחסי הציבור הושלם. האות הוא צינור שאינו סינכרוני לשום אות שעון.
start_addr 1 קֶלֶט מציין את כתובת ההתחלה של נתוני יחסי ציבור ב-Active Serial Flash. אתה מפעיל את האות הזה על ידי בחירה באחד מהם אבלון®-רחוב or סדרה פעילה עבור ה אפשר Avalon-ST Pins או Active Serial Pins פָּרָמֶטֶר. האות הוא צינור שאינו סינכרוני לשום אות שעון.
אִתחוּל 1 קֶלֶט אות איפוס סינכרוני גבוה פעיל.
out_clk 1 תְפוּקָה מקור שעון שיוצר מתנד פנימי.
עָסוּק 1 תְפוּקָה ה-IP טוען את האות הזה כדי לציין שהעברת נתוני PR מתבצעת. אתה מפעיל את האות הזה על ידי בחירה לְאַפשֵׁר עבור ה אפשר ממשק תפוס פָּרָמֶטֶר.

רפרנס דרישות עיצוב

השימוש בעיצוב התייחסות זה דורש את הדברים הבאים:

  • התקנה של Intel Quartus Prime Pro Edition גרסה 22.3 עם תמיכה במשפחת מכשירי Intel Agilex.
  • חיבור ללוח הפיתוח של Intel Agilex F-Series FPGA על הספסל.
  • הורדה של העיצוב למשלample זמין במיקום הבא: https://github.com/intel/fpga-partial-reconfig.

להורדת העיצוב למשלampעל:

  1. לחץ על שכפול או הורד.
  2. לחץ על הורד ZIP. פתח את ה-fpga-partial-reconfig-master.zip file.
  3. נווט אל תיקיית המשנה מדריכים/agilex_external_pr_configuration כדי לגשת לעיצוב ההפניה.

הדרכה בנושא עיצוב

השלבים הבאים מתארים את היישום של תצורה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) בלוח הפיתוח של Intel Agilex F-Series FPGA:

  • שלב 1: מתחילים
  • שלב 2: יצירת מחיצת עיצוב
  • שלב 3: הקצאת אזורי מיקום וניתוב
  • שלב 4: הוספת ה-IP של בקר התצורה החיצוני של קונפיגורציה מחדש חלקית
  • שלב 5: הגדרת פרסונות
  • שלב 6: יצירת תיקונים
  • שלב 7: קומפילציה של הגרסה הבסיסית
  • שלב 8: הכנת תיקוני יישום יחסי ציבור
  • שלב 9: תכנות הלוח

שלב 1: תחילת העבודה
להעתקת עיצוב ההתייחסות fileפנה אל סביבת העבודה שלך והרכיב את העיצוב השטוח blinking_led:

  1. צור ספרייה בסביבת העבודה שלך, agilex_pcie_devkit_blinking_led_pr.
  2. העתק את המדריכים שהורדת/agilex_pcie_devkit_blinking_led/תיקיית המשנה שטוחה לספרייה, agilex_pcie_devkit_blinking_led_pr.
  3. בתוכנת Intel Quartus Prime Pro Edition, לחץ File ➤ פתח את Project ובחר blinking_led.qpf.
  4. כדי לפרט את ההיררכיה של העיצוב השטוח, לחץ על עיבוד ➤ התחל ➤ התחל ניתוח וסינתזה. לחלופין, בשורת הפקודה, הפעל את הפקודה הבאה: quartus_syn blinking_led -c blinking_led

יצירת מחיצת עיצוב

עליך ליצור מחיצות עיצוב עבור כל אזור יחסי ציבור שברצונך להגדיר מחדש באופן חלקי. השלבים הבאים יוצרים מחיצת עיצוב עבור המופע u_blinking_led.

יצירת מחיצות עיצובintel-750856-Agilex-FPGA-Development-Board-FIG-1 (3)

  1. לחץ לחיצה ימנית על המופע u_blinking_led ב-Project Navigator ולחץ על עיצוב מחיצה ➤ ניתן להגדרה מחדש. סמל מחיצת עיצוב מופיע ליד כל מופע שמוגדר כמחיצה.
  2. לחץ על Assignments ➤ Design Partitions Window. החלון מציג את כל מחיצות העיצוב בפרויקט.
  3. ערוך את שם המחיצה בחלון עיצוב מחיצות על ידי לחיצה כפולה על השם. עבור עיצוב התייחסות זה, שנה את שם המחיצה ל-pr_partition
    • פֶּתֶק: כאשר אתה יוצר מחיצה, תוכנת Intel Quartus Prime מייצרת באופן אוטומטי שם מחיצה, בהתבסס על שם המופע ונתיב ההיררכיה. שם מחיצת ברירת מחדל זה יכול להשתנות עם כל מופע.
  4. כדי לייצא את האזור הסטטי הסופי מהקומפילציה של הגרסה הבסיסית, לחץ פעמיים על הערך עבור root_partition ב- Post Final Export File עמודה, והקלד blinking_led_static. gdb.

ייצוא תמונת מצב סופית של פוסט בחלון מחיצות עיצובintel-750856-Agilex-FPGA-Development-Board-FIG-1 (4)ודא שה-blinking_led.qsf מכיל את ההקצאות הבאות, המתאימות למחיצת העיצוב הניתנת להגדרה מחדש שלך:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (5)

מידע קשור
"צור מחיצות עיצוב" במדריך למשתמש של Intel Quartus Prime Pro Edition: הגדרה מחדש חלקית

הקצאת אזור מיקום וניתוב עבור מחיצת יחסי ציבור
עבור כל גרסה בסיסית שאתה יוצר, זרימת עיצוב ה-PR ממקמת את ליבת האישיות המתאימה באזור מחיצת ה-PR שלך. כדי לאתר ולהקצות את אזור יחסי הציבור בתוכנית הקומה של המכשיר עבור הגרסה הבסיסית שלך:

  1. לחץ לחיצה ימנית על המופע u_blinking_led ב-Project Navigator ולחץ על אזור נעילת לוגיקה ➤ צור אזור נעילה לוגית חדש. האזור מופיע בחלון אזורי נעילת לוגיקה.
  2. אזור המיקום שלך חייב להקיף את ההיגיון blinking_led. בחר את אזור המיקום על ידי איתור הצומת ב-Chip Planner. לחץ לחיצה ימנית על שם האזור u_blinking_led בחלון אזורי נעילת לוגיקה ולחץ

אתר צומת ➤ אתר ב-Chip Planner. האזור u_blinking_led מקודד בצבע

מיקום צומת שבבים מתכנן עבור blinking_ledintel-750856-Agilex-FPGA-Development-Board-FIG-1 (6)

  1. בחלון Logic Lock Regions, ציין את קואורדינטות אזור המיקום בעמודה Origin. המקור מתאים לפינה השמאלית התחתונה של האזור. למשלample, כדי להגדיר אזור מיקום עם קואורדינטות (X1 Y1) בתור (163 4), ציין את המקור בתור X163_Y4. תוכנת Intel Quartus Prime מחשבת אוטומטית את הקואורדינטות (X2 Y2) (מימין למעלה) עבור אזור המיקום, בהתבסס על הגובה והרוחב שציינת.
    • פֶּתֶק: מדריך זה משתמש בקואורדינטות (X1 Y1) - (163 4), ובגובה ורוחב של 20 עבור אזור המיקום. הגדר כל ערך עבור אזור המיקום. ודא שהאזור מכסה את ההיגיון blinking_led.
  2. הפעל את האפשרויות שמורות ו-Core-Only.
  3. לחץ פעמיים על האפשרות ניתוב אזור. תיבת הדו-שיח הגדרות אזור ניתוב של לוגיקה מופיעה.
  4. בחר קבוע עם הרחבה עבור סוג הניתוב. בחירה באפשרות זו מקצה אוטומטית אורך הרחבה של 2.
    • פֶּתֶק: אזור הניתוב חייב להיות גדול יותר מאזור המיקום, כדי לספק גמישות נוספת עבור ה-Fitter כאשר המנוע מנתב פרסונות שונות.

חלון אזורי נעילת לוגיקהintel-750856-Agilex-FPGA-Development-Board-FIG-1 (7)ודא שה-blinking_led.qsf מכיל את ההקצאות הבאות, התואמות לתכנון הרצפה שלך:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (8)intel-750856-Agilex-FPGA-Development-Board-FIG-1 (9)

מידע קשור
"תכנון רצפה של עיצוב התצורה החלקית" במדריך למשתמש של Intel Quartus Prime Pro Edition: תצורה מחדש חלקית

הוספת בקר התצורה החיצוני של קביעת תצורה חלקית של Intel FPGA IP
בקר התצורה החיצוני של קונפיגורציה חלקית Intel FPGA IP מתממשק עם בלוק בקרת Intel Agilex PR כדי לנהל את מקור ה-bitstream. עליך להוסיף את ה-IP הזה לעיצוב שלך כדי ליישם תצורה חיצונית. בצע את השלבים הבאים כדי להוסיף את בקר התצורה החיצוני של קביעת תצורה חלקית
Intel FPGA IP לפרויקט שלך:

  1. הקלד הגדרה מחדש חלקית בשדה החיפוש של קטלוג IP (כלים ➤ קטלוג IP).
  2. לחץ פעמיים על קונפיגורציה חלקית בקר תצורה חיצוני Intel FPGA IP.
  3. בתיבת הדו-שיח Create IP Variant, הקלד external_host_pr_ip בתור File שם ולאחר מכן לחץ על צור. עורך הפרמטרים מופיע.
  4. עבור הפרמטר Enable busy interface, בחר השבת (הגדרת ברירת המחדל). כאשר אתה צריך להשתמש באות זה, אתה יכול לשנות את ההגדרה לאפשר.

אפשר פרמטר ממשק תפוס בעורך הפרמטריםintel-750856-Agilex-FPGA-Development-Board-FIG-1 (10)

  1. נְקִישָׁה File ➤ שמור וצא מעורך הפרמטרים מבלי ליצור את המערכת. עורך הפרמטרים יוצר את גרסת ה-IP external_host_pr_ip.ip file ומוסיף את file לפרויקט blinking_led. AN 991: תצורה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) עיצוב עזר 750856 | 2022.11.14 AN 991:
    • פֶּתֶק:
    • a. אם אתה מעתיק את ה-extern_host_pr_ip.ip file מספריית pr, ערוך ידנית את ה-blinking_led.qsf file לכלול את השורה הבאה: set_global_assignment -name IP_FILE pr_ip.ip
    • b. הצב את ה-IP_FILE משימה לאחר SDC_FILE מטלות (blinking_led. dc) ב-blinking_led.qsf שלך file. הזמנה זו מבטיחה הגבלה מתאימה של ליבת ה-IP של בקר ההגדרה מחדש חלקית.
    • פֶּתֶק: כדי לזהות את השעונים, ה-.sdc file עבור ה-PR IP חייב לעקוב אחר כל ‎.sdc שיוצר את השעונים שבהם משתמשת ליבת ה-IP. אתה מקל על הזמנה זו על ידי הבטחת ה-.ip file עבור ליבת ה-PR IP מופיעה אחרי כל .ip files או .sdc files שבהם אתה משתמש כדי להגדיר את השעונים האלה ב-.qsf file עבור גרסת פרויקט Intel Quartus Prime שלך. למידע נוסף, עיין במדריך למשתמש של פתרונות IP להגדרה חלקית מחדש.

עדכון העיצוב ברמה העליונה

לעדכון top.sv file עם מופע PR_IP:

  1. כדי להוסיף את המופע external_host_pr_ip לעיצוב ברמה העליונה, בטל את ההערה על בלוקי הקוד הבאים ב-top.sv file:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (11)

הגדרת פרסונות
עיצוב התייחסות זה מגדיר שלוש פרסונות נפרדות עבור מחיצת ה-PR הבודדת. כדי להגדיר ולכלול את הפרסונות בפרויקט שלך:

  1. צור שלושה SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, ו-blinking_led_empty.sv בספריית העבודה שלך עבור שלוש הפרסונות.

פרסונות עיצוב עזרintel-750856-Agilex-FPGA-Development-Board-FIG-1 (12) intel-750856-Agilex-FPGA-Development-Board-FIG-1 (13)

פֶּתֶק:

  • blinking_led.sv כבר זמין כחלק מה- fileאתה מעתיק מספריית המשנה השטוחה/. אתה יכול פשוט לעשות שימוש חוזר בזה file.
  • אם אתה יוצר את SystemVerilog fileמ- Intel Quartus Prime Text Editor, השבת את ה-Add file לאפשרות הפרויקט הנוכחית, בעת שמירת ה files.

יצירת תיקונים

זרימת עיצוב יחסי הציבור משתמשת בתכונת תיקוני הפרויקט בתוכנת Intel Quartus Prime. העיצוב הראשוני שלך הוא הגרסה הבסיסית, שבה אתה מגדיר את גבולות האזור הסטטי והאזורים הניתנים להגדרה מחדש ב-FPGA. מהגרסה הבסיסית, אתה יוצר גרסאות מרובות. תיקונים אלה מכילים את ההטמעות השונות עבור אזורי יחסי הציבור. עם זאת, כל מהדורות הטמעת יחסי ציבור משתמשות באותן תוצאות מיקום וניתוב ברמה העליונה מהגרסה הבסיסית. כדי להרכיב עיצוב יחסי ציבור, עליך ליצור גרסה של יישום יחסי ציבור עבור כל פרסונה. בנוסף, עליך להקצות סוגי גרסאות עבור כל אחת מהגרסאות. סוגי הגרסאות הזמינים הם:

  • קונפיגורציה מחדש חלקית - בסיס
  • קונפיגורציה חלקית - יישום פרסונה

הטבלה הבאה מפרטת את שם הגרסה וסוג הגרסה עבור כל אחת מהגרסאות:

שמות וסוגים של גרסה

שם הגרסה סוג עדכון
blinking_led.qsf קונפיגורציה מחדש חלקית - בסיס
blinking_led_default.qsf קונפיגורציה חלקית - יישום פרסונה
blinking_led_slow.qsf קונפיגורציה חלקית - יישום פרסונה
blinking_led_empty.qsf קונפיגורציה חלקית - יישום פרסונה

הגדרת סוג עדכון הבסיס

  1. לחץ על Project ➤ Revisions.
  2. ב-Revision Name, בחר בגרסה blinking_led ולאחר מכן לחץ על הגדר נוכחי.
  3. לחץ על החל. הגרסה blinking_led מוצגת כגרסה הנוכחית.
  4. כדי להגדיר את סוג העדכון עבור blinking_led, לחץ על Assignments ➤ Settings ➤ General.
  5. עבור סוג עדכון, בחר הגדרה מחדש חלקית – בסיס ולאחר מכן לחץ על אישור.
  6. ודא שה-blinking_led.qsf מכיל כעת את ההקצאה הבאה: ##blinking_led.qsf set_global_assignment -שם REVISION_TYPE PR_BASE

יצירת תיקוני יישום

  1. כדי לפתוח את תיבת הדו-שיח Revisions, לחץ על Project ➤ Revisions.
  2. כדי ליצור גרסה חדשה, לחץ פעמיים על < >.
  3. ב-Revision name, ציין blinking_led_default ובחר blinking_led עבור Based on revision.
  4. עבור סוג ה-Revision, בחר ב-Palal Reconfiguration – PersonaImplementation.

יצירת תיקוניםintel-750856-Agilex-FPGA-Development-Board-FIG-1 (14)

  1. באופן דומה, הגדר את סוג Revision עבור מהדורות blinking_led_slow ו-blinking_led_empty.
  2. ודא שכל .qsf file מכיל כעת את ההקצאה הבאה: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led כאשר, place_holder הוא שם הישות המוגדרת כברירת מחדל עבור הגרסה החדשה של יישום PR שנוצרה.

תיקונים בפרויקטintel-750856-Agilex-FPGA-Development-Board-FIG-1 (16)

קומפילציה של הגרסה הבסיסית

  1. כדי להרכיב את גרסת הבסיס, לחץ על עיבוד ➤ התחל הידור. לחלופין, הפקודה הבאה מרכיבה את גרסת הבסיס: quartus_sh –flow compile blinking_led -c blinking_led
  2. בדוק את זרם הסיביות files שמייצרים בפלט_fileספריית s.

נוצר Files

שֵׁם סוּג תֵאוּר
blinking_led.sof תכנות בסיסי file משמש לתצורת בסיס של שבב מלא
blinking_led.pr_partition.rbf סיביות יחסי ציבור file לפרסונה בסיסית משמש להגדרה מחדש חלקית של פרסונה בסיסית.
blinking_led_static.qdb מסד נתונים qdb file מסד נתונים סופי file משמש לייבוא ​​האזור הסטטי.

מידע קשור

  • "תכנון רצפה של עיצוב התצורה החלקית" במדריך למשתמש של Intel Quartus Prime Pro Edition: תצורה מחדש חלקית
  • "החלת אילוצי תכנית קומה בהדרגה" במדריך למשתמש של Intel Quartus Prime Pro Edition: הגדרה מחדש חלקית

הכנת תיקוני יישום יחסי ציבור
עליך להכין את תיקוני יישום ה-PR לפני שתוכל להדר וליצור את זרם הסיביות של ה-PR עבור תכנות מכשירים. הגדרה זו כוללת הוספת האזור הסטטי qdb file כמקור file עבור כל עדכון יישום. בנוסף, עליך לציין את הישות המתאימה של אזור יחסי הציבור.

  1. כדי להגדיר את הגרסה הנוכחית, לחץ על Project ➤ Revisions, בחר blinking_led_default כשם הגרסה, ולאחר מכן לחץ על הגדר נוכחי.
  2. כדי לאמת את המקור הנכון עבור כל גרסת יישום, לחץ על פרויקט ➤ הוסף/הסר Files בפרויקט. ה-blinking_led.sv file מופיע ב- file רְשִׁימָה.

Fileעמוד שלintel-750856-Agilex-FPGA-Development-Board-FIG-1 (17)

  1. חזור על שלבים 1 עד 2 כדי לאמת את מקור גרסת היישום האחר files:
שם עדכון יישום מָקוֹר File
blinking_led_default blinking_led.sv
מהבהב_נורית_ריק blinking_led_empty.sv
blinking_led_slow blinking_led_slow.sv
  1. כדי לאמת את .qdb file המשויכת למחיצת הבסיס, לחץ על Assignments ➤ Design Partitions Window. אשר את מסד הנתונים של המחיצות File מציין את ה- blinking_led_static.qdb file, או לחץ פעמיים על מסד הנתונים של מחיצות File תא כדי לציין זאת file. לחלופין, הפקודה הבאה מקצה זאת file: set_instance_assignment -שם QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  2. בתא ה-Entity Re-binding, ציין את שם הישות של כל מחיצת PR שאתה משנה בגירסת היישום. עבור גרסת היישום blinking_led_default, שם הישות הוא blinking_led. במדריך זה, אתה מחליף את המופע u_blinking_led מהקומפילציה הבסיסית עם הישות החדשה blinking_led.

פֶּתֶק: הקצאת חיבור מחדש של ישות מציין מיקום מתווספת לגירסת היישום באופן אוטומטי. עם זאת, עליך לשנות את שם הישות המוגדרת כברירת מחדל בהקצאה לשם ישות מתאים לעיצוב שלך.

שם עדכון יישום כריכת ישות מחדש
blinking_led_default מצמוץ_נודד
blinking_led_slow blinking_led_slow
מהבהב_נורית_ריק מהבהב_נורית_ריק

כריכת ישות מחדשintel-750856-Agilex-FPGA-Development-Board-FIG-1 (18)

  1. כדי להרכיב את העיצוב, לחץ על עיבוד ➤ התחל קומפילציה. לחלופין, הפקודה הבאה מרכיבה את הפרויקט הזה: quartus_sh –flow compile blinking_led –c blinking_led_default
  2. חזור על השלבים לעיל כדי להכין גרסאות blinking_led_slow ו-blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

פֶּתֶק: אתה יכול לציין כל הגדרות ספציפיות ל-Fitter שברצונך להחיל במהלך הידור היישום של PR. הגדרות ספציפיות למתקן משפיעות רק על ההתאמה של הדמות, מבלי להשפיע על האזור הסטטי המיובא.

תכנות הלוח
מדריך זה משתמש בלוח פיתוח Intel Agilex F-Series FPGA על הספסל, מחוץ לחריץ PCIe* במחשב המארח שלך. לפני שתכנת את הלוח, ודא שהשלמת את השלבים הבאים:

  1. חבר את ספק הכוח ללוח הפיתוח של Intel Agilex F-Series FPGA.
  2. חבר את כבל ההורדה של Intel FPGA בין יציאת ה-USB של המחשב האישי שלך ליציאת כבל ההורדה של Intel FPGA בלוח הפיתוח.

כדי להפעיל את העיצוב על לוח הפיתוח של Intel Agilex F-Series FPGA:

  1. פתח את תוכנת Intel Quartus Prime ולחץ על כלים ➤ מתכנת.
  2. במתכנת, לחץ על הגדרת חומרה ובחר USB-Blaster.
  3. לחץ על זיהוי אוטומטי ובחר את ההתקן, AGFB014R24AR0.
  4. לחץ על אישור. תוכנת Intel Quartus Prime מזהה ומעדכנת את המתכנת עם שלושת התקני FPGA על הלוח.
  5. בחר את התקן AGFB014R24AR0, לחץ על שנה File וטען את ה-blinking_led_default.sof file.
  6. אפשר תוכנית/קבע תצורה עבור blinking_led_default.sof file.
  7. לחץ על התחל והמתן עד שסרגל ההתקדמות יגיע ל-100%.
  8. שים לב שהנוריות על הלוח מהבהבות באותה תדירות כמו העיצוב השטוח המקורי.
  9. כדי לתכנת רק את אזור ה-PR, לחץ לחיצה ימנית על ה-blinking_led_default.sof file במתכנת ולחץ על הוסף תכנות יחסי ציבור File.
  10. בחר ב-blinking_led_slow.pr_partition.rbf file.
  11. השבת את תוכנית/הגדר עבור blinking_led_default.sof file.
  12. אפשר תוכנית/קבע תצורה עבור blinking_led_slow.pr_partition.rbf file ולחץ על התחל. על הלוח, צפו ב-LED[0] וב-LED[1] ממשיכים להבהב. כאשר סרגל ההתקדמות מגיע ל-100%, LED[2] ו-LED[3] מהבהבות לאט יותר.
  13. כדי לתכנת מחדש את אזור ה-PR, לחץ לחיצה ימנית על ה-.rbf file במתכנת ולחץ על שנה תכנות יחסי ציבור File.
  14. בחר את ה-.rbf fileששתי הפרסונות האחרות יצפו בהתנהגות על הלוח. טוען את ה-blinking_led_default.rbf file גורם לנוריות להבהב בתדירות מסוימת, וטעינת ה- blinking_led_empty.rbf file גורם לנוריות להישאר דולקות.

תכנות לוח הפיתוח של Intel Agilex F-Series FPGAintel-750856-Agilex-FPGA-Development-Board-FIG-1 (19)זרימת בדיקת חומרה

הרצפים הבאים מתארים את זרימת בדיקת החומרה של עיצוב הייחוס.
הגדרת חומרת מארח חיצוני של מכשיר Intel Agilexintel-750856-Agilex-FPGA-Development-Board-FIG-1 (20)

תכנת את Helper FPGA (מארח חיצוני)
הרצף הבא מתאר את תכנות ה-FPGA המסייע הפועל כמארח חיצוני של תהליך ה-PR:

  1. ציין את הגדרת ממשק הסטרימינג של Avalon התואמת את המצב שבחרת (x8, x16 או x32).
  2. אתחל את הפלטפורמה על ידי תכנות ה-FPGA המסייע באמצעות Intel Quartus Prime Programmer וכבל תצורה מחובר.
  3. באמצעות ה-FPGA המסייע, קרא את האותות CONF_DONE ו-AVST_READY. CONF_DONE צריך להיות 0, AVST_READY צריך להיות 1. היגיון גבוה בפין זה מציין שה-SDM מוכן לקבל נתונים ממארח ​​חיצוני. פלט זה הוא חלק מהקלט/פלט SDM.

פֶּתֶק: הסיכה CONF_DONE מאותתת למארח חיצוני שהעברת זרם סיביות מוצלחת. השתמש באותות אלה רק כדי לפקח על תהליך תצורת השבב המלא. עיין במדריך למשתמש של Intel Agilex Configuration למידע נוסף על סיכה זו.

תכנת את ה-DUT FPGA עם SOF מלא של שבב דרך מארח חיצוני הרצף הבא מתאר את תכנות ה-DUT FPGA עם אובייקט SRAM של השבב המלא File (.sof) באמצעות ממשק הסטרימינג של Avalon המארח:

  1. כתוב את זרם הסיביות המלא של השבב לתוך הזיכרון החיצוני DDR4 של ה-FPGA המסייע (מארח חיצוני).
  2. הגדר את DUT FPGA עם השבב המלא .sof באמצעות ממשק הסטרימינג של Avalon (x8, x16, x32).
  3. קרא את אותות התצורה של DUT FPGA. CONF_DONE צריך להיות 1, AVST_READY צריך להיות 0.

מפרטי תזמון: קונפיגורציה מחדש חלקית בקר חיצוני Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (21)

תכנת את DUT FPGA עם ה-First Persona דרך מארח חיצוני

  1. החל את ההקפאה על אזור ה-PR היעד ב-DUT FPGA.
  2. באמצעות Intel Quartus Prime System Console, קבע pr_request כדי להתחיל את ההגדרה מחדש החלקית. AVST_READY צריך להיות 1.
  3. כתוב את זרם הסיביות הראשון של פרסונת PR לתוך הזיכרון החיצוני DDR4 של ה-FPGA המסייע (מארח חיצוני).
  4. באמצעות ממשק הסטרימינג של Avalon (x8, x16, x32), הגדר מחדש את ה-DUT FPGA עם זרם הסיביות הראשון.
  5. כדי לעקוב אחר מצב יחסי הציבור, לחץ על כלים ➤ מסוף מערכת כדי להפעיל את מסוף המערכת. במסוף המערכת, עקוב אחר מצב יחסי הציבור:
    • pr_error הוא 2 - תצורה מחדש בתהליך.
    • pr_error הוא 3 - ההגדרה מחדש הושלמה.
  6. החל Unfreeze על אזור ה-PR ב-DUT FPGA.

פֶּתֶק: אם מתרחשת שגיאה במהלך פעולת ה-PR, כגון כשל בבדיקת גרסאות או בדיקת הרשאות, פעולת ה-PR מסתיימת.

מידע קשור

  • מדריך למשתמש של Intel Agilex Configuration
  • מדריך למשתמש של Intel Quartus Prime Pro Edition: כלי ניפוי באגים

היסטוריית תיקונים של מסמך עבור AN 991: הגדרה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) עיצוב עזר עבור לוח פיתוח FPGA מסדרת F-Intel Agilex

גרסת מסמך גרסת Intel Quartus Prime שינויים
2022.11.14 22.3 • שיחרור ראשוני.

AN 991: קונפיגורציה מחדש חלקית באמצעות פיני תצורה (מארח חיצוני) עיצוב התייחסות: עבור לוח פיתוח FPGA מסדרת F-Intel Agilex

תשובות לשאלות נפוצות מובילות:

  • Q מהו יחסי ציבור באמצעות פיני תצורה?
  • A תצורת מארח חיצוני בעמוד 3
  • Q מה אני צריך עבור עיצוב ההתייחסות הזה?
  • A עיין בדרישות עיצוב בעמוד 6
  • Q איפה אני יכול להשיג את עיצוב ההתייחסות?
  • A עיין בדרישות עיצוב בעמוד 6
  • Q איך אני מבצע יחסי ציבור באמצעות תצורה חיצונית?
  • A עיין בהדרכת עיצוב בעמוד 6
  • Q מהי פרסונת יחסי ציבור?
  • A הגדרת פרסונות בעמוד 11
  • Q איך אני מתכנת את הלוח?
  • A תכנת את המועצה בעמוד 17
  • Q מהן הבעיות והמגבלות המוכרות של יחסי ציבור?
  • A פורומי תמיכה של אינטל FPGA: יחסי ציבור
  • Q יש לך הכשרה בנושא יחסי ציבור?
  • A קטלוג ההדרכה הטכני של Intel FPGA

גרסה מקוונת שלח משוב

  • תְעוּדַת זֶהוּת: 750856
  • גִרְסָה: 2022.11.14

מסמכים / משאבים

Intel 750856 Agilex FPGA Board Development [pdfמדריך למשתמש
750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Board Development, Board

הפניות

השאר תגובה

כתובת האימייל שלך לא תפורסם. שדות חובה מסומנים *