placa de desenvolvimento intel 750856 Agilex FPGA

Informações do produto

Este projeto de referência é para a placa de desenvolvimento FPGA Intel Agilex série F. Ele utiliza o controlador de configuração externa de reconfiguração parcial Intel FPGA IP e possui uma região PR simples. A configuração de hardware de host externo do dispositivo Intel Agilex consiste em um dispositivo externo (Helper FPGA), um DUT FPGA e seu design de host externo. O design do host no dispositivo externo é responsável por hospedar o processo de PR. Os pinos PR são usados ​​para conectar ambos os dispositivos e podem ser quaisquer E/S de usuário disponíveis.

Instruções de uso do produto

Configuração do Host Externo

Para executar a configuração do host externo, siga estas etapas:

1. Crie um design de host em um dispositivo externo para hospedar o processo de PR.
2. Conecte os pinos PR do dispositivo externo ao IP do controlador de configuração externa de reconfiguração parcial Intel FPGA no DUT FPGA.
3. Transmita dados de configuração do design do host para os pinos da interface de streaming Intel Agilex Avalon que correspondem aos sinais de handshake PR do IP.

Reconfiguração parcial via operação de pinos de configuração

A sequência a seguir descreve a operação de reconfiguração parcial via pinos de configuração:

1. Afirme o pino pr_request conectado ao IP do controlador de configuração externa de reconfiguração parcial Intel FPGA.
2. O IP afirma um sinal de ocupado para indicar que o processo PR está em andamento (opcional).
3. Se o sistema de configuração estiver pronto para uma operação PR, o pino avst_ready será ativado, indicando que está pronto para aceitar dados.
4. Transmita os dados de configuração PR pelos pinos avst_data e avst_valid, seguindo a especificação de streaming do Avalon para transferência de dados com contrapressão.
5. O streaming para quando o pino avst_ready é desativado.
6. Desative o pino avst_ready para indicar que não são necessários mais dados para a operação PR.
7. O controlador de configuração externa de reconfiguração parcial Intel FPGA IP desativa o sinal de ocupado para indicar o fim do processo (opcional).

Reconfiguração parcial por meio de pinos de configuração (host externo) Design de referência

Esta nota de aplicação demonstra a reconfiguração parcial por meio de pinos de configuração (host externo) na placa de desenvolvimento FPGA Intel® Agilex® série F.

Design de referência sobreview

O recurso de reconfiguração parcial (PR) permite reconfigurar uma parte do FPGA dinamicamente, enquanto o design restante do FPGA continua funcionando. Você pode criar diversas personas para uma região específica em seu design que não afetem a operação em áreas fora dessa região. Esta metodologia é eficaz em sistemas onde múltiplas funções compartilham os mesmos recursos do dispositivo FPGA. A versão atual do software Intel Quartus® Prime Pro Edition apresenta um fluxo de compilação novo e simplificado para reconfiguração parcial. Este projeto de referência Intel Agilex usa o IP do controlador de configuração externa de reconfiguração parcial Intel FPGA e possui uma região PR simples.

Configuração de hardware do host externo do dispositivo Intel Agilex

Configuração do Host Externo

Na configuração do host externo, você deve primeiro criar um design de host em um dispositivo externo para hospedar o processo PR, como mostra a configuração de hardware do host externo do dispositivo Intel Agilex. O design do host transmite os dados de configuração para os pinos da interface de streaming Intel Agilex Avalon que correspondem aos sinais de handshaking PR provenientes do controlador de configuração externa de reconfiguração parcial Intel FPGA IP. Os pinos PR que você usa para conectar ambos os dispositivos podem ser quaisquer I/Os de usuário disponíveis.

A sequência a seguir descreve a reconfiguração parcial através da operação dos pinos de configuração:

1. Primeiro, afirme o pino pr_request que está conectado ao IP do controlador de configuração externa de reconfiguração parcial Intel FPGA.
2. O IP afirma um sinal de ocupado para indicar que o processo PR está em andamento (opcional).
3. Se o sistema de configuração estiver pronto para passar por uma operação PR, o pino avst_ready será ativado indicando que está pronto para aceitar dados.
4. Comece a transmitir os dados de configuração PR pelos pinos avst_data e avst_valid, enquanto observa a especificação de streaming do Avalon para transferência de dados com contrapressão.
5. O streaming para sempre que o pin avst_ready é desativado.
6. Depois de transmitir todos os dados de configuração, o pino avst_ready é desativado para indicar que não são necessários mais dados para a operação do PR.
7. O Controlador de Configuração Externa de Reconfiguração Parcial Intel FPGA IP envia o sinal de ocupado para indicar o fim do processo (opcional).
8. Você pode verificar os pinos pr_done e pr_error para confirmar se a operação PR foi concluída com êxito. Se ocorrer um erro, como falha na verificação de versão e autorização, a operação PR será encerrada.

Informações relacionadas

• Kit de desenvolvimento de FPGA Intel Agilex série F Web Página
• Guia do usuário do kit de desenvolvimento FPGA Intel Agilex série F
• Guia do usuário do Intel Quartus Prime Pro Edition: reconfiguração parcial

Controlador de configuração externa de reconfiguração parcial Intel FPGA IP
O controlador de configuração externa de reconfiguração parcial é necessário para usar pinos de configuração para transmitir dados de PR para operação de PR. Você deve conectar todas as portas de nível superior do IP do controlador de configuração externa de reconfiguração parcial Intel FPGA ao pino pr_request para permitir o handshaking do host com o gerenciador de dispositivos seguros (SDM) do núcleo. O SDM determina quais tipos de pinos de configuração usar, de acordo com sua configuração MSEL.

Controlador de configuração externa de reconfiguração parcial Intel FPGA IP

Configuração Parcial Configuração Externa Parâmetros do Controlador

Parâmetro	Valor	Descrição
Ativar interface ocupada	Habilitar or Desabilitar	Permite ativar ou desativar a interface Ocupada, que emite um sinal para indicar que o processamento PR está em andamento durante a configuração externa. A configuração padrão é Desabilitar.

Portas do Controlador de Configuração Externa de Reconfiguração Parcial

Nome da porta	Largura	Direção	Função
pr_solicitação	1	Entrada	Indica que o processo de RP está pronto para começar. O sinal é um conduíte não sincronizado com qualquer sinal de clock.
pr_erro	2	Saída	Indica um erro de reconfiguração parcial.: • 2'b01 — erro geral de relações públicas • 2'b11 — erro de fluxo de bits incompatível Esses sinais são conduítes não síncronos com nenhuma fonte de clock.
pr_feito	1	Saída	Indica que o processo de RP está concluído. O sinal é um conduíte não sincronizado com qualquer sinal de clock.
endereço_inicial	1	Entrada	Especifica o endereço inicial dos dados PR no Active Serial Flash. Você habilita este sinal selecionando Ávalon®-ST or Serial Ativo para o Habilite pinos Avalon-ST ou pinos seriais ativos parâmetro. O sinal é um canal não síncrono com nenhum sinal de clock.
reiniciar	1	Entrada	Sinal de reinicialização síncrono alto ativo.
fora_clk	1	Saída	Fonte de clock gerada a partir de um oscilador interno.
ocupado	1	Saída	O IP ativa este sinal para indicar a transferência de dados PR em andamento. Você habilita este sinal selecionando Habilitar para o Habilitar interface ocupada parâmetro.

Requisitos de Design de Referência

O uso deste design de referência requer o seguinte:

• Instalação do Intel Quartus Prime Pro Edition versão 22.3 com suporte para a família de dispositivos Intel Agilex.
• Conexão à placa de desenvolvimento FPGA Intel Agilex F-Series na bancada.
• Download do desenho example disponível no seguinte local: https://github.com/intel/fpga-partial-reconfig.

Para baixar o desenho exampem:

1. Clique em Clonar ou baixar.
2. Clique em Baixar ZIP. Descompacte o fpga-partial-reconfig-master.zip file.
3. Navegue até a subpasta tutoriais/agilex_external_pr_configuration para acessar o design de referência.

Passo a passo do Design de Referência

As etapas a seguir descrevem a implementação da reconfiguração parcial por meio de pinos de configuração (host externo) na placa de desenvolvimento FPGA Intel Agilex série F:

• Passo 1: Começando
• Etapa 2: Criando uma partição de design
• Etapa 3: Alocando regiões de posicionamento e roteamento
• Etapa 4: Adicionando o IP do controlador de configuração externa de reconfiguração parcial
• Passo 5: Definindo Personas
• Etapa 6: Criando revisões
• Passo 7: Compilando a revisão básica
• Passo 8: Preparando revisões de implementação de RP
• Etapa 9: Programando a placa

Etapa 1: Introdução
Para copiar o desenho de referência files para o seu ambiente de trabalho e compile o design plano blinking_led:

1. Crie um diretório em seu ambiente de trabalho, ágilx_pcie_devkit_blinking_led_pr.
2. Copie a subpasta tutorials/agilex_pcie_devkit_blinking_led/flat baixada para o diretório, ágilx_pcie_devkit_blinking_led_pr.
3. No software Intel Quartus Prime Pro Edition, clique em File ➤ Abra Project e selecione blinking_led.qpf.
4. Para elaborar a hierarquia do design plano, clique em Processamento ➤ Iniciar ➤ Iniciar Análise e Síntese. Alternativamente, na linha de comando, execute o seguinte comando: quartus_syn piscando_led -c piscando_led

Criando uma partição de design

Você deve criar partições de design para cada região PR que deseja reconfigurar parcialmente. As etapas a seguir criam uma partição de design para a instância u_blinking_led.

Criando Partições de Design

1. Clique com o botão direito na instância u_blinking_led no Project Navigator e clique em Design Partition ➤ Reconfigurable. Um ícone de partição de design aparece próximo a cada instância definida como partição.
2. Clique em Atribuições ➤ Janela Projetar Partições. A janela exibe todas as partições de design do projeto.
3. Edite o nome da partição na janela Design Partitions clicando duas vezes no nome. Para este design de referência, renomeie o nome da partição para pr_partition
   • Observação: Ao criar uma partição, o software Intel Quartus Prime gera automaticamente um nome de partição com base no nome da instância e no caminho da hierarquia. Esse nome de partição padrão pode variar com cada instância.
4. Para exportar a região estática finalizada da compilação da revisão base, clique duas vezes na entrada para root_partition no arquivo Post Final Export File coluna e digite blinking_led_static. gdb.

Exportando instantâneo pós-final na janela de partições de designVerifique se o blinking_led.qsf contém as seguintes atribuições, correspondentes à sua partição de design reconfigurável:

Informações relacionadas
“Criar partições de design” no Guia do usuário do Intel Quartus Prime Pro Edition: reconfiguração parcial

Alocando região de posicionamento e roteamento para uma partição PR
Para cada revisão básica que você cria, o fluxo de design de PR coloca o núcleo de persona correspondente em sua região de partição de PR. Para localizar e atribuir a região PR na planta baixa do dispositivo para sua revisão básica:

1. Clique com o botão direito na instância u_blinking_led no Project Navigator e clique em Logic Lock Region ➤ Create New Logic Lock Region. A região aparece na janela Regiões do Logic Lock.
2. Sua região de posicionamento deve incluir a lógica blinking_led. Selecione a região de posicionamento localizando o nó no Chip Planner. Clique com o botão direito no nome da região u_blinking_led na janela Logic Lock Regions e clique em

Localize o nó ➤ Localize no Chip Planner. A região u_blinking_led é codificada por cores

Localização do nó do planejador de chip para blinking_led

1. Na janela Logic Lock Regions, especifique as coordenadas da região de posicionamento na coluna Origin. A origem corresponde ao canto inferior esquerdo da região. Para exampPor exemplo, para definir uma região de posicionamento com coordenadas (X1 Y1) como (163 4), especifique a Origem como X163_Y4. O software Intel Quartus Prime calcula automaticamente as coordenadas (X2 Y2) (canto superior direito) para a região de posicionamento, com base na altura e largura especificadas.
   • Observação: Este tutorial usa as coordenadas (X1 Y1) – (163 4) e uma altura e largura de 20 para a região de posicionamento. Defina qualquer valor para a região de posicionamento. Certifique-se de que a região cubra a lógica blinking_led.
2. Habilite as opções Reservado e Somente Core.
3. Clique duas vezes na opção Região de roteamento. A caixa de diálogo Configurações de região de roteamento de bloqueio lógico é exibida.
4. Selecione Fixo com expansão para o tipo de Roteamento. Selecionar esta opção atribui automaticamente um comprimento de expansão de 2.
   • Observação: A região de roteamento deve ser maior do que a região de colocação, para fornecer flexibilidade extra para o Fitter quando o mecanismo rotear diferentes personas.

Janela de Regiões de Bloqueio LógicoVerifique se o blinking_led.qsf contém as seguintes atribuições, correspondentes à sua planta baixa:

Informações relacionadas
“Planta baixa do projeto de reconfiguração parcial” no Guia do usuário do Intel Quartus Prime Pro Edition: Reconfiguração parcial

Adicionando o controlador de configuração externa de reconfiguração parcial Intel FPGA IP
O controlador de configuração externa de reconfiguração parcial Intel FPGA IP faz interface com o bloco de controle Intel Agilex PR para gerenciar a fonte de fluxo de bits. Você deve adicionar esse IP ao seu design para implementar a configuração externa. Siga estas etapas para adicionar o controlador de configuração externa de reconfiguração parcial
IP Intel FPGA para o seu projeto:

1. Digite Reconfiguração Parcial no campo de pesquisa do Catálogo IP (Ferramentas ➤ Catálogo IP).
2. Clique duas vezes em Reconfiguração parcial do controlador de configuração externa Intel FPGA IP.
3. Na caixa de diálogo Criar variante de IP, digite external_host_pr_ip como o File nome e clique em Criar. O editor de parâmetros aparece.
4. Para o parâmetro Habilitar interface ocupada, selecione Desabilitar (a configuração padrão). Quando precisar usar este sinal, você pode mudar a configuração para Ativar.

Habilitar parâmetro de interface ocupada no editor de parâmetros

1. Clique File ➤ Salve e saia do editor de parâmetros sem gerar o sistema. O editor de parâmetros gera a variação de IP external_host_pr_ip.ip file e adiciona o file para o projeto blinking_led. AN 991: Reconfiguração parcial via pinos de configuração (host externo) Design de referência 750856 | 2022.11.14 AN 991:
   • Observação:
   • a. Se você estiver copiando external_host_pr_ip.ip file no diretório pr, edite manualmente o blinking_led.qsf file para incluir a seguinte linha: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Coloque o IP_FILE atribuição após o SDC_FILE atribuições (blinking_led. dc) em seu blinking_led.qsf file. Essa ordem garante a restrição apropriada do núcleo IP do controlador de reconfiguração parcial.
   • Observação: Para detectar os relógios, o .sdc file para o PR IP deve seguir qualquer .sdc que crie os relógios que o núcleo IP usa. Você facilita esse pedido garantindo que o .ip file para o núcleo PR IP aparece após qualquer .ip files ou .sdc files que você usa para definir esses relógios no .qsf file para a revisão do seu projeto Intel Quartus Prime. Para obter mais informações, consulte o Guia do usuário de soluções IP de reconfiguração parcial.

Atualizando o design de nível superior

Para atualizar o top.sv file com a instância PR_IP:

1. Para adicionar a instância external_host_pr_ip ao design de nível superior, remova o comentário dos seguintes blocos de código no top.sv file:

Definindo Personas
Este design de referência define três personas separadas para a partição PR única. Para definir e incluir as personas no seu projeto:

1. Crie três SystemVerilog files, piscando_led.sv, piscando_led_slow.sv e piscando_led_empty.sv em seu diretório de trabalho para as três personas.

Personas de design de referência

Observação:

• piscando_led.sv já está disponível como parte do files você copia do subdiretório flat/. Você pode simplesmente reutilizar isso file.
• Se você criar o SystemVerilog files do editor de texto Intel Quartus Prime, desative o botão Adicionar file para a opção de projeto atual, ao salvar o files.

Criando revisões

O fluxo de design PR usa o recurso de revisões de projeto no software Intel Quartus Prime. Seu projeto inicial é a revisão básica, onde você define os limites das regiões estáticas e as regiões reconfiguráveis ​​no FPGA. A partir da revisão base, você cria múltiplas revisões. Estas revisões contêm as diferentes implementações para as regiões PR. No entanto, todas as revisões de implementação de PR usam os mesmos resultados de posicionamento e roteamento de nível superior da revisão base. Para compilar um design de PR, você deve criar uma revisão de implementação de PR para cada persona. Além disso, você deve atribuir tipos de revisão para cada uma das revisões. Os tipos de revisão disponíveis são:

• Reconfiguração Parcial – Base
• Reconfiguração Parcial – Implementação de Persona

A tabela a seguir lista o nome da revisão e o tipo de revisão para cada uma das revisões:

Nomes e tipos de revisão

Nome da revisão	Tipo de revisão
piscando_led.qsf	Reconfiguração Parcial – Base
piscando_led_default.qsf	Reconfiguração Parcial – Implementação de Persona
piscando_led_slow.qsf	Reconfiguração Parcial – Implementação de Persona
piscando_led_empty.qsf	Reconfiguração Parcial – Implementação de Persona

Definindo o tipo de revisão base

1. Clique em Projeto ➤ Revisões.
2. Em Nome da revisão, selecione a revisão blinking_led e clique em Definir atual.
3. Clique em Aplicar. A revisão blinking_led é exibida como a revisão atual.
4. Para definir o tipo de revisão para blinking_led, clique em Atribuições ➤ Configurações ➤ Geral.
5. Para Tipo de revisão, selecione Reconfiguração parcial – Base e clique em OK.
6. Verifique se o blinking_led.qsf agora contém a seguinte atribuição: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Criando revisões de implementação

1. Para abrir a caixa de diálogo Revisões, clique em Projeto ➤ Revisões.
2. Para criar uma nova revisão, clique duas vezes em < >.
3. Em Nome da revisão, especifique blinking_led_default e selecione blinking_led para Baseado na revisão.
4. Para o tipo Revisão, selecione Reconfiguração Parcial – PersonaImplementation.

Criando revisões

1. Da mesma forma, defina o tipo de revisão para as revisões piscando_led_slow e piscando_led_empty.
2. Verifique se cada .qsf file agora contém a seguinte atribuição: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led onde, place_holder é o nome da entidade padrão para a revisão de implementação de PR recém-criada.

Revisões do Projeto

Compilando a revisão básica

1. Para compilar a revisão base, clique em Processing ➤ Start Compilation. Alternativamente, o seguinte comando compila a revisão base: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspecione o fluxo de bits files que geram no output_filediretório s.

Gerado Files

Nome	Tipo	Descrição
piscando_led.sof	Programação básica file	Usado para configuração de base de chip completo
piscando_led.pr_partition.rbf	Fluxo de bits de RP file para persona base	Usado para reconfiguração parcial da persona base.
piscando_led_static.qdb	banco de dados .qdb file	Banco de dados finalizado file usado para importar a região estática.

Informações relacionadas

• “Planta baixa do projeto de reconfiguração parcial” no Guia do usuário do Intel Quartus Prime Pro Edition: Reconfiguração parcial
• “Aplicando restrições de planta baixa de forma incremental” no Guia do usuário do Intel Quartus Prime Pro Edition: Reconfiguração parcial

Preparando revisões de implementação de relações públicas
Você deve preparar as revisões de implementação do PR antes de poder compilar e gerar o fluxo de bits do PR para a programação do dispositivo. Esta configuração inclui adicionar a região estática .qdb file como a fonte file para cada revisão de implementação. Além disso, você deve especificar a entidade correspondente da região PR.

1. Para definir a revisão atual, clique em Projeto ➤ Revisões, selecione blinking_led_default como o nome da revisão e clique em Definir Atual.
2. Para verificar a fonte correta para cada revisão de implementação, clique em Projeto ➤Adicionar/Remover Fileestá no Projeto. o blinking_led.sv file aparece no file lista.

Files Página

1. Repita as etapas 1 a 2 para verificar a outra fonte de revisão de implementação files:

Nome da Revisão de Implementação	Fonte File
piscando_led_default	piscando_led.sv
piscando_led_empty	piscando_led_empty.sv
piscando_led_lento	piscando_led_slow.sv

1. Para verificar o .qdb file associado à partição raiz, clique em Atribuições ➤ Janela Projetar Partições. Confirme se o banco de dados de partição File especifica o blinking_led_static.qdb file, ou clique duas vezes em Partition Database File célula para especificar isso file. Alternativamente, o comando a seguir atribui este file: set_instance_assignment -nome QDB_FILE_PARTIÇÃO\piscando_led_static.qdb -to |
2. Na célula Religação de Entidade, especifique o nome da entidade de cada partição PR que você altera na revisão de implementação. Para a revisão de implementação blinking_led_default, o nome da entidade é blinking_led. Neste tutorial, você substitui a instância u_blinking_led da compilação de revisão base pela nova entidade blinking_led.

Observação: Uma atribuição de religação de entidade de espaço reservado é adicionada automaticamente à revisão de implementação. No entanto, você deve alterar o nome da entidade padrão na atribuição para um nome de entidade apropriado ao seu design.

Nome da Revisão de Implementação	Religação de Entidade
piscando_led_default	piscando_led
piscando_led_lento	piscando_led_lento
piscando_led_empty	piscando_led_empty

Religação de entidade

1. Para compilar o design, clique em Processing ➤ Start Compilation. Alternativamente, o seguinte comando compila este projeto: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Repita as etapas acima para preparar as revisões piscando_led_slow e piscando_led_empty: quartus_sh –flow compile piscando_led –c piscando_led_slow quartus_sh –flow compile piscando_led –c piscando_led_empt

Observação: Você pode especificar quaisquer configurações específicas do Fitter que deseja aplicar durante a compilação da implementação do PR. As configurações específicas do Fitter afetam apenas o ajuste da persona, sem afetar a região estática importada.

Programando a placa
Este tutorial usa uma placa de desenvolvimento FPGA Intel Agilex série F na bancada, fora do slot PCIe* em sua máquina host. Antes de programar a placa, certifique-se de ter concluído as seguintes etapas:

1. Conecte a fonte de alimentação à placa de desenvolvimento FPGA Intel Agilex série F.
2. Conecte o cabo de download Intel FPGA entre a porta USB do seu PC e a porta do cabo de download Intel FPGA na placa de desenvolvimento.

Para executar o projeto na placa de desenvolvimento FPGA Intel Agilex série F:

1. Abra o software Intel Quartus Prime e clique em Tools ➤ Programmer.
2. No programador, clique em Configuração de hardware e selecione USB-Blaster.
3. Clique em Detecção automática e selecione o dispositivo AGFB014R24AR0.
4. Clique OK. O software Intel Quartus Prime detecta e atualiza o programador com os três dispositivos FPGA da placa.
5. Selecione o dispositivo AGFB014R24AR0, clique em Alterar File e carregue o blinking_led_default.sof file.
6. Habilite Programar/Configurar para blinking_led_default.sof file.
7. Clique em Iniciar e aguarde a barra de progresso atingir 100%.
8. Observe os LEDs na placa piscando na mesma frequência que o design plano original.
9. Para programar apenas a região PR, clique com o botão direito em blinking_led_default.sof file no Programador e clique em Adicionar Programação PR File.
10. Selecione piscando_led_slow.pr_partition.rbf file.
11. Desative programar/configurar para blinking_led_default.sof file.
12. Ativar programa/configurar para blinking_led_slow.pr_partition.rbf file e clique em Iniciar. Na placa, observe o LED[0] e o LED[1] continuando a piscar. Quando a barra de progresso atinge 100%, o LED[2] e o LED[3] piscam mais lentamente.
13. Para reprogramar a região PR, clique com o botão direito no .rbf file no Programador e clique em Alterar Programação PR File.
14. Selecione o .rbf fileCabe às outras duas personas observar o comportamento no quadro. Carregando o blinking_led_default.rbf file faz com que os LEDs pisquem em uma frequência específica e carrega o blinking_led_empty.rbf file faz com que os LEDs permaneçam acesos.

Programando a placa de desenvolvimento FPGA Intel Agilex série FFluxo de teste de hardware

As sequências a seguir descrevem o fluxo de teste de hardware do projeto de referência.
Configuração de hardware do host externo do dispositivo Intel Agilex

Programe o FPGA Auxiliar (Host Externo)
A sequência a seguir descreve a programação do FPGA auxiliar que opera como o host externo do processo PR:

1. Especifique a configuração da interface de streaming do Avalon que corresponde ao modo selecionado (x8, x16 ou x32).
2. Inicialize a plataforma programando o FPGA auxiliar usando o Intel Quartus Prime Programmer e o cabo de configuração conectado.
3. Usando o FPGA auxiliar, leia os sinais CONF_DONE e AVST_READY. CONF_DONE deve ser 0, AVST_READY deve ser 1. A lógica alta neste pino indica que o SDM está pronto para aceitar dados de um host externo. Esta saída faz parte da E/S do SDM.

Observação: O pino CONF_DONE sinaliza a um host externo que a transferência de bitstream foi bem-sucedida. Use esses sinais apenas para monitorar todo o processo de configuração do chip. Consulte o Guia do usuário de configuração do Intel Agilex para obter mais informações sobre esse pino.

Programe o DUT FPGA com Full Chip SOF via host externo A sequência a seguir descreve a programação do DUT FPGA com o chip completo SRAM Object File (.sof) usando a interface de streaming do host Avalon:

1. Grave o fluxo de bits completo do chip na memória externa DDR4 do FPGA auxiliar (host externo).
2. Configure o DUT FPGA com o chip completo .sof usando a interface de streaming Avalon (x8, x16, x32).
3. Leia os sinais de configuração do DUT FPGA de status. CONF_DONE deve ser 1, AVST_READY deve ser 0.

Especificações de tempo: Reconfiguração parcial Controlador externo Intel FPGA IP

Programe o DUT FPGA com a primeira pessoa via host externo

1. Aplique o congelamento na região PR alvo no DUT FPGA.
2. Usando o console do sistema Intel Quartus Prime, afirme pr_request para iniciar a reconfiguração parcial. AVST_READY deve ser 1.
3. Escreva o primeiro fluxo de bits da persona PR na memória externa DDR4 do FPGA auxiliar (host externo).
4. Usando a interface de streaming Avalon (x8, x16, x32), reconfigure o DUT FPGA com o primeiro fluxo de bits pessoal.
5. Para monitorar o status do PR, clique em Ferramentas ➤ Console do Sistema para iniciar o Console do Sistema. No console do sistema, monitore o status do PR:
   • pr_error é 2 – reconfiguração em processo.
   • pr_error é 3 — a reconfiguração foi concluída.
6. Aplique descongelamento na região PR no DUT FPGA.

Observação: Se ocorrer um erro durante a operação de PR, como falha na verificação de versão ou verificação de autorização, a operação de PR será encerrada.

Informações relacionadas

• Guia do usuário de configuração Intel Agilex
• Guia do usuário do Intel Quartus Prime Pro Edition: ferramentas de depuração

Histórico de revisão de documento para AN 991: Reconfiguração parcial por meio de pinos de configuração (host externo) Design de referência para placa de desenvolvimento FPGA Intel Agilex série F

Versão do documento	Versão Intel Quartus Prime	Mudanças
2022.11.14	22.3	• Lançamento inicial.

AN 991: Reconfiguração parcial via pinos de configuração (host externo) Design de referência: para placa de desenvolvimento FPGA Intel Agilex série F

Respostas para as principais perguntas frequentes:

• Q O que é PR por meio de pinos de configuração?
• A Configuração de host externo na página 3
• Q O que eu preciso para este design de referência?
• A Consulte Requisitos de projeto na página 6
• Q Onde posso obter o design de referência?
• A Consulte Requisitos de projeto na página 6
• Q Como realizo PR por meio de configuração externa?
• A Consulte Passo a passo de design na página 6
• Q O que é uma persona de relações públicas?
• A Definindo Personas na página 11
• Q Como faço para programar a placa?
• A Programar o Quadro na página 17
• Q Quais são os problemas e limitações conhecidos de RP?
• A Fóruns de suporte Intel FPGA: PR
• Q Você tem treinamento em RP?
• A Catálogo de treinamento técnico Intel FPGA

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• EU IA: 750856
• Versão: 2022.11.14

Documentos / Recursos

Placa de desenvolvimento Intel 750856 Agilex FPGA [pdf] Guia do Usuário 750856, 750857, 750856 Placa de desenvolvimento Agilex FPGA, Placa de desenvolvimento Agilex FPGA, Placa de desenvolvimento FPGA, Placa de desenvolvimento, Placa

Referências

• Manual do usuário