Intel 750856 Bodi ya Maendeleo ya Agilex FPGA

Taarifa ya Bidhaa

Muundo huu wa marejeleo ni wa Bodi ya Maendeleo ya Intel Agilex F-Series FPGA. Inatumia Kidhibiti Upya cha Uwekaji Upya Sehemu ya Nje Intel FPGA IP na ina eneo rahisi la PR. Mipangilio ya Maunzi ya Kifaa cha Intel Agilex ya Seva ya Nje ina kifaa cha nje (Helper FPGA), DUT FPGA, na muundo wako wa nje wa seva pangishi. Muundo wa seva pangishi katika kifaa cha nje unawajibika kupangisha mchakato wa PR. Pini za PR hutumika kuunganisha vifaa vyote viwili na zinaweza kuwa mtumiaji yeyote anayepatikana I/Os.

Maagizo ya Matumizi ya Bidhaa

Usanidi wa Mpangishi wa Nje

Ili kutekeleza usanidi wa seva pangishi, fuata hatua hizi:

1. Unda muundo wa seva pangishi katika kifaa cha nje ili kupangisha mchakato wa PR.
2. Unganisha pini za PR kutoka kwa kifaa cha nje hadi kwa Kidhibiti Sehemu cha Usanidi wa Nje cha Intel FPGA IP katika DUT FPGA.
3. Tiririsha data ya usanidi kutoka kwa muundo wa seva pangishi hadi pini za kiolesura cha utiririshaji za Intel Agilex Avalon ambazo zinalingana na ishara za kupeana mkono za PR kutoka IP.

Urekebishaji Upya kwa Sehemu kupitia Operesheni ya Pini za Usanidi

Mlolongo ufuatao unaelezea utendakazi wa urekebishaji upya kwa sehemu kupitia pini za usanidi:

1. Thibitisha pini ya pr_request iliyounganishwa kwa Kidhibiti Upya cha Usanidi wa Nje cha Intel FPGA IP.
2. IP inadai ishara yenye shughuli nyingi kuashiria kuwa mchakato wa PR unaendelea (si lazima).
3. Ikiwa mfumo wa usanidi uko tayari kwa operesheni ya PR, pini ya avst_ready inathibitishwa, ikionyesha kuwa iko tayari kukubali data.
4. Tiririsha data ya usanidi wa PR juu ya pini za avst_data na pini ya avst_valid, kufuatia vipimo vya utiririshaji vya Avalon kwa uhamishaji data kwa shinikizo la nyuma.
5. Utiririshaji huacha wakati kipini cha avst_ready kinapotolewa.
6. Ondoa avst_ready pin ili kuonyesha kuwa hakuna data zaidi inayohitajika kwa ajili ya uendeshaji wa PR.
7. Kidhibiti cha Uwekaji Upya kwa Sehemu ya Usanidi wa Nje Intel FPGA IP inaondoa mawimbi yenye shughuli nyingi kuashiria mwisho wa mchakato (si lazima).

Uwekaji Upya Sehemu Kupitia Pini za Usanidi (Mpangishi wa Nje) Usanifu wa Marejeleo

Dokezo hili la programu linaonyesha usanidi upya kwa sehemu kupitia pini za usanidi (mwenyeji wa nje) kwenye ubao wa ukuzaji wa Intel® Agilex® F-Series FPGA.

Usanifu wa Marejeleo Umeishaview

Kipengele cha usanidi upya kwa sehemu (PR) hukuruhusu kusanidi upya sehemu ya FPGA kwa nguvu, huku muundo uliosalia wa FPGA ukiendelea kufanya kazi. Unaweza kuunda watu wengi kwa eneo fulani katika muundo wako ambao hauathiri utendakazi katika maeneo ya nje ya eneo hili. Mbinu hii ni nzuri katika mifumo ambapo vipengele vingi vya utendakazi hushiriki rasilimali sawa za kifaa cha FPGA. Toleo la sasa la programu ya Intel Quartus® Prime Pro Edition inaleta mtiririko mpya na uliorahisishwa wa mkusanyo kwa ajili ya usanidi upya kiasi. Muundo huu wa marejeleo wa Intel Agilex hutumia Kidhibiti Upya cha Usanidi wa Nje wa Intel FPGA IP na kina eneo rahisi la PR.

Usanidi wa Maunzi ya Kifaa cha Kipangishi cha Nje cha Intel Agilex

Usanidi wa Mpangishi wa Nje

Katika usanidi wa seva pangishi ya nje, lazima kwanza uunde muundo wa seva pangishi katika kifaa cha nje ili kupangisha mchakato wa PR, kama inavyoonyesha Usanidi wa Vifaa vya Upangishaji wa Kifaa cha Intel Agilex. Muundo wa seva pangishi hutiririsha data ya usanidi hadi kwenye pini za kiolesura cha utiririshaji za Intel Agilex Avalon ambazo zinalingana na ishara za kupeana mkono za PR zinazotoka kwa Kidhibiti Kidogo cha Usanidi wa Nje wa Intel FPGA IP. Pini za PR unazotumia kuunganisha vifaa vyote viwili zinaweza kuwa I/O za mtumiaji yeyote anayepatikana.

Mlolongo ufuatao unaelezea usanidi upya wa sehemu kupitia uendeshaji wa pini za usanidi:

1. Kwanza thibitisha pini ya pr_request ambayo imeunganishwa kwa Kidhibiti cha Usanidi wa Nje cha Intel FPGA IP.
2. IP inadai ishara yenye shughuli nyingi kuashiria kuwa mchakato wa PR unaendelea (si lazima).
3. Ikiwa mfumo wa usanidi uko tayari kufanyiwa operesheni ya PR, pini ya avst_ready inathibitishwa kuonyesha kuwa iko tayari kukubali data.
4. Anza kutiririsha data ya usanidi wa PR juu ya pini za avst_data na pini ya avst_valid, huku ukizingatia vipimo vya utiririshaji vya Avalon kwa uhamishaji data kwa shinikizo la nyuma.
5. Utiririshaji huacha wakati pini ya avst_ready inapotolewa.
6. Baada ya kutiririsha data yote ya usanidi, pini ya avst_ready haikubaliki kuashiria kuwa hakuna data zaidi inayohitajika kwa uendeshaji wa PR.
7. Kidhibiti Upya cha Uwekaji Upya kwa Kidhibiti cha Nje cha Intel FPGA IP hutengeza mawimbi yenye shughuli nyingi kuashiria mwisho wa mchakato (si lazima).
8. Unaweza kuangalia pr_done na pr_error pini ili kuthibitisha kama operesheni ya PR imekamilika kwa mafanikio. Hitilafu ikitokea, kama vile kutofaulu katika kukagua toleo na kukagua uidhinishaji, utendakazi wa PR hukoma.

Habari Zinazohusiana

• Intel Agilex F-Series FPGA Development Kit Web Ukurasa
• Mwongozo wa Mtumiaji wa Intel Agilex F-Series FPGA Development Kit
• Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Usanidi Upya wa Sehemu

Uwekaji Upya Sehemu Kidhibiti cha Usanidi wa Nje Intel FPGA IP
Kidhibiti cha Uwekaji Upya kwa Sehemu ya Usanidi wa Nje kinahitajika ili kutumia pini za usanidi ili kutiririsha data ya PR kwa uendeshaji wa PR. Ni lazima uunganishe milango yote ya kiwango cha juu cha Kidhibiti cha Uwekaji Upya kwa Kidhibiti cha Nje cha Intel FPGA IP kwenye pini ya pr_request ili kuruhusu kupeana mkono kwa seva pangishi na kidhibiti salama cha kifaa (SDM) kutoka kwenye msingi. SDM huamua ni aina gani za pini za usanidi zitatumika, kulingana na mpangilio wako wa MSEL.

Uwekaji Upya Sehemu Kidhibiti cha Usanidi wa Nje Intel FPGA IP

Uwekaji Upya Sehemu Mipangilio ya Kidhibiti cha Usanidi wa Nje

Kigezo	Thamani	Maelezo
Washa Kiolesura chenye Shughuli	Wezesha or Zima	Hukuruhusu Kuwasha au Kuzima kiolesura cha Shughuli, ambacho kinatoa ishara kuonyesha kwamba uchakataji wa PR unaendelea wakati wa usanidi wa nje. Mpangilio chaguomsingi ni Zima.

Bandari za Kidhibiti cha Usanidi wa Nje kwa Sehemu

Jina la bandari	Upana	Mwelekeo	Kazi
pr_request	1	Ingizo	Inaonyesha kuwa mchakato wa PR uko tayari kuanza. Ishara ni mfereji usiosawazishwa na ishara yoyote ya saa.
pr_error	2	Pato	Inaonyesha hitilafu ya usanidi upya wa sehemu.: • 2'b01—hitilafu ya jumla ya PR • 2'b11—hitilafu ya mkondo kidogo isiyooana Ishara hizi ni mifereji isiyosawazishwa na chanzo chochote cha saa.
imekamilika	1	Pato	Inaonyesha kuwa mchakato wa PR umekamilika. Ishara ni mfereji usiosawazishwa na ishara yoyote ya saa.
start_add	1	Ingizo	Hubainisha anwani ya kuanzia ya data ya PR katika Flashi Amilifu ya Serial. Unawezesha ishara hii kwa kuchagua ama Avalon®-ST or Msururu Amilifu kwa Washa Pini za Avalon-ST au Pini Inayotumika kigezo. Ishara ni mfereji usiosawazishwa na ishara yoyote ya saa.
weka upya	1	Ingizo	Amilifu ya juu, mawimbi ya kuweka upya kwa usawazishaji.
nje_clk	1	Pato	Chanzo cha saa kinachozalisha kutoka kwa oscillator ya ndani.
busy	1	Pato	IP hudai mawimbi hii ili kuonyesha uhamishaji wa data wa PR unaoendelea. Unawezesha ishara hii kwa kuchagua Wezesha kwa Washa kiolesura chenye shughuli nyingi kigezo.

Mahitaji ya Usanifu wa Marejeleo

Utumiaji wa muundo huu wa kumbukumbu unahitaji yafuatayo:

• Usakinishaji wa Toleo la 22.3 la Intel Quartus Prime Pro kwa usaidizi kwa familia ya kifaa cha Intel Agilex.
• Muunganisho kwa bodi ya ukuzaji ya Intel Agilex F-Series FPGA kwenye benchi.
• Upakuaji wa muundo wa zamaniampinapatikana katika eneo lifuatalo: https://github.com/intel/fpga-partial-reconfig.

Ili kupakua muundo wa zamaniample:

1. Bofya Clone au pakua.
2. Bofya Pakua ZIP. Fungua fpga-partial-reconfig-master.zip file.
3. Nenda kwenye folda ya mafunzo/agilex_external_pr_configuration ili kufikia muundo wa marejeleo.

Njia ya Usanifu wa Marejeleo

Hatua zifuatazo zinaelezea utekelezaji wa usanidi upya kwa sehemu kupitia pini za usanidi (mwenyeji wa nje) kwenye bodi ya ukuzaji ya Intel Agilex F-Series FPGA:

• Hatua ya 1: Kuanza
• Hatua ya 2: Kuunda Sehemu ya Kubuni
• Hatua ya 3: Kutenga Mikoa ya Nafasi na Njia
• Hatua ya 4: Kuongeza Kidhibiti Upya cha Usanidi wa Sehemu ya Kidhibiti cha Usanidi wa Nje
• Hatua ya 5: Kufafanua Watu
• Hatua ya 6: Kuunda Marekebisho
• Hatua ya 7: Kuandaa Marekebisho ya Msingi
• Hatua ya 8: Kuandaa Marekebisho ya Utekelezaji wa PR
• Hatua ya 9: Kuandaa Bodi

Hatua ya 1: Kuanza
Ili kunakili muundo wa kumbukumbu files kwa mazingira yako ya kazi na unda muundo wa gorofa unaoongozwa na blinking:

1. Unda saraka katika mazingira yako ya kazi, agilex_pcie_devkit_blinking_led_pr.
2. Nakili mafunzo/agilex_pcie_devkit_blinking_led/flat folda iliyopakuliwa kwenye saraka, agilex_pcie_devkit_blinking_led_pr.
3. Katika programu ya Intel Quartus Prime Pro Edition, bofya File ➤ Fungua Mradi na uchague blinking_led.qpf.
4. Ili kufafanua madaraja ya muundo bapa, bofya Inachakata ➤ Anza ➤ Anza Uchambuzi & Usanisi. Vinginevyo, kwenye safu ya amri, endesha amri ifuatayo: quartus_syn blinking_led -c blinking_led

Kuunda Sehemu ya Kubuni

Ni lazima uunde sehemu za muundo kwa kila eneo la PR ambalo ungependa kusanidi upya kwa kiasi. Hatua zifuatazo huunda kizigeu cha muundo kwa mfano wa u_blinking_led.

Kujenga Partitions Design

1. Bofya kulia mfano wa u_blinking_led katika Kirambazaji cha Mradi na ubofye Sehemu ya Usanifu ➤ Inayoweza kusanidiwa upya. Aikoni ya kizigeu cha muundo inaonekana karibu na kila tukio ambalo limewekwa kama kizigeu.
2. Bofya Kazi ➤ Dirisha la Vigawanyo vya Usanifu. Dirisha linaonyesha sehemu zote za muundo kwenye mradi.
3. Hariri jina la kizigeu katika Dirisha la Vitengo vya Usanifu kwa kubofya jina mara mbili. Kwa muundo huu wa marejeleo, badilisha jina la kizigeu kuwa pr_partition
   • Kumbuka: Unapounda kizigeu, programu ya Intel Quartus Prime hutengeneza kiotomatiki jina la kizigeu, kulingana na jina la mfano na njia ya uongozi. Jina hili chaguo-msingi la kizigeu linaweza kutofautiana kwa kila mfano.
4. Ili kusafirisha eneo tuli lililokamilishwa kutoka kwa mkusanyiko wa marekebisho ya msingi, bofya mara mbili ingizo la root_partition katika Usafirishaji wa Mwisho wa Mwisho. File safu, na chapa blinking_led_static. gdb.

Inahamisha Picha ya Mwisho ya Chapisho katika Dirisha la Vigawanyo vya UsanifuThibitisha kuwa blinking_led.qsf ina kazi zifuatazo, zinazolingana na kizigeu chako cha muundo unaoweza kusanidiwa upya:

Habari Zinazohusiana
"Unda Sehemu za Usanifu" katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Usanidi Upya wa Sehemu

Kutenga Nafasi na Mkoa wa Njia kwa Sehemu ya PR
Kwa kila masahihisho ya msingi unayounda, mtiririko wa muundo wa PR huweka kiini cha mtu husika katika eneo lako la kizigeu cha PR. Ili kupata na kukabidhi eneo la PR katika mpangilio wa sakafu wa kifaa kwa marekebisho yako ya msingi:

1. Bofya kulia mfano wa u_blinking_led katika Kirambazaji cha Mradi na ubofye Eneo la Logic Lock ➤ Unda Eneo Mpya la Kufuli la Mantiki. Kanda inaonekana kwenye Dirisha la Mikoa ya Lock Lock.
2. Eneo lako la uwekaji lazima liambatanishe na mantiki inayoongozwa na blinking. Chagua eneo la uwekaji kwa kupata nodi katika Chip Planner. Bofya kulia jina la eneo la u_blinking_led kwenye Dirisha la Mikoa ya Logic Lock na ubofye

Tafuta Njia ➤ Pata kwenye Kipanga Chip. Eneo la u_blinking_led limewekwa alama za rangi

Mahali pa Njia ya Kupanga Chip kwa blinking_led

1. Katika dirisha la Mikoa ya Lock Lock, taja viratibu vya eneo la uwekaji kwenye safu ya Asili. Asili inalingana na kona ya chini kushoto ya kanda. Kwa mfanoample, ili kuweka eneo la uwekaji na (X1 Y1) kuratibu kama (163 4), bainisha Asili kama X163_Y4. Programu ya Intel Quartus Prime hukokotoa kiotomatiki viwianishi vya (X2 Y2) (juu kulia) kwa eneo la uwekaji, kulingana na urefu na upana unaobainisha.
   • Kumbuka: Mafunzo haya hutumia viwianishi vya (X1 Y1) - (163 4), na urefu na upana wa 20 kwa eneo la uwekaji. Bainisha thamani yoyote ya eneo la uwekaji. Hakikisha kuwa eneo linashughulikia mantiki inayoongozwa na blinking.
2. Washa chaguo Zilizohifadhiwa na za Msingi Pekee.
3. Bofya mara mbili chaguo la Mkoa wa Njia. Sanduku la mazungumzo la Mipangilio ya Mipangilio ya Eneo la Lock Lock linaonekana.
4. Chagua Imesawazishwa na upanuzi wa aina ya Njia. Kuchagua chaguo hili huweka kiotomati urefu wa upanuzi wa 2.
   • Kumbuka: Eneo la uelekezaji lazima liwe kubwa kuliko eneo la uwekaji, ili kutoa unyumbulifu wa ziada kwa Fitter wakati injini inaelekeza watu tofauti.

Dirisha la Logic la MikoaThibitisha kuwa blinking_led.qsf ina kazi zifuatazo, zinazolingana na upangaji sakafu wako:

Habari Zinazohusiana
"Panga muundo wa Urekebishaji wa Sehemu" katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Usanidi Upya wa Sehemu

Inaongeza Kidhibiti Upya cha Uwekaji Upya Sehemu ya Nje Intel FPGA IP
Kidhibiti Kidogo cha Uwekaji Upya cha Nje cha Intel FPGA IP huingiliana na kizuizi cha udhibiti wa Intel Agilex PR ili kudhibiti chanzo kidogo cha mkondo. Lazima uongeze IP hii kwenye muundo wako ili kutekeleza usanidi wa nje. Fuata hatua hizi ili kuongeza Kidhibiti cha Uwekaji Upya Sehemu ya Nje cha Usanidi
Intel FPGA IP kwa mradi wako:

1. Chapa Urekebishaji Sehemu Upya katika uga wa utafutaji wa Katalogi ya IP (Zana ➤ Katalogi ya IP).
2. Bofya mara mbili Kidhibiti Upya cha Uwekaji Upya Sehemu ya Nje Intel FPGA IP.
3. Katika sanduku la mazungumzo la Unda Lahaja ya IP, chapa external_host_pr_ip kama faili ya File jina, na kisha ubofye Unda. Mhariri wa parameter inaonekana.
4. Kwa kigezo cha Wezesha kiolesura chenye shughuli nyingi, chagua Zima (mipangilio ya chaguo-msingi). Unapohitaji kutumia mawimbi hii, unaweza kubadilisha mpangilio hadi Wezesha.

Washa Kigezo cha Kiolesura Chenye Shughuli katika Kihariri cha Kigezo

1. Bofya File ➤ Hifadhi na uondoke kwenye kihariri cha kigezo bila kutoa mfumo. Kihariri cha kigezo kinazalisha utofauti wa external_host_pr_ip.ip file na anaongeza file kwa mradi unaoongozwa na blinking. AN 991: Uwekaji Upya Sehemu Kupitia Pini za Usanidi (Mpangishi wa Nje) Muundo wa Marejeleo 750856 | 2022.11.14 AN 991:
   • Kumbuka:
   • a. Ikiwa unakili external_host_pr_ip.ip file kutoka kwa saraka ya pr, hariri mwenyewe blinking_led.qsf file kujumuisha laini ifuatayo: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Weka IP_FILE kazi baada ya SDC_FILE kazi (blinking_led. dc) katika blinking_led.qsf yako file. Uagizaji huu unahakikisha kizuizi kinachofaa cha msingi wa IP wa Kidhibiti Upya cha Kidhibiti.
   • Kumbuka: Ili kugundua saa, .sdc file kwa IP ya PR lazima ifuate .sdc yoyote ambayo huunda saa ambazo msingi wa IP hutumia. Unawezesha agizo hili kwa kuhakikisha kuwa .ip file kwa msingi wa PR IP inaonekana baada ya .ip yoyote files au .sdc fileunazotumia kufafanua saa hizi kwenye .qsf file kwa marekebisho ya mradi wako wa Intel Quartus Prime. Kwa maelezo zaidi, rejelea Mwongozo wa Mtumiaji wa Suluhu za IP za Urekebishaji Sehemu.

Inasasisha Muundo wa Kiwango cha Juu

Ili kusasisha top.sv file na mfano wa PR_IP:

1. Ili kuongeza mfano_host_pr_ip kwenye muundo wa kiwango cha juu, toa maoni kwa vizuizi vifuatavyo vya misimbo kwenye top.sv file:

Kufafanua Watu
Muundo huu wa marejeleo unafafanua watu watatu tofauti kwa kizigeu kimoja cha PR. Ili kufafanua na kujumuisha watu katika mradi wako:

1. Unda SystemVerilog tatu files, blinking_led.sv, blinking_led_slow.sv, na blinking_led_empty.sv katika saraka yako ya kufanya kazi kwa watu watatu.

Watu wa Usanifu wa Marejeleo

Kumbuka:

• blinking_led.sv tayari inapatikana kama sehemu ya fileunakili kutoka kwa saraka bapa/ ndogo. Unaweza kutumia tena hii file.
• Ikiwa utaunda SystemVerilog files kutoka kwa Mhariri wa Maandishi Mkuu wa Intel Quartus, zima Ongeza file kwa chaguo la sasa la mradi, wakati wa kuhifadhi faili ya files.

Kuunda Marekebisho

Mtiririko wa muundo wa PR hutumia kipengele cha masahihisho ya mradi katika programu ya Intel Quartus Prime. Muundo wako wa awali ni marekebisho ya msingi, ambapo unafafanua mipaka ya eneo tuli na maeneo yanayoweza kusanidiwa upya kwenye FPGA. Kutoka kwa marekebisho ya msingi, unaunda masahihisho mengi. Marekebisho haya yana utekelezwaji tofauti kwa mikoa ya PR. Hata hivyo, masahihisho yote ya utekelezaji wa PR hutumia uwekaji wa kiwango cha juu sawa na matokeo ya uelekezaji kutoka kwa masahihisho ya msingi. Ili kukusanya muundo wa PR, lazima uunde marekebisho ya utekelezaji wa PR kwa kila mtu. Kwa kuongeza, lazima upe aina za marekebisho kwa kila masahihisho. Aina zinazopatikana za marekebisho ni:

• Urekebishaji wa Sehemu - Msingi
• Urekebishaji wa Sehemu - Utekelezaji wa Mtu

Jedwali lifuatalo linaorodhesha jina la marekebisho na aina ya masahihisho kwa kila masahihisho:

Majina na Aina za Marekebisho

Jina la Marekebisho	Aina ya Marekebisho
blinking_led.qsf	Urekebishaji wa Sehemu - Msingi
blinking_led_default.qsf	Urekebishaji wa Sehemu - Utekelezaji wa Mtu
blinking_led_slow.qsf	Urekebishaji wa Sehemu - Utekelezaji wa Mtu
blinking_led_empty.qsf	Urekebishaji wa Sehemu - Utekelezaji wa Mtu

Kuweka Aina ya Marekebisho ya Msingi

1. Bofya Mradi ➤ Marekebisho.
2. Katika Jina la Marekebisho, chagua blinking_led marekebisho, kisha ubofye Weka Sasa.
3. Bofya Tumia. Usahihisho unaoongozwa na blinking huonekana kama masahihisho ya sasa.
4. Ili kuweka Aina ya Marekebisho kwa blinking_led, bofya Kazi ➤ Mipangilio ➤ Jumla.
5. Kwa Aina ya Marekebisho, chagua Urekebishaji Sehemu - Msingi, kisha ubofye Sawa.
6. Thibitisha kuwa blinking_led.qsf sasa ina kazi ifuatayo: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Kuunda Marekebisho ya Utekelezaji

1. Ili kufungua kisanduku cha mazungumzo ya Marekebisho, bofya Mradi ➤ Marekebisho.
2. Ili kuunda marekebisho mapya, bofya mara mbili < >.
3. Katika jina la Marekebisho, bainisha blinking_led_default na uchague blinking_led kwa Kulingana na marekebisho.
4. Kwa aina ya Marekebisho, chagua Urekebishaji wa Sehemu - Utekelezaji wa Mtu.

Kuunda Marekebisho

1. Vile vile, weka aina ya Marekebisho kwa blinking_led_slow na blinking_led_empty masahihisho.
2. Thibitisha kuwa kila .qsf file sasa ina mgawo ufuatao: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -jina ENTITY_REBINDING \ mshika nafasi -kwa u_blinking_led ambapo, kishikilia_mahali ni jina la huluki chaguo-msingi kwa marekebisho mapya ya utekelezaji wa PR.

Marekebisho ya Mradi

Kukusanya Marekebisho ya Msingi

1. Ili kukusanya masahihisho ya msingi, bofya Inachakata ➤ Anza Kukusanya. Vinginevyo, amri ifuatayo inakusanya marekebisho ya msingi: quartus_sh -flow compile blinking_led -c blinking_led
2. Kagua mkondo mdogo fileambayo hutoa katika matokeo_files saraka.

Imetolewa Files

Jina	Aina	Maelezo
blinking_led.sof	Programu ya msingi file	Inatumika kwa usanidi wa msingi wa chip kamili
blinking_led.pr_partition.rbf	PR bitstream file kwa mtu wa msingi	Inatumika kwa usanidi upya wa sehemu ya msingi wa mtu.
blinking_led_static.qdb	.qdb hifadhidata file	Hifadhidata iliyokamilika file kutumika kuagiza eneo tuli.

Habari Zinazohusiana

• "Panga muundo wa Urekebishaji wa Sehemu" katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Usanidi Upya wa Sehemu
• "Kutumia Vizuizi vya Floorplan kwa Kuongezeka" katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Usanidi Upya kwa Sehemu

Kuandaa Marekebisho ya Utekelezaji wa PR
Ni lazima uandae masahihisho ya utekelezaji wa PR kabla ya kukusanya na kutengeneza mkondo wa PR kwa upangaji wa kifaa. Usanidi huu unajumuisha kuongeza eneo tuli .qdb file kama chanzo file kwa kila marekebisho ya utekelezaji. Kwa kuongeza, lazima ueleze huluki inayolingana ya eneo la PR.

1. Ili kuweka masahihisho ya sasa, bofya Mradi ➤ Marekebisho, chagua blinking_led_default kama jina la Marekebisho, kisha ubofye Weka Sasa.
2. Ili kuthibitisha chanzo sahihi kwa kila masahihisho ya utekelezaji, bofya Mradi ➤Ongeza/Ondoa Files katika Mradi. The blinking_led.sv file inaonekana katika file orodha.

Files Ukurasa

1. Rudia hatua ya 1 hadi 2 ili kuthibitisha chanzo kingine cha marekebisho ya utekelezaji files:

Jina la Marekebisho ya Utekelezaji	Chanzo File
blinking_led_default	blinking_led.sv
blinking_led_tupu	blinking_led_empty.sv
blinking_led_polepole	blinking_led_slow.sv

1. Ili kuthibitisha .qdb file inayohusishwa na kizigeu cha mizizi, bofya Kazi ➤ Dirisha la Vigawanyo vya Usanifu. Thibitisha kuwa Hifadhidata ya Sehemu File inabainisha blinking_led_static.qdb file, au bofya mara mbili Hifadhidata ya Sehemu File seli kubainisha hili file. Vinginevyo, amri ifuatayo inapeana hii file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Katika kisanduku cha Kufunga tena Huluki, taja jina la huluki la kila sehemu ya Urafiki unayobadilisha katika masahihisho ya utekelezaji. Kwa marekebisho ya utekelezaji ya blinking_led_default, jina la huluki lina blinking_led. Katika somo hili, unabatilisha mfano wa u_blinking_led kutoka mkusanyiko wa marekebisho kwa kutumia huluki mpya inayoongozwa na blinking.

Kumbuka: Mgawo wa kubandika tena wa huluki ya kishikilia nafasi huongezwa kwenye masahihisho ya utekelezaji kiotomatiki. Hata hivyo, ni lazima ubadilishe jina la huluki chaguomsingi katika zoezi hilo hadi linafaa kwa jina la huluki kwa muundo wako.

Jina la Marekebisho ya Utekelezaji	Kufunga tena Huluki
blinking_led_default	blinking_led
blinking_led_polepole	blinking_led_polepole
blinking_led_tupu	blinking_led_tupu

Kufunga tena Huluki

1. Ili kukusanya muundo, bofya Uchakataji ➤ Anza Ukusanyaji. Vinginevyo, amri ifuatayo inakusanya mradi huu: quartus_sh -flow compile blinking_led -c blinking_led_default
2. Rudia hatua zilizo hapo juu ili kuandaa masahihisho ya blinking_led_polepole na blinking_led_tupu: quartus_sh -flow compile blinking_led -c blinking_led_slow quartus_sh -flow compile blinking_led -c blinking_led_empt

Kumbuka: Unaweza kubainisha mipangilio yoyote maalum ya Fitter ambayo ungependa kutumia wakati wa ujumuishaji wa utekelezaji wa PR. Mipangilio mahususi bora huathiri tu usawa wa mtu, bila kuathiri eneo tuli lililoletwa.

Kuandaa Bodi
Mafunzo haya yanatumia ubao wa ukuzaji wa Intel Agilex F-Series FPGA kwenye benchi, nje ya eneo la PCIe* katika mashine ya mwenyeji wako. Kabla ya kupanga bodi, hakikisha kuwa umekamilisha hatua zifuatazo:

1. Unganisha usambazaji wa nishati kwenye bodi ya ukuzaji ya Intel Agilex F-Series FPGA.
2. Unganisha Kebo ya Upakuaji ya Intel FPGA kati ya lango lako la USB la Kompyuta na lango ya Upakuaji ya Intel FPGA kwenye ubao wa ukuzaji.

Ili kuendesha muundo kwenye bodi ya ukuzaji ya Intel Agilex F-Series FPGA:

1. Fungua programu ya Intel Quartus Prime na ubofye Vyombo ➤ Kipanga programu.
2. Katika Kipanga programu, bofya Usanidi wa Vifaa na uchague USB-Blaster.
3. Bofya Tambua Kiotomatiki na uchague kifaa, AGFB014R24AR0.
4. Bofya Sawa. Programu ya Intel Quartus Prime hutambua na kusasisha Kipanga programu kwa vifaa vitatu vya FPGA kwenye ubao.
5. Chagua kifaa cha AGFB014R24AR0, bofya Badilisha File na upakie blinking_led_default.sof file.
6. Washa Program/Configure kwa blinking_led_default.sof file.
7. Bonyeza Anza na usubiri upau wa maendeleo kufikia 100%.
8. Tazama taa za LED kwenye ubao zikiwaka kwa masafa sawa na muundo wa asili wa bapa.
9. Ili kupanga eneo la PR pekee, bofya kulia blinking_led_default.sof file kwenye Kipanga programu na ubofye Ongeza Upangaji wa PR File.
10. Chagua blinking_led_slow.pr_partition.rbf file.
11. Lemaza Programu/Sanidi kwa blinking_led_default.sof file.
12. Washa Program/Configure kwa blinking_led_slow.pr_partition.rbf file na ubofye Anza. Kwenye ubao, angalia LED[0] na LED[1] zikiendelea kufumba na kufumbua. Upau wa maendeleo unapofikia 100%, LED[2] na LED[3] huwaka polepole zaidi.
13. Ili kupanga upya eneo la PR, bofya kulia .rbf file kwenye Kipanga programu na ubofye Badilisha Upangaji wa PR File.
14. Chagua .rbf filekwa watu wengine wawili kuangalia tabia ubaoni. Inapakia blinking_led_default.rbf file husababisha taa za LED kumeta kwa marudio mahususi, na kupakia blinking_led_empty.rbf file husababisha LEDs kukaa ON.

Kutayarisha Bodi ya Maendeleo ya Intel Agilex F-Series FPGAMtiririko wa Upimaji wa Vifaa

Misururu ifuatayo inaelezea mtiririko wa majaribio ya maunzi ya usanifu.
Usanidi wa Maunzi ya Kifaa cha Kipangishi cha Nje cha Intel Agilex

Panga Msaidizi FPGA (Mpangishi wa Nje)
Mlolongo ufuatao unaelezea upangaji programu FPGA kisaidizi ambayo hufanya kazi kama mtayarishaji wa mchakato wa PR wa nje:

1. Bainisha mpangilio wa kiolesura cha utiririshaji cha Avalon ambacho kinalingana na hali unayochagua (x8, x16, au x32).
2. Anzisha jukwaa kwa kutayarisha FPGA ya msaidizi kwa kutumia Intel Quartus Prime Programmer na kebo ya usanidi iliyounganishwa.
3. Kwa kutumia FPGA ya msaidizi, soma mawimbi ya CONF_DONE na AVST_READY. CONF_DONE inapaswa kuwa 0, AVST_READY inapaswa kuwa 1. Mantiki ya juu kwenye pini hii inaonyesha kuwa SDM iko tayari kupokea data kutoka kwa seva pangishi ya nje. Matokeo haya ni sehemu ya SDM I/O.

Kumbuka: Pini ya CONF_DONE inaashiria mwenyeji wa nje kwamba uhamisho wa bitstream umefaulu. Tumia mawimbi haya ili kufuatilia mchakato kamili wa usanidi wa chip pekee. Rejelea Mwongozo wa Mtumiaji wa Usanidi wa Intel Agilex kwa maelezo zaidi juu ya pini hii.

Panga DUT FPGA yenye Full Chip SOF kupitia Mpangishi wa Nje Msururu ufuatao unafafanua kupanga DUT FPGA kwa Chip kamili ya SRAM Object File (.sof) kwa kutumia kiolesura cha utiririshaji cha mwenyeji wa Avalon:

1. Andika mtiririko kamili wa chip kwenye kumbukumbu ya nje ya DDR4 ya msaidizi FPGA (mwenyeji wa nje).
2. Sanidi DUT FPGA na chipu kamili .sof kwa kutumia kiolesura cha utiririshaji cha Avalon (x8, x16, x32).
3. Soma hali ya ishara za usanidi za DUT FPGA. CONF_DONE inapaswa kuwa 1, AVST_READY inapaswa kuwa 0.

Viainisho vya Muda: Uwekaji Upya Sehemu Kidhibiti cha Nje Intel FPGA IP

Panga DUT FPGA na Mtu wa Kwanza kupitia Mpangishi wa Nje

1. Tumia kufungia kwa eneo lengwa la PR katika FPGA ya DUT.
2. Kwa kutumia Intel Quartus Prime System Console, sisitiza pr_request kuanza usanidi upya wa sehemu. AVST_READY inapaswa kuwa 1.
3. Andika mkondo mdogo wa PR persona kwenye kumbukumbu ya nje ya DDR4 ya FPGA ya msaidizi (mwenyeji wa nje).
4. Kwa kutumia kiolesura cha utiririshaji cha Avalon (x8, x16, x32), sanidi upya DUT FPGA na mkondo wa kwanza wa persona.
5. Ili kufuatilia hali ya PR, bofya Zana ➤ Dashibodi ya Mfumo ili kuzindua Dashibodi ya Mfumo. Katika Dashibodi ya Mfumo, fuatilia hali ya PR:
   • pr_error ni 2-usanidi upya unaendelea.
   • pr_error ni 3-usanidi upya umekamilika.
6. Tumia uzuiaji wa kuganda kwenye eneo la PR katika DUT FPGA.

Kumbuka: Ikiwa hitilafu itatokea wakati wa utendakazi wa PR, kama vile kutofaulu katika kukagua toleo au kukagua uidhinishaji, utendakazi wa PR hukoma.

Habari Zinazohusiana

• Mwongozo wa Mtumiaji wa Usanidi wa Intel Agilex
• Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro: Zana za Utatuzi

Historia ya Marekebisho ya Hati ya AN 991: Usanidi Upya kwa Sehemu kupitia Pini za Usanidi (Mpangishi wa Nje) Usanifu wa Marejeleo kwa Bodi ya Ukuzaji ya Intel Agilex F-Series FPGA

Toleo la Hati	Toleo kuu la Intel Quartus	Mabadiliko
2022.11.14	22.3	• Toleo la awali.

AN 991: Usanidi Upya kwa Sehemu kupitia Pini za Usanidi (Mpangishi wa Nje) Muundo wa Marejeleo: kwa Bodi ya Maendeleo ya Intel Agilex F-Series FPGA

Majibu kwa Maswali Yanayoulizwa Mara kwa Mara:

• Q PR ni nini kupitia pini za usanidi?
• A Usanidi wa Mwenyeji wa Nje kwenye ukurasa wa 3
• Q Ninahitaji nini kwa muundo huu wa kumbukumbu?
• A Mahitaji ya Usanifu wa Marejeleo kwenye ukurasa wa 6
• Q Ninaweza kupata wapi muundo wa kumbukumbu?
• A Mahitaji ya Usanifu wa Marejeleo kwenye ukurasa wa 6
• Q Je, ninafanyaje PR kupitia usanidi wa nje?
• A Maelekezo ya Usanifu wa Marejeleo kwenye ukurasa wa 6
• Q Mtu wa PR ni nini?
• A Kufafanua Watu kwenye ukurasa wa 11
• Q Je, ninawezaje kupanga bodi?
• A Panga Bodi kwenye ukurasa wa 17
• Q Ni masuala gani ya PR yanayojulikana na mapungufu?
• A Mijadala ya Usaidizi ya Intel FPGA: PR
• Q Je, una mafunzo kuhusu PR?
• A Katalogi ya Mafunzo ya Kiufundi ya Intel FPGA

Toleo la Mtandaoni Tuma Maoni

• ID: 750856
• Toleo: 2022.11.14

Nyaraka / Rasilimali

Intel 750856 Bodi ya Maendeleo ya Agilex FPGA [pdf] Mwongozo wa Mtumiaji 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Marejeleo

• Mwongozo wa Mtumiaji