intel 750856 Agilex FPGA Development Board

ʻIke Huahana

ʻO kēia hoʻolālā kuhikuhi no ka Intel Agilex F-Series FPGA Development Board. Hoʻohana ia i ka Partial Reconfiguration External Configuration Controller Intel FPGA IP a he wahi PR maʻalahi. Aia i loko o ka Intel Agilex Device External Host Hardware Setup kahi mea waho (Helper FPGA), he DUT FPGA, a me kāu hoʻolālā hoʻokipa waho. ʻO ka hoʻolālā hoʻokipa ma ka polokalamu waho ke kuleana no ka mālama ʻana i ke kaʻina hana PR. Hoʻohana ʻia nā pine PR e hoʻopili i nā mea ʻelua a hiki ke lilo i mea hoʻohana I/Os i loaʻa.

Nā ʻōlelo hoʻohana huahana

Hoʻonohonoho hoʻokipa waho

No ka hana ʻana i ka hoʻonohonoho hoʻonohonoho o waho, e hahai i kēia mau ʻanuʻu:

1. E hana i kahi hoʻolālā hoʻokipa ma kahi hāmeʻa waho e hoʻokipa i ke kaʻina PR.
2. Hoʻohui i nā pine PR mai ka mea waho i ka Partial Reconfiguration External Configuration Controller Intel FPGA IP ma ka DUT FPGA.
3. E kahe i ka ʻikepili hoʻonohonoho hoʻonohonoho mai ka hoʻolālā hoʻokipa a i nā pins interface streaming Intel Agilex Avalon e pili ana i nā hōʻailona PR handshaking mai ka IP.

ʻO ka hoʻonohonoho hou ʻana ma o ka hana ʻana i nā Pins Configuration

Hōʻike kēia kaʻina hana i ka hana o ka hoʻonohonoho hou ʻana ma o nā pine hoʻonohonoho:

1. E hōʻoia i ka pine pr_request i hoʻopili ʻia me ka Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Hōʻike ka IP i kahi hōʻailona hana e hōʻike i ka holomua o ke kaʻina PR (koho).
3. Inā mākaukau ka ʻōnaehana hoʻonohonoho no kahi hana PR, ua ʻōlelo ʻia ka pine avst_ready, e hōʻike ana ua mākaukau ia e ʻae i ka ʻikepili.
4. E hoʻokahe i ka ʻikepili hoʻonohonoho PR ma luna o nā pine avst_data a me ka pine avst_valid, ma hope o ka wehewehe ʻana o Avalon no ka hoʻoili ʻana i ka ʻikepili me ka backpressure.
5. Hoʻopau ke kahe ʻana i ka wā i hoʻopau ʻia ka pine avst_ready.
6. Hoʻopau i ka pine avst_ready e hōʻike ʻaʻole koi ʻia ka ʻikepili hou no ka hana PR.
7. Hoʻopau ka Partial Reconfiguration External Configuration Controller Intel FPGA IP i ka hōʻailona hana e hōʻike i ka hopena o ke kaʻina hana (koho).

Hoʻonohonoho hou ʻana ma o nā Pins Configuration (Hoʻokele waho) Reference Design

Hōʻike kēia palapala noi i ka hoʻonohonoho hou ʻana ma o nā pine hoʻonohonoho (host waho) ma ka papa hoʻomohala Intel® Agilex® F-Series FPGA.

Hoʻolālā Hoʻohālikelike Overview

ʻO ka hiʻohiʻona hoʻonohonoho hou (PR) hiki iā ʻoe ke hoʻonohonoho hou i kahi ʻāpana o ka FPGA me ka ikaika, ʻoiai ke hoʻomau nei ka hoʻolālā FPGA i koe. Hiki iā ʻoe ke hana i nā personas he nui no kekahi ʻāina i kāu hoʻolālā ʻaʻole e pili i ka hana ma nā wahi ma waho o kēia ʻāina. He kūpono kēia ʻano hana i nā ʻōnaehana kahi e hoʻokaʻawale ai nā hana he nui i nā kumuwaiwai like FPGA. ʻO ka mana o kēia manawa o ka polokalamu Intel Quartus® Prime Pro Edition e hoʻolauna i kahi kahe hoʻohui hou a maʻalahi no ka hoʻonohonoho hou ʻana. Ke hoʻohana nei kēia hoʻolālā kuhikuhi Intel Agilex i ka Partial Reconfiguration External Configuration Controller Intel FPGA IP a he wahi PR maʻalahi.

Hoʻonohonoho ʻia ʻo Intel Agilex Device External Host Hardware Hardware

Hoʻonohonoho hoʻokipa waho

Ma ka hoʻonohonoho hoʻonohonoho o waho, pono ʻoe e hana mua i kahi hoʻolālā hoʻokipa ma kahi hāmeʻa waho e hoʻokipa i ke kaʻina PR, e like me ka hōʻike ʻana o Intel Agilex Device External Host Hardware Setup. Hoʻoheheʻe ka hoʻolālā host i ka ʻikepili hoʻonohonoho i ka Intel Agilex Avalon streaming interface pins e pili ana i nā hōʻailona PR handshaking e hele mai ana mai ka Partial Reconfiguration External Configuration Controller Intel FPGA IP. ʻO nā pine PR āu e hoʻohana ai no ka hoʻopili ʻana i nā ʻaoʻao ʻelua hiki ke lilo i mea hoʻohana I/Os.

Hōʻike kēia kaʻina hana i ka hoʻonohonoho hou ʻana ma o ka hana ʻana i nā pins:

1. E hōʻoia mua i ka pine pr_request i pili i ka Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Hōʻike ka IP i kahi hōʻailona hana e hōʻike i ka holomua o ke kaʻina PR (koho).
3. Inā mākaukau ka ʻōnaehana hoʻonohonoho e hana i kahi hana PR, ua ʻōlelo ʻia ka pine avst_ready e hōʻike ana ua mākaukau ia e ʻae i ka ʻikepili.
4. E hoʻomaka e kahe i ka ʻikepili hoʻonohonoho PR ma luna o nā pine avst_data a me ka pine avst_valid, ʻoiai e nānā ana i ka kikoʻī streaming Avalon no ka hoʻoili ʻana i ka ʻikepili me ka backpressure.
5. Hoʻopau ke kahe ʻana i ka wā e hoʻopau ʻia ka pine avst_ready.
6. Ma hope o ka hoʻoheheʻe ʻana i nā ʻikepili hoʻonohonoho āpau, hoʻopau ʻia ka pine avst_ready e hōʻike ʻaʻole koi ʻia ka ʻikepili hou no ka hana PR.
7. Hoʻopau ka Partial Reconfiguration External Configuration Controller Intel FPGA IP i ka hōʻailona hana e hōʻike i ka hopena o ke kaʻina hana (koho).
8. Hiki iā ʻoe ke nānā i nā pine pr_done a me pr_error e hōʻoia i ka pau ʻana o ka hana PR. Inā loaʻa kahi hewa, e like me ka hemahema o ka nānā ʻana i ka mana a me ka nānā ʻana i ka mana, e pau ka hana PR.

ʻIke pili

• ʻO Intel Agilex F-Series FPGA Development Kit Web ʻAoʻao
• Intel Agilex F-Series FPGA Development Kit Ke alakaʻi hoʻohana
• Ke alakaʻi hoʻohana o Intel Quartus Prime Pro Edition: Hoʻonohonoho hou ʻāpana

Hoʻoponopono hapa ʻāpana hoʻonohonoho hoʻonohonoho waho waho Intel FPGA IP
Pono ka Partial Reconfiguration External Configuration Controller e hoʻohana i nā pine hoʻonohonoho e kahe i ka ʻikepili PR no ka hana PR. Pono ʻoe e hoʻohui i nā awa kiʻekiʻe a pau o ka Partial Reconfiguration External Configuration Controller Intel FPGA IP i ka pine pr_request e ʻae ai i ka hoʻopaʻa lima ʻana o ka mea hoʻokipa me ka mea hoʻokele palekana (SDM) mai ke kumu. Hoʻoholo ka SDM i nā ʻano pine hoʻonohonoho e hoʻohana ai, e like me kāu hoʻonohonoho MSEL.

Hoʻoponopono hapa ʻāpana hoʻonohonoho hoʻonohonoho waho waho Intel FPGA IP

Hoʻoponopono hapa ʻāpana hoʻonohonoho hoʻonohonoho waho hoʻonohonoho hoʻonohonoho hoʻonohonoho hoʻonohonoho

ʻĀpana	Waiwai	wehewehe
E ho'ā i ka Interface Busy	Hiki or Hoʻopau	Hāʻawi iā ʻoe e hoʻā a hoʻopau paha i ka interface Busy, e hōʻike ana i kahi hōʻailona e hōʻike i ka holomua ʻana o ka hana PR i ka wā o ka hoʻonohonoho waho. ʻO ka hoʻonohonoho paʻamau Hoʻopau.

Hoʻoponopono hapa ʻāpana ʻĀpana hoʻonohonoho waho waho

inoa awa	Laulā	Kuhikuhi	Hana
pr_noi	1	Hookomo	E hōʻike ana ua mākaukau ka hana PR e hoʻomaka. ʻO ka hōʻailona he conduit ʻaʻole synchronous i kekahi hōʻailona uaki.
pr_hewa	2	Hoʻopuka	Hōʻike i kahi hapa hoʻonohonoho hou ʻana.: • 2'b01—hewa PR nui • 2'b11—hewa bitstream kūpono ʻole ʻO kēia mau hōʻailona he conduits ʻaʻole synchronous i kekahi kumu wati.
pr_hana	1	Hoʻopuka	E hōʻike ana ua pau ka hana PR. ʻO ka hōʻailona he conduit ʻaʻole synchronous i kekahi hōʻailona uaki.
start_addr	1	Hookomo	Hōʻike i ka helu hoʻomaka o ka ʻikepili PR ma Active Serial Flash. Hiki iā ʻoe ke hoʻā i kēia hōʻailona ma ke koho ʻana i kekahi Avalon®-ST or Pūʻali Hana Hana no ka E ho'ā i nā Pins Avalon-ST a i ʻole nā ​​Pin Serial Active hoʻohālikelike. ʻO ka hōʻailona he conduit ʻaʻole synchronous i kekahi hōʻailona uaki.
kau hou	1	Hookomo	Kiʻekiʻe ʻeleu, hōʻailona hoʻonohonoho hoʻonohonoho.
out_clk	1	Hoʻopuka	ʻO ke kumu wati e hoʻopuka ana mai kahi oscillator kūloko.
paahana	1	Hoʻopuka	Hōʻike ka IP i kēia hōʻailona e hōʻike i ka hoʻololi ʻana o ka ʻikepili PR i ka holomua. Hiki iā ʻoe kēia hōʻailona ma ke koho ʻana Hiki no ka E ho'ā i ke kikowaena hana ʻāpana.

Nā Koina Hoʻolālā Kuhikuhi

Pono ka hoʻohana ʻana i kēia hoʻolālā kuhikuhi i kēia mau mea:

• Hoʻokomo ʻia ka mana o ka Intel Quartus Prime Pro Edition version 22.3 me ke kākoʻo no ka ʻohana polokalamu Intel Agilex.
• Hoʻohui i ka papa hoʻomohala Intel Agilex F-Series FPGA ma ka noho.
• Hoʻoiho i ka hoʻolālā examploaʻa ma kēia wahi: https://github.com/intel/fpga-partial-reconfig.

No ka hoʻoiho ʻana i ka ex designample:

1. Kaomi iā Clone a hoʻoiho.
2. Kaomi iā Download ZIP. Wehe i ka fpga-partial-reconfig-master.zip file.
3. E hoʻokele i nā kumu aʻo/agilex_external_pr_configuration subfolder e kiʻi i ka hoʻolālā kuhikuhi.

Hoʻolālā Kūlana Kūlana

Hōʻike kēia mau ʻanuʻu i ka hoʻokō ʻana o ka hoʻonohonoho hou ʻana ma o nā pine hoʻonohonoho (host waho) ma ka papa hoʻomohala Intel Agilex F-Series FPGA.

• KaʻAnuʻu 1: Hoomaka
• KaʻAnuʻu 2: Ke hana ʻana i kahi ʻāpana hoʻolālā
• KaʻAnuʻu 3: Hoʻokaʻawale ʻana i nā ʻāpana hoʻonoho a me nā alahele
• KaʻAnuʻu 4: Hoʻohui i ka ʻāpana hoʻonohonoho hou ʻana i ka mea hoʻoponopono hoʻonohonoho waho waho IP
• KaʻAnuʻu 5: Ka wehewehe ʻana i nā Personas
• KaʻAnuʻu 6: Ka Hooponopono Hou ana
• KaʻAnuʻu 7: Houluulu ana i ka Hooponopono Kumu
• KaʻAnuʻu 8: Hoʻomākaukau i nā hoʻoponopono hoʻokō PR
• KaʻAnuʻu 9: Hoʻopolokalamu i ka Papa

KaʻAnuʻu 1: E hoʻomaka
E kope i ka hoʻolālā kuhikuhi files i kou wahi hana a houluulu i ka blinking_led flat design:

1. E hana i papa kuhikuhi ma kāu wahi hana, agilex_pcie_devkit_blinking_led_pr.
2. E kope i nā kumu aʻo i hoʻoiho ʻia/agilex_pcie_devkit_blinking_led/flat sub-folder i ka papa kuhikuhi, agilex_pcie_devkit_blinking_led_pr.
3. Ma ka polokalamu Intel Quartus Prime Pro Edition, kaomi File ➤ E wehe i ka Project a koho i ka blinking_led.qpf.
4. No ka wehewehe ʻana i ka hierarchy o ka hoʻolālā pālahalaha, kaomi i ka Processing ➤ Start ➤ Start Analysis & Synthesis. ʻO kahi ʻē aʻe, ma ka laina kauoha, e holo i kēia kauoha: quartus_syn blinking_led -c blinking_led

Ke hana ʻana i kahi ʻāpana hoʻolālā

Pono ʻoe e hana i nā ʻāpana hoʻolālā no kēlā me kēia wahi PR āu e makemake ai e hoʻonohonoho hou. Hoʻokumu kēia mau ʻanuʻu i kahi ʻāpana hoʻolālā no ka laʻana u_blinking_led.

Ke hana ʻana i nā ʻāpana hoʻolālā

1. Kaomi ʻākau i ka u_blinking_led instance ma ka Project Navigator a kaomi i ka Design Partition ➤ Reconfigurable. Hōʻike ʻia kahi ikona ʻāpana hoʻolālā ma hope o kēlā me kēia laʻana i hoʻonohonoho ʻia ma ke ʻano he pā.
2. Kaomi i nā Assignments ➤ Design Partitions Window. Hōʻike ka puka makani i nā ʻāpana hoʻolālā āpau i ka papahana.
3. Hoʻoponopono i ka inoa ʻāpana ma ka Design Partitions Window ma ke kaomi pālua ʻana i ka inoa. No kēia hoʻolālā kuhikuhi, hoʻololi i ka inoa ʻāpana i pr_partition
   • Nānā: Ke hana ʻoe i kahi ʻāpana, hoʻopuka ʻokoʻa ka polokalamu Intel Quartus Prime i kahi inoa partition, e pili ana i ka inoa instance a me ke ala hierarchy. Hiki ke ʻokoʻa kēia inoa ʻāpana paʻamau i kēlā me kēia manawa.
4. No ka hoʻokuʻu ʻana i ka ʻāina paʻa i hoʻopau ʻia mai ka hoʻoponopono hou ʻana i ka waihona, kaomi pālua i ke komo no root_partition ma ka Post Final Export File kolamu, a e kikokiko i ka blinking_led_static. gdb.

Ke lawe ʻana i ka Kiʻi Paʻi hope ma ka puka makani ʻāpana hoʻolālāE hōʻoia inā loaʻa i ka blinking_led.qsf nā haʻawina e pili ana i kāu ʻāpana hoʻolālā hiki ke hoʻonohonoho hou ʻia:

ʻIke pili
"E hana i nā ʻāpana hoʻolālā" ma Intel Quartus Prime Pro Edition Guide User: Partal Reconfiguration

Ka hoʻokaʻawale ʻana i kahi hoʻonohonoho a me ka ʻāpana alahele no kahi ʻāpana PR
No kēlā me kēia hoʻoponopono kumu āu i haku ai, hoʻonoho ka hoʻolālā PR i ke kumu persona e pili ana i kāu ʻāpana ʻāpana PR. No ka huli ʻana a hāʻawi i ka ʻāina PR ma ka papahele papahele no kāu hoʻoponopono kumu:

1. E kaomi akau i ka u_blinking_led instance ma ka Project Navigator a kaomi Logic Lock Region ➤ Create New Logic Lock Region. Hōʻike ʻia ka ʻāina ma ka Window Logic Lock Regions.
2. Pono kāu wahi hoʻonoho e hoʻopili i ka blinking_led logic. E koho i ka wahi hoʻokomo ma ka huli ʻana i ka node ma Chip Planner. Kaomi ʻākau i ka inoa ʻāina u_blinking_led ma ka Logic Lock Regions Window a kaomi

E huli i ka Node ➤ E ʻimi i ka Chip Planner. ʻO ka ʻāpana u_blinking_led ka waihoʻoluʻu

He wahi Node Planner Chip no blinking_led

1. Ma ka puka aniani Logic Lock Regions, e kuhikuhi i ka hoʻonohonoho ʻana o ka ʻāina i loko o ke kolamu Origin. Pili ke kumu me ke kihi hema hema o ka ʻāina. No example, e hoʻonoho i kahi wahi hoʻokomo me (X1 Y1) hoʻonohonoho like me (163 4), e wehewehe i ke kumu me X163_Y4. ʻO ka polokalamu Intel Quartus Prime e helu 'akomi i ka (X2 Y2) co-ordinates (luna-'ākau) no ka wahi hoʻokomo, ma muli o ke kiʻekiʻe a me ka laula āu i kuhikuhi ai.
   • Nānā: Ke hoʻohana nei kēia kumu aʻo i nā hoʻonohonoho (X1 Y1) - (163 4), a me ke kiʻekiʻe a me ka laula o 20 no ka wahi hoʻokomo. E wehewehe i kekahi waiwai no ka wahi hoʻokomo. E hōʻoia i ka uhi ʻana o ka ʻāina i ka blinking_led logic.
2. E ho'ā i nā koho Reserved a me Core-Whenly.
3. Kaomi ʻelua i ke koho ʻĀpana Alahele. Hōʻike ʻia ka pahu kamaʻilio Logic Lock Routing Region Settings.
4. E koho i Hoʻopaʻa ʻia me ka hoʻonui ʻana no ke ʻano Alahele. Ke koho ʻana i kēia koho e hāʻawi ʻakomi i ka lōʻihi hoʻonui o 2.
   • Nānā: Pono e ʻoi aku ka nui o ka ʻāina hoʻokele ma mua o ka wahi hoʻonoho, e hāʻawi i ka maʻalahi no ka Fitter ke hele ka ʻenekini i nā mea like ʻole.

Puka Puka Aina Laka LogicE hōʻoia inā loaʻa i ka blinking_led.qsf nā haʻawina e pili ana i kāu hoʻolālā papahele:

ʻIke pili
"Floorplan the Partial Reconfiguration Design" ma Intel Quartus Prime Pro Edition Guide User: Partial Reconfiguration

Hoʻohui i ka ʻāpana hoʻonohonoho hou ʻana i ka mea hoʻoponopono hoʻonohonoho waho waho Intel FPGA IP
Hoʻopili ka Partial Reconfiguration External Configuration Controller Intel FPGA IP me ka Intel Agilex PR control block e hoʻokele i ke kumu bitstream. Pono ʻoe e hoʻohui i kēia IP i kāu hoʻolālā e hoʻokō i ka hoʻonohonoho waho. E hāhai i kēia mau ʻanuʻu e hoʻohui i ka Partial Reconfiguration External Configuration Controller
Intel FPGA IP i kāu papahana:

1. E hoʻokomo i ka hoʻonohonoho hou ʻana ma ka kahua huli IP Catalog (Tools ➤ IP Catalog).
2. Kaomi pālua ʻelua ʻāpana Hoʻonohonoho hou ʻana i ka mea hoʻoponopono hoʻonohonoho waho waho Intel FPGA IP.
3. I ka hana ʻana i ka IP Variant dialog box, ʻano external_host_pr_ip e like me ka File inoa, a laila kaomi i ka Create. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
4. No ka Enable busy interface parameter, koho i ka Disable (ka hoʻonohonoho paʻamau). Ke pono ʻoe e hoʻohana i kēia hōʻailona, ​​hiki iā ʻoe ke hoʻololi i ka hoʻonohonoho iā Enable.

E ho'ā i ka pānaʻi hoʻohālikelike i loko o ka Lunahooponopono

1. Kaomi File ➤ Mālama a haʻalele i ka mea hoʻoponopono parameter me ka ʻole o ka hana ʻana i ka ʻōnaehana. Hoʻopuka ka mea hoʻoponopono hoʻohālikelike i ka hoʻololi IP external_host_pr_ip.ip file a hoʻohui i ka file i ka papahana blinking_led. AN 991: Hoʻonohonoho hou ʻāpana ma o nā Pins Configuration (Hoʻokele waho) Reference Design 750856 | 2022.11.14 AN 991:
   • Nānā:
   • a. Inā ʻoe e kope ana i ka external_host_pr_ip.ip file mai ka papa kuhikuhi pr, hoʻoponopono lima i ka blinking_led.qsf file e hoʻokomo i kēia laina: set_global_assignment -name IP_FILE pr_ip.ip
   • b. E kau i ka IP_FILE hana ma hope o ka SDC_FILE nā haʻawina (blinking_led. dc) i kāu blinking_led.qsf file. ʻO kēia kauoha e hōʻoiaʻiʻo i ka hoʻopaʻa pono ʻana i ke kumu IP Manaʻo Hoʻoponopono ʻĀpana.
   • Nānā: No ka ʻike ʻana i nā uaki, ʻo ka .sdc file no ka mea, pono e hahai ka PR IP i kekahi .sdc e hana ana i na wati i hoohanaia e ka IP core. Hoʻomaʻamaʻa ʻoe i kēia kauoha ma ka hōʻoia ʻana i ka .ip file no ka mea, ua puka mai ka PR IP core ma hope o kekahi .ip files a i ʻole .sdc files āu e hoʻohana ai e wehewehe i kēia mau wati ma ka .qsf file no ka hoʻoponopono hou ʻana o kāu papahana Intel Quartus Prime. No ka ʻike hou aku, e nānā i ka Manaʻo Mea Hoʻohana Mea hoʻohana i ka Partial Reconfiguration IP Solutions.

Hoʻohou i ka Hoʻolālā Kiʻekiʻe

No ka hōʻano hou i ka top.sv file me ka laʻana PR_IP:

1. No ka hoʻohui ʻana i ka laʻana external_host_pr_ip i ka hoʻolālā kiʻekiʻe kiʻekiʻe, e hoʻokaʻawale i nā poloka code ma luna.sv file:

Ka wehewehe ʻana i nā Personas
Hōʻike kēia hoʻolālā kuhikuhi i ʻekolu mau kanaka kaʻawale no ka pā PR hoʻokahi. No ka wehewehe a hoʻokomo i nā personas i kāu papahana:

1. E hana i ʻekolu SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, a me blinking_led_empty.sv i kāu papa kuhikuhi hana no nā mea ʻekolu.

Mea Hoʻolālā Hoʻohālikelike

Nānā:

• Loaʻa ka blinking_led.sv ma ​​ke ʻano he ʻāpana o ka files ʻoe e kope mai ka papa kuhikuhi palahalaha/ sub-directory. Hiki iā ʻoe ke hoʻohana hou i kēia file.
• Inā ʻoe e hana i ka SystemVerilog files mai ka Intel Quartus Prime Text Editor, hoʻopau i ka Add file i ke koho papahana o kēia manawa, i ka wā e mālama ai i ka files.

Ka Hooponopono Hou ana

Hoʻohana ka holo hoʻolālā PR i ka hiʻohiʻona hoʻoponopono o ka papahana ma ka polokalamu Intel Quartus Prime. ʻO kāu hoʻolālā mua ka loiloi kumu, kahi āu e wehewehe ai i nā palena ʻāina static a me nā ʻāpana hoʻonohonoho hou ʻia ma ka FPGA. Mai ka hoʻoponopono kumu, hana ʻoe i nā hoʻoponopono hou. Aia kēia mau hoʻoponopono i nā hoʻokō like ʻole no nā wahi PR. Eia nō naʻe, hoʻohana nā hoʻoponopono hoʻokō PR āpau i kahi hoʻonohonoho kiʻekiʻe a me nā hopena alahele mai ka loiloi kumu. No ka hōʻuluʻulu ʻana i kahi hoʻolālā PR, pono ʻoe e hana i kahi loiloi hoʻokō PR no kēlā me kēia kanaka. Eia hou, pono ʻoe e hāʻawi i nā ʻano hoʻoponopono no kēlā me kēia hoʻoponopono. ʻO nā ʻano hoʻoponopono i loaʻa:

• Hoʻonohonoho hou hapa - Base
• Hoʻoponopono hapa - Hoʻokō Persona

Hōʻike ka papa ma lalo nei i ka inoa hoʻoponopono a me ke ʻano hoʻoponopono no kēlā me kēia hoʻoponopono:

Nā inoa a me nā ʻano hoʻoponopono

Inoa Hooponopono	ʻAno Hoʻoponopono
blinking_led.qsf	Hoʻonohonoho hou hapa - Base
blinking_led_default.qsf	Hoʻoponopono hapa - Hoʻokō Persona
blinking_led_slow.qsf	Hoʻoponopono hapa - Hoʻokō Persona
blinking_led_empty.qsf	Hoʻoponopono hapa - Hoʻokō Persona

Hoʻonohonoho i ke ʻano hoʻoponopono kumu

1. Kaomi i ka Project ➤ Revisions.
2. Ma Revision Name, koho i ka blinking_led revision, a laila kaomi Set Current.
3. Kaomi iā Apply. Hōʻike ʻia ka loiloi blinking_led e like me ka loiloi o kēia manawa.
4. No ka hoʻonohonoho ʻana i ke ʻano hoʻoponopono no blinking_led, kaomi i nā hana ➤ Nā hoʻonohonoho ➤ General.
5. No ka ʻano hoʻoponopono, koho i ka partial reconfiguration - Base, a laila kaomi iā OK.
6. E hōʻoia inā loaʻa i ka blinking_led.qsf kēia hana: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Ke hana nei i nā hoʻoponopono hoʻokō

1. No ka wehe ʻana i ka pahu kūkākūkā Revisions, kaomi Project ➤ Revisions.
2. No ka hana ʻana i kahi hoʻoponopono hou, kaomi pālua < >.
3. Ma ka inoa Revision, e kuhikuhi i ka blinking_led_default a koho i ka blinking_led no Ma muli o ka hoʻoponopono.
4. No ke ʻano hoʻoponopono, koho i ka hoʻonohonoho hou ʻana - PersonaImplementation.

Ka Hooponopono Hou ana

1. Pēlā nō, hoʻonohonoho i ke ʻano Hoʻoponopono no nā hoʻoponopono hou ʻana o blinking_led_slow a me blinking_led_empty.
2. E hōʻoia i kēlā me kēia .qsf file Aia i kēia manawa kēia hana: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led where, place_holder is the default entity name for the newly created PR implementation revision.

Hoʻoponopono Pāhana

Houluulu ana i ka Hooponopono Kumu

1. No ka hōʻuluʻulu ʻana i ka loiloi kumu, kaomi i ka Processing ➤ Start Compilation. ʻO kahi ʻē aʻe, ʻo kēia kauoha e hōʻuluʻulu i ka loiloi kumu: quartus_sh –flow compile blinking_led -c blinking_led
2. E nānā i ka bitstream files ka mea e hoʻopuka i ka output_files papa kuhikuhi.

Hana ʻia Files

inoa	ʻAno	wehewehe
blinking_led.sof	Hoʻopololei kumu file	Hoʻohana ʻia no ka hoʻonohonoho hoʻonohonoho kumu piha
blinking_led.pr_partition.rbf	PR bitstream file no ke kanaka kumu	Hoʻohana ʻia no ka hoʻonohonoho hou ʻana o kahi kanaka kumu.
blinking_led_static.qdb	.qdb waihona file	Hoʻopau ʻia ka waihona file hoʻohana ʻia no ka hoʻokomo ʻana i ka ʻāina paʻa.

ʻIke pili

• "Floorplan the Partial Reconfiguration Design" ma Intel Quartus Prime Pro Edition Guide User: Partial Reconfiguration
• "Ke hoʻopili ʻana i nā koʻikoʻi o ka papahele papahele" ma Intel Quartus Prime Pro Edition Guide User: Partal Reconfiguration

Hoʻomākaukau i nā hoʻoponopono hoʻokō PR
Pono ʻoe e hoʻomākaukau i nā hoʻoponopono hoʻokō PR ma mua o kou hiki ke hōʻuluʻulu a hoʻohua i ka bitstream PR no ka hoʻonohonoho ʻana i nā polokalamu. Aia kēia hoʻonohonoho i ka hoʻohui ʻana i ka ʻāina paʻa .qdb file e like me ke kumu file no kēlā me kēia hoʻokō hoʻoponopono. Eia kekahi, pono ʻoe e kuhikuhi i ka hui pili o ka ʻāina PR.

1. No ka hoʻonohonoho ʻana i ka hoʻoponopono hou, kaomi i Project ➤ Revisions, koho i ka blinking_led_default ma ke ʻano he inoa Revision, a laila kaomi Set Current.
2. No ka hōʻoia i ke kumu kūpono no kēlā me kēia hoʻoponopono hoʻokō, kaomi Project ➤Add/Remove Files ma Project. ʻO ka blinking_led.sv file puka ma ka file papa inoa.

FilesPage

1. E hana hou i ka ʻanuʻu 1 a hiki i ka 2 e hōʻoia i ke kumu hoʻoponopono hoʻokō ʻē aʻe files:

Inoa Hoʻoponopono Hoʻokō	Puna File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. E hōʻoia i ka .qdb file pili i ka ʻāpana kumu, kaomi i nā Assignments ➤ Design Partitions Window. E hōʻoia i ka ʻikepili ʻāpana File kuhikuhi i ka blinking_led_static.qdb file, a i ʻole kaomi pālua i ka ʻikepili ʻāpana File cell e kuhikuhi i kēia file. ʻO kahi ʻē aʻe, hāʻawi kēia kauoha i kēia file: set_instance_assignment -inoa QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. I loko o ka Entity Re-binding cell, e kuhikuhi i ka inoa hui o kēlā me kēia māhele PR āu e hoʻololi ai i ka hoʻoponopono hoʻokō. No ka ho'oponopono ho'okō blinking_led_default, blinking_led ka inoa hui. Ma kēia kumu aʻoaʻo, hoʻopau ʻoe i ka laʻana u_blinking_led mai ka hoʻoponopono hou ʻana i hui pū me ka hui blinking_led hou.

Nānā: Hoʻohui ʻia ka hoʻoponopono hoʻokō ʻana i ka hoʻoponopono hoʻokō. Eia naʻe, pono ʻoe e hoʻololi i ka inoa hui paʻamau ma ka hāʻawi ʻana i kahi inoa hui kūpono no kāu hoʻolālā.

Inoa Hoʻoponopono Hoʻokō	Hoʻopaʻa hou ʻia ka hui
blinking_led_default	alakaʻi ʻia
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Hoʻopaʻa Hou

1. No ka hōʻuluʻulu ʻana i ka hoʻolālā, kaomi i ka Processing ➤ Start Compilation. ʻO kahi ʻē aʻe, ʻo kēia kauoha e hōʻuluʻulu i kēia papahana: quartus_sh –flow compile blinking_led –c blinking_led_default
2. E hana hou i nā ʻanuʻu i luna no ka hoʻomākaukau ʻana i ka blinking_led_slow a me ka blinking_led_empty revisions: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nānā: Hiki iā ʻoe ke kuhikuhi i nā hoʻonohonoho kikoʻī Fitter āu e makemake ai e noi i ka wā o ka hoʻokō PR compilation. Hoʻopili nā hoʻonohonoho kikoʻī i ke kūpono o ke kanaka, me ka ʻole o ka hoʻopili ʻana i ka ʻāina paʻa i lawe ʻia.

Hoʻopolokalamu i ka Papa
Ke hoʻohana nei kēia kumu aʻo i kahi papa hoʻomohala Intel Agilex F-Series FPGA ma ka noho, ma waho o ka slot PCIe* i kāu mīkini hoʻokipa. Ma mua o kou hoʻolālā ʻana i ka papa, e hōʻoia ua hoʻopau ʻoe i kēia mau hana:

1. Hoʻohui i ka lako mana i ka papa hoʻomohala Intel Agilex F-Series FPGA.
2. Hoʻohui i ka Intel FPGA Download Cable ma waena o kāu PC USB port a me ka Intel FPGA Download Cable port ma ka papa hoʻomohala.

No ka holo ʻana i ka hoʻolālā ma ka papa hoʻomohala Intel Agilex F-Series FPGA:

1. E wehe i ka polokalamu Intel Quartus Prime a kaomi Tools ➤ Programmer.
2. I ka Programmer, kaomi Hardware Setup a koho i ka USB-Blaster.
3. Kaomi iā Auto Detect a koho i ka mea hana, AGFB014R24AR0.
4. Kaomi OK. ʻIke a hōʻano hou ka polokalamu Intel Quartus Prime i ka Programmer me nā polokalamu FPGA ʻekolu ma ka papa.
5. E koho i ka mea AGFB014R24AR0, kaomi Hoʻololi File a hoʻouka i ka blinking_led_default.sof file.
6. E ho'ā i ka Polokalamu/Configure no blinking_led_default.sof file.
7. Kaomi i ka hoʻomaka a kali i ka pae holomua e hiki i 100%.
8. E nānā i nā LED ma ka papa e ʻālohilohi ana i ke alapine like me ka hoʻolālā palahalaha kumu.
9. No ka hoʻolālā ʻana i ka ʻāina PR wale nō, kaomi ʻākau i ka blinking_led_default.sof file i ka Programmer a kaomi iā Add PR Programming File.
10. E koho i ka blinking_led_slow.pr_partition.rbf file.
11. Hoʻopau i ka Polokalamu/Configure no blinking_led_default.sof file.
12. E ho'ā i ka Polokalamu/Configure no blinking_led_slow.pr_partition.rbf file a kaomi Hoʻomaka. Ma ka papa, e nānā iā LED[0] a me LED[1] e hoʻomau ana i ka ʻōpō. Ke piʻi ka pae holomua i 100%, ʻoi aku ka lohi o LED[2] a me LED[3].
13. No ka hoʻoponopono hou ʻana i ka ʻāina PR, kaomi ʻākau i ka .rbf file i ka Programmer a kaomi iā Change PR Programing File.
14. E koho i ka .rbf files no nā mea ʻelua ʻē aʻe e nānā i ka hana ma ka papa. Ke hoʻouka nei i ka blinking_led_default.rbf file e hoʻopio i nā LED ma kahi alapine kikoʻī, a me ka hoʻouka ʻana i ka blinking_led_empty.rbf file e hoʻomau i nā LED e ON.

Hoʻolālā i ka Intel Agilex F-Series FPGA Development BoardKahe hoao lako lako

Hōʻike nā kaʻina aʻe i ke kahe hoʻāʻo ʻana i ka mīkini hoʻolālā kuhikuhi.
Hoʻonohonoho ʻia ʻo Intel Agilex Device External Host Hardware Hardware

Hoʻolālā i ka Helper FPGA (Hoʻokele waho)
ʻO ke kaʻina aʻe e wehewehe ana i ka hoʻonohonoho ʻana i ke kōkua FPGA e hana nei ma ke ʻano he kaʻina PR o waho.

1. E wehewehe i ka hoʻonohonoho hoʻonohonoho hoʻoheheʻe ʻana o Avalon e like me ke ʻano āu e koho ai (x8, x16, a i ʻole x32).
2. E hoʻomaka i ka paepae ma ka hoʻolālā ʻana i ke kōkua FPGA me ka hoʻohana ʻana i ka Intel Quartus Prime Programmer a me ke kaula hoʻonohonoho pili.
3. Ke hoʻohana nei i ke kōkua FPGA, heluhelu i nā hōʻailona CONF_DONE a me AVST_READY. ʻO CONF_DONE he 0, AVST_READY he 1. ʻO ka loiloi kiʻekiʻe ma kēia pine e hōʻike ana ua mākaukau ka SDM e ʻae i ka ʻikepili mai kahi hoʻokipa waho. He ʻāpana kēia o ka SDM I/O.

Nānā: Hōʻike ka pine CONF_DONE i kahi hoʻokipa o waho e holomua ana ka hoʻoili ʻana i ka bitstream. E hoʻohana i kēia mau hōʻailona wale nō e nānā i ke kaʻina hana hoʻonohonoho chip piha. E nānā i ka Intel Agilex Configuration User Guide no ka ʻike hou aku ma kēia pine.

E hoʻolālā i ka DUT FPGA me Full Chip SOF ma o External Host Hōʻike ke kaʻina aʻe i ka hoʻonohonoho ʻana i ka DUT FPGA me ka pahu SRAM Object piha. File (.sof) me ka hoʻohana ʻana i ka mea hoʻohana Avalon streaming interface:

1. E kākau i ka bitstream chip piha i loko o ka DDR4 hoʻomanaʻo waho o ke kōkua FPGA (hoʻokipa waho).
2. E hoʻonohonoho i ka DUT FPGA me ka chip .sof piha me ka hoʻohana ʻana i ka interface streaming Avalon (x8, x16, x32).
3. E heluhelu i ke kūlana DUT FPGA hōʻailona hoʻonohonoho. ʻO CONF_DONE he 1, AVST_READY he 0.

Nā ʻōlelo kikoʻī o ka manawa: Hoʻonohonoho hou ʻana i ka mea hoʻokele waho Intel FPGA IP

E hoʻolālā i ka DUT FPGA me ka First Persona ma o waho

1. E hoʻopili i ka pahu hau ma ka wahi PR i manaʻo ʻia ma ka DUT FPGA.
2. Ke hoʻohana nei i ka Intel Quartus Prime System Console, e hōʻoia i ka pr_request e hoʻomaka i ka hoʻonohonoho hou ʻana. Pono ʻo AVST_READY 1.
3. Kākau i ka PR persona bitstream mua i loko o ka DDR4 hoʻomanaʻo waho o ke kōkua FPGA (hoʻokipa waho).
4. Ke hoʻohana nei i ka interface streaming Avalon (x8, x16, x32), hoʻonohonoho hou i ka DUT FPGA me ka bitstream persona mua.
5. No ka nānā ʻana i ke kūlana PR, kaomi i nā Mea Hana ➤ System Console e hoʻomaka i ka System Console. Ma System Console, e nānā i ke kūlana PR:
   • ʻO pr_error ka 2—e hoʻonohonoho hou ana i ka hana.
   • ʻO pr_error ka 3—ua pau ka hoʻonohonoho hou ʻana.
6. E noi i ka unfreeze ma ka wahi PR ma ka DUT FPGA.

Nānā: Inā loaʻa kahi hewa i ka wā o ka hana PR, e like me ka hemahema o ka nānā ʻana i ka mana a i ʻole ka ʻae ʻana, e pau ka hana PR.

ʻIke pili

• Ke alakaʻi hoʻohana o Intel Agilex Configuration
• Intel Quartus Prime Pro Edition alakaʻi hoʻohana: Debug Tools

Moʻolelo Hoʻoponopono Paʻi no AN 991: Hoʻonohonoho hou ʻia ʻāpana ma o nā Pins Configuration (Hoʻokipa waho) Hoʻolālā Hoʻohālikelike no Intel Agilex F-Series FPGA Development Board

Palapala Palapala	ʻO Intel Quartus Prime Version	Nā hoʻololi
2022.11.14	22.3	• Hoʻokuʻu mua.

AN 991: Hoʻonohonoho hou ʻāpana ma o nā Pins Configuration (Hoʻokele waho) Hoʻolālā Hoʻohālikelike: no Intel Agilex F-Series FPGA Development Board

Nā pane i nā nīnau nīnau nui:

• Q He aha ka PR ma o nā pine hoʻonohonoho?
• A Hoʻonohonoho hoʻokipa waho ma ka ʻaoʻao 3
• Q He aha kaʻu e pono ai no kēia hoʻolālā kuhikuhi?
• A Nā Koina Hoʻolālā Kūlana ma ka ʻaoʻao 6
• Q Ma hea e loaʻa ai iaʻu ka hoʻolālā kuhikuhi?
• A Nā Koina Hoʻolālā Kūlana ma ka ʻaoʻao 6
• Q Pehea wau e hana ai i ka PR ma o ka hoʻonohonoho waho?
• A ʻO ke alahele no ka hoʻolālā ʻana ma ka ʻaoʻao 6
• Q He aha ka PR persona?
• A Ka wehewehe ʻana i nā Personas ma ka ʻaoʻao 11
• Q Pehea wau e hoʻolālā ai i ka papa?
• A E papahana i ka Papa ma ka ʻaoʻao 17
• Q He aha nā pilikia PR i ʻike ʻia a me nā palena?
• A Nā Hui Kākoʻo Intel FPGA: PR
• Q Loaʻa iā ʻoe ke aʻo ʻana ma PR?
• A Intel FPGA Hoʻomaʻamaʻa ʻenehana Catalog

Hoʻouna manaʻo manaʻo

• ID: 750856
• Manaʻo: 2022.11.14

Palapala / Punawai

intel 750856 Agilex FPGA Development Board [pdf] Ke alakaʻi hoʻohana 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Nā kuhikuhi

• Palapala Hoʻohana