محتويات يخفي
1 إنتل 750856 مجلس التنمية Agilex FPGA
2 معلومات المنتج
3 تعليمات استخدام المنتج
4 أكثر من التصميم المرجعيview
5 تكوين مضيف خارجي
6 متطلبات التصميم المرجعي
7 إرشادات التصميم المرجعي
8 إنشاء قسم التصميم
9 إنشاء المراجعات
10 أسماء المراجعة وأنواعها
11 برمجة تدفق اختبار الأجهزة للوحة تطوير FPGA من Intel Agilex F-Series
12 المستندات / الموارد
12.1 مراجع

إنتل شعار

إنتل 750856 مجلس التنمية Agilex FPGA

intel-750856-Agilex-FPGA-Development-Board-PRODUCT

معلومات المنتج

هذا التصميم المرجعي مخصص للوحة تطوير Intel Agilex F-Series FPGA. يستخدم وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP ويحتوي على منطقة علاقات عامة بسيطة. يتكون إعداد الأجهزة المضيفة الخارجية لجهاز Intel Agilex من جهاز خارجي (مساعد FPGA)، وDUT FPGA، وتصميم المضيف الخارجي الخاص بك. التصميم المضيف في الجهاز الخارجي هو المسؤول عن استضافة عملية العلاقات العامة. تُستخدم دبابيس PR لتوصيل كلا الجهازين ويمكن أن تكون أي عمليات إدخال/إخراج متاحة للمستخدم.

تعليمات استخدام المنتج

تكوين مضيف خارجي

لإجراء تكوين مضيف خارجي ، اتبع الخطوات التالية:

  1. إنشاء تصميم مضيف في جهاز خارجي لاستضافة عملية العلاقات العامة.
  2. قم بتوصيل دبابيس PR من الجهاز الخارجي إلى وحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP في DUT FPGA.
  3. دفق بيانات التكوين من تصميم المضيف إلى دبابيس واجهة تدفق Intel Agilex Avalon التي تتوافق مع إشارات مصافحة العلاقات العامة من IP.

إعادة التكوين الجزئي عبر عملية دبابيس التكوين

يصف التسلسل التالي عملية إعادة التكوين الجزئي عبر دبابيس التكوين:

  1. قم بتأكيد دبوس pr_request المتصل بوحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP.
  2. يؤكد IP على وجود إشارة مشغول للإشارة إلى أن عملية العلاقات العامة قيد التقدم (اختياري).
  3. إذا كان نظام التكوين جاهزًا لعملية العلاقات العامة، فسيتم تأكيد دبوس avst_ready، مما يشير إلى أنه جاهز لقبول البيانات.
  4. قم بتدفق بيانات تكوين PR عبر أطراف avst_data ودبوس avst_valid، باتباع مواصفات تدفق Avalon لنقل البيانات مع الضغط الخلفي.
  5. يتوقف البث عندما يتم إلغاء تأكيد دبوس avst_ready.
  6. قم بإلغاء تأكيد دبوس avst_ready للإشارة إلى عدم الحاجة إلى المزيد من البيانات لعملية العلاقات العامة.
  7. تعمل وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP على إلغاء تأكيد الإشارة المشغولة للإشارة إلى نهاية العملية (اختياري).

إعادة التكوين الجزئي عبر التصميم المرجعي لدبابيس التكوين (المضيف الخارجي).

توضح ملاحظة التطبيق هذه إعادة التكوين الجزئي عبر دبابيس التكوين (مضيف خارجي) على لوحة تطوير FPGA Intel® Agilex® F-Series FPGA.

أكثر من التصميم المرجعيview

تتيح لك ميزة إعادة التكوين الجزئي (PR) إعادة تكوين جزء من FPGA ديناميكيًا، بينما يستمر تصميم FPGA المتبقي في العمل. يمكنك إنشاء شخصيات متعددة لمنطقة معينة في التصميم الخاص بك والتي لا تؤثر على العملية في مناطق خارج هذه المنطقة. تعتبر هذه المنهجية فعالة في الأنظمة التي تتشارك فيها الوظائف المتعددة نفس موارد جهاز FPGA. يقدم الإصدار الحالي من برنامج Intel Quartus® Prime Pro Edition تدفقًا تجميعيًا جديدًا ومبسطًا لإعادة التكوين الجزئي. يستخدم هذا التصميم المرجعي لـ Intel Agilex وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP ويحتوي على منطقة علاقات عامة بسيطة.

إعداد جهاز مضيف خارجي لجهاز Intel AgilexIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (1)

تكوين مضيف خارجي

في تكوين المضيف الخارجي ، يجب عليك أولاً إنشاء تصميم مضيف في جهاز خارجي لاستضافة عملية العلاقات العامة ، كما يظهر من إعداد أجهزة المضيف الخارجي لجهاز Intel Agilex. يقوم تصميم المضيف بدفق بيانات التكوين إلى دبابيس واجهة تدفق Intel Agilex Avalon التي تتوافق مع إشارات مصافحة العلاقات العامة التي تأتي من وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP. يمكن أن تكون دبابيس العلاقات العامة التي تستخدمها لتوصيل كلا الجهازين أي مدخلات / عمليات مستخدم متاحة.

يصف التسلسل التالي إعادة التكوين الجزئي عبر تشغيل دبابيس التكوين:

  1. قم أولاً بتأكيد دبوس pr_request المتصل بوحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP.
  2. يؤكد IP على وجود إشارة مشغول للإشارة إلى أن عملية العلاقات العامة قيد التقدم (اختياري).
  3. إذا كان نظام التكوين جاهزًا للخضوع لعملية العلاقات العامة، فسيتم التأكيد على دبوس avst_ready للإشارة إلى أنه جاهز لقبول البيانات.
  4. ابدأ في دفق بيانات تكوين PR عبر أطراف avst_data ودبوس avst_valid، مع ملاحظة مواصفات تدفق Avalon لنقل البيانات بالضغط الخلفي.
  5. يتوقف البث عندما يتم إلغاء تأكيد دبوس avst_ready.
  6. بعد دفق كافة بيانات التكوين، يتم إلغاء تأكيد دبوس avst_ready للإشارة إلى عدم الحاجة إلى المزيد من البيانات لعملية العلاقات العامة.
  7. تقوم وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP بإلغاء الإشارة المشغولة للإشارة إلى نهاية العملية (اختياري).
  8. يمكنك التحقق من دبابيس pr_done و pr_error للتأكد من اكتمال عملية العلاقات العامة بنجاح. في حالة حدوث خطأ، مثل الفشل في التحقق من الإصدار والتحقق من الترخيص، تنتهي عملية العلاقات العامة.

معلومات ذات صلة

  • مجموعة تطوير FPGA من Intel Agilex F-Series Web صفحة
  • دليل مستخدم مجموعة تطوير Intel Agilex F-Series FPGA
  • دليل مستخدم إصدار Intel Quartus Prime Pro: إعادة التكوين الجزئي

وحدة تحكم التكوين الخارجية لإعادة التكوين الجزئي Intel FPGA IP
مطلوب وحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي لاستخدام دبابيس التكوين لدفق بيانات العلاقات العامة لعملية العلاقات العامة. يجب عليك توصيل جميع منافذ المستوى الأعلى لوحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP بدبوس pr_request للسماح بمصافحة المضيف مع مدير الأجهزة الآمن (SDM) من المركز. يحدد SDM أنواع دبابيس التكوين التي سيتم استخدامها، وفقًا لإعداد MSEL الخاص بك.

وحدة تحكم التكوين الخارجية لإعادة التكوين الجزئي Intel FPGA IPIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (2)

إعدادات معلمة وحدة تحكم التهيئة الخارجية لإعادة التكوين الجزئي

المعلمة قيمة وصف
تمكين واجهة مشغول يُمكَِن or

إبطال

 يتيح لك تمكين أو تعطيل الواجهة المشغولة، التي تؤكد وجود إشارة للإشارة إلى أن معالجة العلاقات العامة قيد التقدم أثناء التكوين الخارجي.

الإعداد الافتراضي هو إبطال.

إعادة التكوين الجزئي لمنافذ تحكم التكوين الخارجي

اسم المنفذ عرض اتجاه وظيفة
pr_request 1 مدخل يشير إلى أن عملية العلاقات العامة جاهزة للبدء. الإشارة هي قناة غير متزامنة مع أي إشارة على مدار الساعة.
خطأ 2 الناتج يشير إلى خطأ إعادة التكوين الجزئي.:

• 2'b01 — خطأ عام في العلاقات العامة

• 2'b11 — خطأ في تدفق البتات غير متوافق

هذه الإشارات عبارة عن قنوات غير متزامنة مع أي مصدر للساعة.
pr_done 1 الناتج يشير إلى اكتمال عملية العلاقات العامة. الإشارة هي قناة غير متزامنة مع أي إشارة على مدار الساعة.
start_addr 1 مدخل يحدد عنوان البداية لبيانات العلاقات العامة في Active Serial Flash. يمكنك تمكين هذه الإشارة عن طريق تحديد أي منهما أفالون®-شارع or الرقم التسلسلي النشط من اجل تمكين دبابيس Avalon-ST أو الدبابيس التسلسلية النشطة معامل. الإشارة عبارة عن قناة غير متزامنة مع أي إشارة على مدار الساعة.
إعادة ضبط 1 مدخل إشارة إعادة ضبط متزامنة عالية نشطة.
out_clk 1 الناتج مصدر الساعة الذي يولد من مذبذب داخلي.
مشغول 1 الناتج يؤكد IP على هذه الإشارة للإشارة إلى أن نقل بيانات العلاقات العامة قيد التقدم. يمكنك تمكين هذه الإشارة عن طريق التحديد يُمكَِن من اجل تمكين الواجهة المزدحمة المعلمة.

متطلبات التصميم المرجعي

يتطلب استخدام هذا التصميم المرجعي ما يلي:

  • تثبيت الإصدار 22.3 من Intel Quartus Prime Pro Edition مع دعم عائلة أجهزة Intel Agilex.
  • الاتصال بلوحة تطوير Intel Agilex F-Series FPGA على الطاولة.
  • تحميل التصميم السابقampجنيه متاح في الموقع التالي: https://github.com/intel/fpga-partial-reconfig.

لتحميل التصميم السابقampعلى:

  1. انقر فوق استنساخ أو تنزيل.
  2. انقر فوق تنزيل ZIP. قم بفك ضغط الملف fpga-partial-reconfig-master.zip file.
  3. انتقل إلى المجلد الفرعي البرامج التعليمية/agilex_external_pr_configuration للوصول إلى التصميم المرجعي.

إرشادات التصميم المرجعي

تصف الخطوات التالية تنفيذ إعادة التكوين الجزئي عبر دبابيس التكوين (مضيف خارجي) على لوحة تطوير Intel Agilex F-Series FPGA:

  • الخطوة 1: ابدء
  • الخطوة 2: إنشاء قسم التصميم
  • الخطوة 3: تخصيص مناطق التنسيب والتوجيه
  • الخطوة 4: إضافة عنوان IP لوحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي
  • الخطوة 5: تعريف الأشخاص
  • الخطوة 6: إنشاء المراجعات
  • الخطوة 7: تجميع المراجعة الأساسية
  • الخطوة 8: إعداد مراجعات تنفيذ العلاقات العامة
  • الخطوة 9: برمجة المجلس

الخطوة 1: البدء
لنسخ التصميم المرجعي fileلبيئة العمل الخاصة بك وقم بتجميع التصميم المسطح blinking_led:

  1. قم بإنشاء دليل في بيئة العمل الخاصة بك، agilex_pcie_devkit_blinking_led_pr.
  2. انسخ المجلد الفرعي البرامج التعليمية/agilex_pcie_devkit_blinking_led/flat الذي تم تنزيله إلى الدليل، agilex_pcie_devkit_blinking_led_pr.
  3. في برنامج Intel Quartus Prime Pro Edition ، انقر فوق File ➤ افتح المشروع وحدد blinking_led.qpf.
  4. لتوضيح التسلسل الهرمي للتصميم المسطح، انقر فوق معالجة ← بدء ← بدء التحليل والتوليف. بدلاً من ذلك، في سطر الأوامر، قم بتشغيل الأمر التالي: quartus_syn blinking_led -c blinking_led

إنشاء قسم التصميم

يجب عليك إنشاء أقسام تصميم لكل منطقة علاقات عامة تريد إعادة تكوينها جزئيًا. تُنشئ الخطوات التالية قسم تصميم لمثيل u_blinking_led.

إنشاء أقسام التصميمIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (3)

  1. انقر بزر الماوس الأيمن فوق مثيل u_blinking_led في Project Navigator وانقر فوق Design Partition ➤ Reconfigurable. يظهر رمز قسم التصميم بجوار كل مثيل تم تعيينه كقسم.
  2. انقر فوق "المهام" ← نافذة أقسام التصميم. تعرض النافذة جميع أقسام التصميم في المشروع.
  3. قم بتحرير اسم القسم في نافذة Design Partitions بالنقر المزدوج فوق الاسم. بالنسبة لهذا التصميم المرجعي، قم بإعادة تسمية اسم القسم إلى pr_partition
    • ملحوظة: عند إنشاء قسم ، يقوم برنامج Intel Quartus Prime تلقائيًا بإنشاء اسم قسم ، بناءً على اسم المثيل ومسار التسلسل الهرمي. يمكن أن يختلف اسم القسم الافتراضي هذا مع كل مثيل.
  4. لتصدير المنطقة الثابتة النهائية من تجميع المراجعة الأساسية، انقر نقرًا مزدوجًا فوق الإدخال الخاص بـ root_partition في مرحلة ما بعد التصدير النهائي File العمود، واكتب blinking_led_static. gdb.

تصدير لقطة ما بعد النهائي في نافذة أقسام التصميمIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (4)تحقق من أن blinking_led.qsf يحتوي على المهام التالية ، المقابلة لقسم التصميم القابل لإعادة التكوين:Intel-750856-Agilex-FPGA-Development-Board-FIG-1 (5)

معلومات ذات صلة
"إنشاء أقسام تصميم" في دليل مستخدم إصدار Intel Quartus Prime Pro: إعادة التكوين الجزئي

تخصيص منطقة التنسيب والتوجيه لقسم العلاقات العامة
لكل مراجعة أساسية تقوم بإنشائها ، يضع تدفق تصميم العلاقات العامة جوهر الشخصية المقابلة في منطقة قسم العلاقات العامة. لتحديد موقع منطقة العلاقات العامة وتعيينها في مخطط أرضية الجهاز لمراجعتك الأساسية:

  1. انقر بزر الماوس الأيمن فوق مثيل u_blinking_led في Project Navigator وانقر فوق منطقة قفل المنطق ➤ إنشاء منطقة قفل منطق جديدة. تظهر المنطقة في نافذة مناطق قفل المنطق.
  2. يجب أن تحتوي منطقة الموضع على منطق blinking_led. حدد منطقة الموضع عن طريق تحديد موقع العقدة في Chip Planner. انقر بزر الماوس الأيمن فوق اسم المنطقة u_blinking_led في نافذة مناطق قفل المنطق وانقر فوق

حدد موقع العقدة ➤ حدد موقعها في Chip Planner. منطقة u_blinking_led مرمزة بالألوان

موقع عقدة مخطط رقاقة لـ blinking_ledIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (6)

  1. في نافذة مناطق قفل المنطق، حدد إحداثيات منطقة الموضع في عمود الأصل. الأصل يتوافق مع الزاوية السفلية اليسرى من المنطقة. على سبيل المثالample ، لتعيين منطقة موضع بإحداثيات (X1 Y1) كـ (163 4) ، حدد الأصل كـ X163_Y4. يحسب برنامج Intel Quartus Prime تلقائيًا إحداثيات (X2 Y2) (أعلى اليمين) لمنطقة الموضع ، بناءً على الارتفاع والعرض الذي تحدده.
    • ملحوظة: يستخدم هذا البرنامج التعليمي إحداثيات (X1 Y1) - (163 4)، وارتفاع وعرض 20 لمنطقة الموضع. حدد أي قيمة لمنطقة الموضع. تأكد من أن المنطقة تغطي منطق blinking_led.
  2. قم بتمكين الخيارين المحجوز والأساسي فقط.
  3. انقر نقرًا مزدوجًا فوق خيار منطقة التوجيه. يظهر مربع الحوار إعدادات منطقة توجيه القفل المنطقي.
  4. حدد ثابت مع التوسيع لنوع التوجيه. يؤدي تحديد هذا الخيار إلى تعيين طول توسعة يبلغ 2 تلقائيًا.
    • ملحوظة: يجب أن تكون منطقة التوجيه أكبر من منطقة الموضع ، لتوفير مرونة إضافية للمركب عندما يقوم المحرك بتوجيه أشخاص مختلفين.

نافذة مناطق قفل المنطقIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (7)تحقق من أن blinking_led.qsf يحتوي على المهام التالية ، المقابلة لتخطيط الأرضية الخاص بك:Intel-750856-Agilex-FPGA-Development-Board-FIG-1 (8)Intel-750856-Agilex-FPGA-Development-Board-FIG-1 (9)

معلومات ذات صلة
"Floorplan the Partial Reconfiguration Design" في دليل مستخدم Intel Quartus Prime Pro Edition: إعادة التكوين الجزئي

إضافة وحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي Intel FPGA IP
تعمل وحدة التحكم في التكوين الخارجي لإعادة التكوين الجزئي على واجهات Intel FPGA IP مع كتلة التحكم Intel Agilex PR لإدارة مصدر تدفق البتات. يجب عليك إضافة عنوان IP هذا إلى التصميم الخاص بك لتنفيذ التكوين الخارجي. اتبع هذه الخطوات لإضافة وحدة تحكم التكوين الخارجي لإعادة التكوين الجزئي
Intel FPGA IP لمشروعك:

  1. اكتب إعادة التكوين الجزئي في حقل البحث في كتالوج IP (الأدوات ➤ كتالوج IP).
  2. انقر نقرًا مزدوجًا فوق إعادة التكوين الجزئي لوحدة التحكم بالتكوين الخارجي Intel FPGA IP.
  3. في مربع الحوار إنشاء متغير IP، اكتب External_host_pr_ip كملف File الاسم، ثم انقر فوق إنشاء. يظهر محرر المعلمة.
  4. بالنسبة للمعلمة تمكين الواجهة المشغولة، حدد تعطيل (الإعداد الافتراضي). عندما تحتاج إلى استخدام هذه الإشارة، يمكنك تبديل الإعداد إلى تمكين.

تمكين معلمة الواجهة المشغولة في محرر المعلماتIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (10)

  1. انقر File ➤ احفظ محرر المعلمات واخرج منه دون إنشاء النظام. يقوم محرر المعلمات بإنشاء تباين عنوان IP External_host_pr_ip.ip file ويضيف file إلى مشروع blinking_led. AN 991: إعادة التكوين الجزئي عبر دبابيس التكوين (المضيف الخارجي) التصميم المرجعي 750856 | 2022.11.14 991:
    • ملحوظة:
    • a. إذا كنت تقوم بنسخ External_host_pr_ip.ip file من دليل pr ، قم بتحرير blinking_led.qsf يدويًا file لتضمين السطر التالي: set_global_assignment -name IP_FILE pr_ip.ip
    • b. ضع IP_FILE الاحالة بعد SDC_FILE المهام (blinking_led.dc) في blinking_led.qsf الخاص بك file. يضمن هذا الترتيب التقييد المناسب لنواة IP الخاصة بوحدة التحكم في إعادة التكوين الجزئي.
    • ملحوظة: للكشف عن الساعات ، فإن ملف .sdc file بالنسبة لعنوان IP للعلاقات العامة ، يجب أن يتبع أي .sdc يقوم بإنشاء الساعات التي يستخدمها نواة IP. يمكنك تسهيل هذا الأمر من خلال التأكد من أن ملف .ip file لنواة PR IP يظهر بعد أي .ip files أو sdc files التي تستخدمها لتعريف هذه الساعات في .qsf file لمراجعة مشروع Intel Quartus Prime الخاص بك. لمزيد من المعلومات ، راجع دليل مستخدم حلول IP لإعادة التكوين الجزئي.

تحديث تصميم المستوى الأعلى

لتحديث ملف top.sv file مع مثيل PR_IP:

  1. لإضافة مثيل External_host_pr_ip إلى تصميم المستوى الأعلى، قم بإلغاء تعليق كتل التعليمات البرمجية التالية في ملف top.sv file:Intel-750856-Agilex-FPGA-Development-Board-FIG-1 (11)

تعريف الشخصيات
يحدد هذا التصميم المرجعي ثلاثة أشخاص منفصلين لقسم العلاقات العامة الفردي. لتحديد الأشخاص وإدراجهم في مشروعك:

  1. قم بإنشاء ثلاثة SystemVerilog files، وblinking_led.sv، وblinking_led_slow.sv، وblinking_led_empty.sv في دليل العمل الخاص بك للأشخاص الثلاثة.

شخصيات التصميم المرجعيIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (12) Intel-750856-Agilex-FPGA-Development-Board-FIG-1 (13)

ملحوظة:

  • blinking_led.sv متاح بالفعل كجزء من files تقوم بنسخه من الدليل المسطح / الفرعي. يمكنك ببساطة إعادة استخدام هذا file.
  • إذا قمت بإنشاء ملف SystemVerilog fileمن محرر نصوص Intel Quartus Prime ، قم بتعطيل إضافة file إلى خيار المشروع الحالي ، عند حفظ ملف files.

إنشاء المراجعات

يستخدم تدفق تصميم العلاقات العامة ميزة مراجعات المشروع في برنامج Intel Quartus Prime. التصميم الأولي الخاص بك هو المراجعة الأساسية، حيث يمكنك تحديد حدود المنطقة الثابتة والمناطق القابلة لإعادة التشكيل على FPGA. من المراجعة الأساسية، يمكنك إنشاء مراجعات متعددة. تحتوي هذه المراجعات على تطبيقات مختلفة لمناطق العلاقات العامة. ومع ذلك، تستخدم كافة مراجعات تنفيذ العلاقات العامة نفس نتائج الموضع والتوجيه ذات المستوى الأعلى من المراجعة الأساسية. لتجميع تصميم العلاقات العامة، يجب عليك إنشاء مراجعة تنفيذ العلاقات العامة لكل شخصية. بالإضافة إلى ذلك، يجب عليك تعيين أنواع المراجعة لكل من المراجعات. أنواع المراجعة المتاحة هي:

  • إعادة التكوين الجزئي - القاعدة
  • إعادة التكوين الجزئي - تنفيذ الشخصية

يسرد الجدول التالي اسم المراجعة ونوع المراجعة لكل من المراجعات:

أسماء المراجعة وأنواعها

اسم المراجعة نوع المراجعة
blinking_led.qsf إعادة التكوين الجزئي - القاعدة
blinking_led_default.qsf إعادة التكوين الجزئي - تنفيذ الشخصية
blinking_led_slow.qsf إعادة التكوين الجزئي - تنفيذ الشخصية
blinking_led_empty.qsf إعادة التكوين الجزئي - تنفيذ الشخصية

تحديد نوع المراجعة الأساسية

  1. انقر فوق المشروع ➤ المراجعات.
  2. في اسم المراجعة، حدد المراجعة blinking_led، ثم انقر فوق Set Current.
  3. انقر فوق تطبيق. يتم عرض المراجعة blinking_led باعتبارها المراجعة الحالية.
  4. لتعيين نوع المراجعة لـ blinking_led، انقر فوق الواجبات ← الإعدادات ← عام.
  5. بالنسبة لنوع المراجعة، حدد إعادة التكوين الجزئي - القاعدة، ثم انقر فوق موافق.
  6. تحقق من أن blinking_led.qsf يحتوي الآن على المهمة التالية: ##blinking_led.qsf set_global_signment -name REVISION_TYPE PR_BASE

إنشاء مراجعات التنفيذ

  1. لفتح مربع حوار المراجعات ، انقر فوق مشروع - مراجعات.
  2. لإنشاء مراجعة جديدة ، انقر نقرًا مزدوجًا فوق < >.
  3. في اسم المراجعة، حدد blinking_led_default وحدد blinking_led للخيار بناءً على المراجعة.
  4. بالنسبة لنوع المراجعة، حدد إعادة التكوين الجزئي - تنفيذ الشخصية.

إنشاء المراجعاتIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (14)

  1. وبالمثل، قم بتعيين نوع المراجعة لمراجعات blinking_led_slow وblinking_led_empty.
  2. تحقق من أن كل .qsf file يحتوي الآن على المهمة التالية: set_global_signment -name REVISION_TYPE PR_IMPL set_instance_signment -name ENTITY_REBINDING \ place_holder - إلى u_blinking_led حيث، place_holder هو اسم الكيان الافتراضي لمراجعة تنفيذ العلاقات العامة التي تم إنشاؤها حديثًا.

مراجعات المشروعIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (16)

تجميع المراجعة الأساسية

  1. لتجميع المراجعة الأساسية، انقر فوق معالجة ← بدء التجميع. وبدلاً من ذلك، يقوم الأمر التالي بتجميع المراجعة الأساسية: quartus_sh –flow compilt blinking_led -c blinking_led
  2. فحص تيار البت fileالتي تولد في الإخراج_fileدليل s.

تم توليده Files

اسم يكتب وصف
blinking_led.sof البرمجة الأساسية file تستخدم لتكوين قاعدة الشريحة الكاملة
blinking_led.pr_partition.rbf تيار البت للعلاقات العامة file للشخصية الأساسية تستخدم لإعادة التكوين الجزئي للشخصية الأساسية.
blinking_led_static.qdb قاعدة بيانات .qdb file قاعدة البيانات النهائية file تستخدم لاستيراد المنطقة الثابتة.

معلومات ذات صلة

  • "Floorplan the Partial Reconfiguration Design" في دليل مستخدم Intel Quartus Prime Pro Edition: إعادة التكوين الجزئي
  • "تطبيق قيود مخطط الأرضية بشكل متزايد" في دليل مستخدم Intel Quartus Prime Pro Edition: إعادة التكوين الجزئي

إعداد مراجعات تنفيذ العلاقات العامة
يجب تحضير مراجعات تنفيذ العلاقات العامة قبل أن تتمكن من ترجمة وتوليد تيار بتات العلاقات العامة لبرمجة الجهاز. يتضمن هذا الإعداد إضافة المنطقة الثابتة qdb file كمصدر file لكل مراجعة تنفيذية. بالإضافة إلى ذلك ، يجب عليك تحديد الكيان المقابل لمنطقة العلاقات العامة.

  1. لتعيين المراجعة الحالية، انقر فوق Project ➤ Revisions، وحدد blinking_led_default كاسم للمراجعة، ثم انقر فوق Set Current.
  2. للتحقق من المصدر الصحيح لكل مراجعة تنفيذ، انقر فوق المشروع ➤إضافة/إزالة Fileق في المشروع. ملف blinking_led.sv file يظهر في file قائمة.

FileالصفحةIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (17)

  1. كرر الخطوات من 1 إلى 2 للتحقق من مصدر مراجعة التنفيذ الآخر files:
اسم مراجعة التنفيذ مصدر File
blinking_led_default blinking_led.sv
blinking_led_empty blinking_led_empty.sv
blinking_led_slow blinking_led_slow.sv
  1. للتحقق من .qdb file المرتبطة بالقسم الجذر، انقر فوق المهام ← نافذة أقسام التصميم. تأكد من أن قاعدة بيانات القسم File يحدد ملف blinking_led_static.qdb file، أو انقر نقرًا مزدوجًا فوق "قاعدة بيانات القسم" File خلية لتحديد هذا file. وبدلاً من ذلك، يقوم الأمر التالي بتعيين هذا file: set_instance_signment -اسم QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  2. في خلية إعادة ربط الكيان، حدد اسم الكيان لكل قسم PR قمت بتغييره في مراجعة التنفيذ. بالنسبة لمراجعة تنفيذ blinking_led_default، اسم الكيان هو blinking_led. في هذا البرنامج التعليمي، يمكنك استبدال مثيل u_blinking_led من ترجمة المراجعة الأساسية بالكيان blinking_led الجديد.

ملحوظة: تتم إضافة مهمة إعادة ربط الكيان النائب إلى مراجعة التنفيذ تلقائيًا. ومع ذلك، يجب عليك تغيير اسم الكيان الافتراضي في المهمة إلى اسم كيان مناسب لتصميمك.

اسم مراجعة التنفيذ إعادة ربط الكيان
blinking_led_default blinking_led
blinking_led_slow blinking_led_slow
blinking_led_empty blinking_led_empty

إعادة ربط الكيانIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (18)

  1. لتجميع التصميم، انقر فوق معالجة ➤ بدء التجميع. بدلاً من ذلك، يقوم الأمر التالي بتجميع هذا المشروع: quartus_sh –flow ترجمة blinking_led –c blinking_led_default
  2. كرر الخطوات المذكورة أعلاه لإعداد مراجعات blinking_led_slow وblinking_led_empty: ترجمة quartus_sh –flow blinking_led –c blinking_led_slow quartus_sh –flow ترجمة blinking_led –c blinking_led_empt

ملحوظة: يمكنك تحديد أي إعدادات خاصة بـ Fitter تريد تطبيقها أثناء تجميع تنفيذ PR. تؤثر الإعدادات المحددة للملاءمة فقط على ملاءمة الشخصية، دون التأثير على المنطقة الثابتة المستوردة.

برمجة المجلس
يستخدم هذا البرنامج التعليمي لوحة تطوير Intel Agilex F-Series FPGA الموجودة على الطاولة، خارج فتحة PCIe* في جهازك المضيف. قبل برمجة اللوحة، تأكد من إتمام الخطوات التالية:

  1. قم بتوصيل مصدر الطاقة بلوحة تطوير Intel Agilex F-Series FPGA.
  2. قم بتوصيل كبل تنزيل Intel FPGA بين منفذ USB بجهاز الكمبيوتر لديك ومنفذ كبل تنزيل Intel FPGA الموجود على لوحة التطوير.

لتشغيل التصميم على لوحة تطوير Intel Agilex F-Series FPGA:

  1. افتح برنامج Intel Quartus Prime وانقر فوق أدوات ➤ مبرمج.
  2. في المبرمج ، انقر فوق إعداد الأجهزة وحدد USB-Blaster.
  3. انقر فوق الكشف التلقائي وحدد الجهاز، AGFB014R24AR0.
  4. انقر فوق موافق. يقوم برنامج Intel Quartus Prime باكتشاف المبرمج وتحديثه باستخدام أجهزة FPGA الثلاثة الموجودة على اللوحة.
  5. حدد الجهاز AGFB014R24AR0، ثم انقر فوق "تغيير". File وتحميل ملف blinking_led_default.sof file.
  6. تمكين البرنامج/التكوين لـ blinking_led_default.sof file.
  7. انقر فوق ابدأ وانتظر حتى يصل شريط التقدم إلى 100٪.
  8. لاحظ وميض مصابيح LED الموجودة على اللوحة بنفس التردد مثل التصميم الأصلي المسطح.
  9. لبرمجة منطقة العلاقات العامة فقط، انقر بزر الماوس الأيمن فوق blinking_led_default.sof file في المبرمج وانقر فوق إضافة برمجة العلاقات العامة File.
  10. حدد blinking_led_slow.pr_partition.rbf file.
  11. تعطيل البرنامج/التكوين لـ blinking_led_default.sof file.
  12. تمكين البرنامج/التكوين لـ blinking_led_slow.pr_partition.rbf file وانقر فوق ابدأ. على اللوحة، لاحظ استمرار LED[0] وLED[1] في الوميض. عندما يصل شريط التقدم إلى 100%، يومض مؤشر LED[2] ومؤشر LED[3] بشكل أبطأ.
  13. لإعادة برمجة منطقة العلاقات العامة، انقر بزر الماوس الأيمن فوق .rbf file في المبرمج وانقر فوق تغيير برمجة العلاقات العامة File.
  14. حدد .rbf fileالشخصان الآخران لملاحظة السلوك على السبورة. تحميل ملف blinking_led_default.rbf file يؤدي إلى وميض مصابيح LED بتردد معين ، وتحميل blinking_led_empty.rbf file يؤدي إلى بقاء مصابيح LED قيد التشغيل.

برمجة لوحة تطوير Intel Agilex F-Series FPGAIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (19)تدفق اختبار الأجهزة

تصف التسلسلات التالية تدفق اختبار أجهزة التصميم المرجعي.
إعداد جهاز مضيف خارجي لجهاز Intel AgilexIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (20)

برمجة المساعد FPGA (المضيف الخارجي)
يصف التسلسل التالي برمجة FPGA المساعد الذي يعمل كمضيف خارجي لعملية العلاقات العامة:

  1. حدد إعداد واجهة تدفق Avalon الذي يتوافق مع الوضع الذي تحدده (x8، أو x16، أو x32).
  2. قم بتهيئة النظام الأساسي عن طريق برمجة المساعد FPGA باستخدام Intel Quartus Prime Programmer وكابل التكوين المتصل.
  3. باستخدام المساعد FPGA، اقرأ إشارات CONF_DONE وAVST_READY. يجب أن تكون قيمة CONF_DONE 0، ويجب أن تكون قيمة AVST_READY 1. يشير المنطق المرتفع في هذا الدبوس إلى أن SDM جاهز لقبول البيانات من مضيف خارجي. يعد هذا الإخراج جزءًا من SDM I/O.

ملحوظة: يشير طرف CONF_DONE إلى مضيف خارجي يفيد بنجاح نقل تدفق البت. استخدم هذه الإشارات فقط لمراقبة عملية تكوين الشريحة بالكامل. ارجع إلى دليل مستخدم تكوين Intel Agilex للحصول على مزيد من المعلومات حول هذا الدبوس.

برمجة DUT FPGA مع شريحة SOF كاملة عبر مضيف خارجي يصف التسلسل التالي برمجة DUT FPGA مع كائن SRAM ذو الشريحة الكاملة File (.sof) باستخدام واجهة البث Avalon المضيفة:

  1. اكتب تدفق البتات الكامل للرقاقة في الذاكرة الخارجية DDR4 الخاصة بالمساعد FPGA (المضيف الخارجي).
  2. قم بتكوين DUT FPGA باستخدام الشريحة الكاملة .sof باستخدام واجهة تدفق Avalon (x8، x16، x32).
  3. اقرأ إشارات تكوين DUT FPGA الخاصة بالحالة. يجب أن تكون قيمة CONF_DONE 1، ويجب أن تكون قيمة AVST_READY 0.

مواصفات التوقيت: إعادة التكوين الجزئي لوحدة التحكم الخارجية Intel FPGA IPIntel-750856-Agilex-FPGA-Development-Board-FIG-1 (21)

برمجة DUT FPGA مع الشخصية الأولى عبر مضيف خارجي

  1. تطبيق التجميد على منطقة العلاقات العامة المستهدفة في DUT FPGA.
  2. باستخدام وحدة تحكم نظام Intel Quartus Prime، قم بتأكيد pr_request لبدء إعادة التكوين الجزئي. يجب أن يكون AVST_READY 1.
  3. اكتب أول تدفق بتات لشخصية العلاقات العامة في الذاكرة الخارجية DDR4 الخاصة بالمساعد FPGA (المضيف الخارجي).
  4. باستخدام واجهة تدفق Avalon (x8، x16، x32)، قم بإعادة تكوين DUT FPGA باستخدام تدفق البت الشخصي الأول.
  5. لمراقبة حالة العلاقات العامة، انقر فوق أدوات ← وحدة تحكم النظام لتشغيل وحدة تحكم النظام. في وحدة تحكم النظام، راقب حالة العلاقات العامة:
    • pr_error هو 2 - عملية إعادة التكوين قيد التنفيذ.
    • pr_error هو 3 — اكتملت عملية إعادة التكوين.
  6. تطبيق إلغاء التجميد على منطقة العلاقات العامة في DUT FPGA.

ملحوظة: في حالة حدوث خطأ أثناء عملية العلاقات العامة ، مثل فشل التحقق من الإصدار أو التحقق من الترخيص ، يتم إنهاء عملية PR.

معلومات ذات صلة

  • دليل مستخدم تكوين Intel Agilex
  • دليل مستخدم إصدار Intel Quartus Prime Pro: أدوات التصحيح

محفوظات مراجعة المستند لـ AN 991: إعادة التكوين الجزئي عبر دبابيس التكوين (مضيف خارجي) تصميم مرجعي لمجلس تطوير Intel Agilex F-Series FPGA

نسخة الوثيقة إصدار Intel Quartus Prime التغييرات
2022.11.14 22.3 • الإصدار الأولي.

AN 991: إعادة التكوين الجزئي عبر دبابيس التكوين (المضيف الخارجي) التصميم المرجعي: للوحة تطوير Intel Agilex F-Series FPGA

إجابات لأهم الأسئلة الشائعة:

  • Q ما هي العلاقات العامة عبر دبابيس التكوين؟
  • A تكوين المضيف الخارجي في الصفحة 3
  • Q ما الذي أحتاجه لهذا التصميم المرجعي؟
  • A متطلبات التصميم المرجعية في الصفحة 6
  • Q أين يمكنني الحصول على التصميم المرجعي؟
  • A متطلبات التصميم المرجعية في الصفحة 6
  • Q كيف أقوم بإجراء العلاقات العامة عبر التكوين الخارجي؟
  • A دليل التصميم المرجعي في الصفحة 6
  • Q ما هي شخصية العلاقات العامة؟
  • A تحديد الأشخاص في الصفحة 11
  • Q كيف يمكنني برمجة اللوحة ؟
  • A برمجة اللوحة في الصفحة 17
  • Q ما هي القضايا والقيود المعروفة في مجال العلاقات العامة؟
  • A منتديات دعم Intel FPGA: PR
  • Q هل لديك تدريب في العلاقات العامة؟
  • A كتالوج التدريب الفني لـ Intel FPGA

نسخة عبر الإنترنت إرسال ملاحظات

  • بطاقة تعريف: 750856
  • إصدار: 2022.11.14

المستندات / الموارد

لوحة تطوير FPGA Agilex من Intel 750856 [بي دي اف] دليل المستخدم
750856، 750857، 750856 Agilex FPGA Development Board، Agilex FPGA Development Board، FPGA Development Board، Development Board، Board

مراجع

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *