intel 750856 Agilex FPGA Development Board

Produktinformation

Dette referencedesign er til Intel Agilex F-Series FPGA Development Board. Den bruger den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP og har en simpel PR-region. Intel Agilex Device External Host Hardware Setup består af en ekstern enhed (Helper FPGA), en DUT FPGA og dit eksterne værtsdesign. Værtsdesignet i den eksterne enhed er ansvarlig for at hoste PR-processen. PR-stifterne bruges til at forbinde begge enheder og kan være alle tilgængelige bruger-I/O'er.

Produktbrugsvejledning

Ekstern værtskonfiguration

Følg disse trin for at udføre ekstern værtskonfiguration:

1. Opret et værtsdesign i en ekstern enhed til at være vært for PR-processen.
2. Tilslut PR-benene fra den eksterne enhed til Partial Reconfiguration External Configuration Controller Intel FPGA IP i DUT FPGA.
3. Stream konfigurationsdata fra værtsdesignet til Intel Agilex Avalon-streaminggrænsefladebenene, der svarer til PR-handshaking-signalerne fra IP'en.

Delvis omkonfiguration via konfigurationsstiftsdrift

Følgende sekvens beskriver betjeningen af ​​delvis rekonfiguration via konfigurationsstifter:

1. Anvend pr_request-pinden, der er forbundet til den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP.
2. IP'en udløser et optaget-signal for at indikere, at PR-processen er i gang (valgfrit).
3. Hvis konfigurationssystemet er klar til en PR-operation, hævdes avst_ready-pinden, hvilket indikerer, at den er klar til at acceptere data.
4. Stream PR-konfigurationsdataene over avst_data-stifterne og avst_valid-stiften, efter Avalon-streamingspecifikationen for dataoverførsel med modtryk.
5. Streaming stopper, når avst_ready-stiften deaktiveres.
6. Deaktiver avst_ready-pinden for at indikere, at der ikke kræves flere data til PR-operationen.
7. Den eksterne konfigurationscontroller til delvis rekonfigurering Intel FPGA IP deaktiverer optagetsignalet for at angive slutningen af ​​processen (valgfrit).

Delvis rekonfiguration via konfigurationsstifter (ekstern vært) referencedesign

Denne applikationsnote demonstrerer delvis rekonfiguration via konfigurationsben (ekstern vært) på Intel® Agilex® F-Series FPGA-udviklingskortet.

Reference Design Overview

Funktionen til delvis rekonfiguration (PR) giver dig mulighed for at omkonfigurere en del af FPGA'en dynamisk, mens det resterende FPGA-design fortsætter med at fungere. Du kan oprette flere personas for en bestemt region i dit design, som ikke påvirker driften i områder uden for denne region. Denne metode er effektiv i systemer, hvor flere funktioner tidsdeler de samme FPGA-enhedsressourcer. Den nuværende version af Intel Quartus® Prime Pro Edition-softwaren introducerer et nyt og forenklet kompileringsflow til delvis rekonfiguration. Dette Intel Agilex-referencedesign bruger den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP og har en simpel PR-region.

Opsætning af hardware til Intel Agilex-enhed ekstern vært

Ekstern værtskonfiguration

I ekstern værtskonfiguration skal du først oprette et værtsdesign i en ekstern enhed for at være vært for PR-processen, som Intel Agilex Device External Host Hardware Setup viser. Værtsdesignet streamer konfigurationsdata til Intel Agilex Avalon-streaminggrænsefladebenene, der svarer til PR-handshaking-signalerne, der kommer fra den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP. PR-stifterne, som du bruger til at forbinde begge enheder, kan være alle tilgængelige bruger-I/O'er.

Følgende sekvens beskriver den delvise rekonfiguration via konfigurationsstiftsdrift:

1. Anvend først pr_request-pinden, der er forbundet til den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP.
2. IP'en udløser et optaget-signal for at indikere, at PR-processen er i gang (valgfrit).
3. Hvis konfigurationssystemet er klar til at gennemgå en PR-operation, hævdes avst_ready-pinden, hvilket indikerer, at den er klar til at acceptere data.
4. Begynd at streame PR-konfigurationsdataene over avst_data-stifterne og avst_valid-stiften, mens du overholder Avalon-streamingspecifikationen for dataoverførsel med modtryk.
5. Streaming stopper, hver gang avst_ready-stiften deaktiveres.
6. Efter streaming af alle konfigurationsdata deaktiveres avst_ready-pinden for at indikere, at der ikke kræves flere data til PR-drift.
7. Den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP desserter optaget-signalet for at angive afslutningen på processen (valgfrit).
8. Du kan kontrollere pr_done- og pr_error-pindene for at bekræfte, om PR-operationen blev gennemført. Hvis der opstår en fejl, såsom fejl i versionskontrol og autorisationskontrol, afsluttes PR-operationen.

Relateret information

• Intel Agilex F-Series FPGA Development Kit Web Side
• Brugervejledning til Intel Agilex F-Series FPGA Development Kit
• Intel Quartus Prime Pro Edition Brugervejledning: Delvis omkonfiguration

Delvis rekonfiguration Ekstern konfigurationscontroller Intel FPGA IP
Den eksterne konfigurationscontroller til delvis rekonfiguration er påkrævet for at bruge konfigurationsstifter til at streame PR-data til PR-drift. Du skal forbinde alle topniveauportene på den eksterne konfigurationscontroller til delvis omkonfiguration Intel FPGA IP til pr_request-pinden for at tillade håndtryk af værten med den sikre enhedshåndtering (SDM) fra kernen. SDM'en bestemmer, hvilke typer konfigurationsstifter, der skal bruges, i henhold til din MSEL-indstilling.

Delvis rekonfiguration Ekstern konfigurationscontroller Intel FPGA IP

Delvis omkonfiguration Ekstern konfigurationscontroller-parameterindstillinger

Parameter	Værdi	Beskrivelse
Aktiver optaget grænseflade	Aktiver or Deaktiver	Giver dig mulighed for at aktivere eller deaktivere optaget-grænsefladen, som giver et signal til at angive, at PR-behandling er i gang under ekstern konfiguration. Standardindstillingen er Deaktiver.

Delvis omkonfiguration Eksterne konfigurationscontrollerporte

Port navn	Bredde	Retning	Fungere
pr_anmodning	1	Input	Indikerer, at PR-processen er klar til at begynde. Signalet er en ledning, der ikke er synkron med noget clocksignal.
pr_fejl	2	Produktion	Angiver en delvis rekonfigurationsfejl.: • 2'b01—generel PR-fejl • 2'b11—inkompatibel bitstream-fejl Disse signaler er ledninger, der ikke er synkrone med nogen klokkilde.
pr_færdig	1	Produktion	Angiver, at PR-processen er afsluttet. Signalet er en ledning, der ikke er synkron med noget clocksignal.
start_addr	1	Input	Angiver startadressen for PR-data i Active Serial Flash. Du aktiverer dette signal ved at vælge enten Avalon®-ST or Aktiv seriel for Aktiver Avalon-ST Pins eller Active Serial Pins parameter. Signalet er en ledning, der ikke er synkron med noget clocksignal.
nulstilles	1	Input	Aktivt højt, synkront nulstillingssignal.
ud_clk	1	Produktion	Urkilde, der genererer fra en intern oscillator.
optaget	1	Produktion	IP'en hævder dette signal for at angive PR-dataoverførsel i gang. Du aktiverer dette signal ved at vælge Aktiver for Aktiver optaget grænseflade parameter.

Referencedesignkrav

Brug af dette referencedesign kræver følgende:

• Installation af Intel Quartus Prime Pro Edition version 22.3 med understøttelse af Intel Agilex-enhedsfamilien.
• Tilslutning til Intel Agilex F-Series FPGA-udviklingskortet på bænken.
• Download af designet example tilgængelig på følgende sted: https://github.com/intel/fpga-partial-reconfig.

For at downloade designet exampdet:

1. Klik på Klon eller download.
2. Klik på Download ZIP. Udpak fpga-partial-reconfig-master.zip file.
3. Naviger til undermappen tutorials/agilex_external_pr_configuration for at få adgang til referencedesignet.

Reference Design Walkthrough

De følgende trin beskriver implementeringen af ​​delvis rekonfiguration via konfigurationsben (ekstern vært) på Intel Agilex F-Series FPGA-udviklingskortet:

• Trin 1: Kom godt i gang
• Trin 2: Oprettelse af en designpartition
• Trin 3: Tildeling af placerings- og routingregioner
• Trin 4: Tilføjelse af den eksterne konfigurationscontroller-IP til delvis rekonfiguration
• Trin 5: Definition af personas
• Trin 6: Oprettelse af revisioner
• Trin 7: Kompilering af basisrevisionen
• Trin 8: Udarbejdelse af PR-implementeringsrevisioner
• Trin 9: Programmering af bestyrelsen

Trin 1: Kom godt i gang
For at kopiere referencedesignet files til dit arbejdsmiljø og kompiler det blinking_led flade design:

1. Opret en mappe i dit arbejdsmiljø, agilex_pcie_devkit_blinking_led_pr.
2. Kopier de downloadede tutorials/agilex_pcie_devkit_blinking_led/flat undermappe til mappen, agilex_pcie_devkit_blinking_led_pr.
3. Klik på i Intel Quartus Prime Pro Edition-softwaren File ➤ Åbn Project og vælg blinking_led.qpf.
4. For at uddybe hierarkiet af det flade design skal du klikke på Behandling ➤ Start ➤ Start Analyse og syntese. Alternativt kan du køre følgende kommando på kommandolinjen: quartus_syn blinking_led -c blinking_led

Oprettelse af en designpartition

Du skal oprette designpartitioner for hver PR-region, som du vil delvist rekonfigurere. De følgende trin opretter en designpartition til u_blinking_led-forekomsten.

Oprettelse af designpartitioner

1. Højreklik på u_blinking_led-forekomsten i Project Navigator, og klik på Design Partition ➤ Reconfigurable. Et designpartitionsikon vises ud for hver forekomst, der er indstillet som en partition.
2. Klik på Assignments ➤ Design Partitions Window. Vinduet viser alle designpartitioner i projektet.
3. Rediger partitionsnavnet i vinduet Designpartitioner ved at dobbeltklikke på navnet. For dette referencedesign skal du omdøbe partitionsnavnet til pr_partition
   • Note: Når du opretter en partition, genererer Intel Quartus Prime-softwaren automatisk et partitionsnavn, baseret på instansnavnet og hierarkistien. Dette standardpartitionsnavn kan variere med hver forekomst.
4. For at eksportere det afsluttede statiske område fra basisrevisionskompileringen skal du dobbeltklikke på indgangen for root_partition i Post Final Export File kolonne, og skriv blinking_led_static. gdb.

Eksport af Post Final Snapshot i vinduet Design PartitionsBekræft, at blinking_led.qsf indeholder følgende opgaver, svarende til din rekonfigurerbare designpartition:

Relateret information
"Create Design Partitions" i Intel Quartus Prime Pro Edition Brugervejledning: Delvis omkonfiguration

Tildeling af placering og routing-region for en PR-partition
For hver basisrevision, du opretter, placerer PR-designflowet den tilsvarende persona-kerne i din PR-partitionsregion. For at lokalisere og tildele PR-regionen i enhedsgulvplanen for din basisrevision:

1. Højreklik på u_blinking_led-forekomsten i Project Navigator, og klik på Logic Lock Region ➤ Create New Logic Lock Region. Området vises i vinduet Logic Lock Regions.
2. Dit placeringsområde skal omslutte blinking_led-logikken. Vælg placeringsregionen ved at lokalisere noden i Chip Planner. Højreklik på u_blinking_led-regionsnavnet i vinduet Logic Lock Regions og klik

Find node ➤ Find i Chip Planner. U_blinking_led-området er farvekodet

Chip Planner Node Placering for blinking_led

1. I vinduet Logic Lock Regions skal du angive placeringsregionens koordinater i kolonnen Origin. Oprindelsen svarer til det nederste venstre hjørne af regionen. F.eksample, for at indstille et placeringsområde med (X1 Y1) koordinater som (163 4), skal du angive oprindelsen som X163_Y4. Intel Quartus Prime-softwaren beregner automatisk (X2 Y2)-koordinaterne (øverst til højre) for placeringsområdet, baseret på den højde og bredde, du angiver.
   • Note: Denne øvelse bruger (X1 Y1) koordinaterne – (163 4) og en højde og bredde på 20 for placeringsregionen. Definer enhver værdi for placeringsregionen. Sørg for, at området dækker blinking_led-logikken.
2. Aktiver indstillingerne Reserveret og Kun kerne.
3. Dobbeltklik på indstillingen Routing Region. Dialogboksen Logic Lock Routing Region Settings vises.
4. Vælg Fast med udvidelse for Routing-typen. Valg af denne indstilling tildeler automatisk en udvidelseslængde på 2.
   • Note: Ruteområdet skal være større end placeringsområdet for at give montøren ekstra fleksibilitet, når motoren dirigerer forskellige personer.

Vinduet Logic Lock RegionsBekræft, at blinking_led.qsf indeholder følgende opgaver, der svarer til din gulvplanlægning:

Relateret information
"Planlæg det delvise rekonfigurationsdesign" i Intel Quartus Prime Pro Edition Brugervejledning: Delvis rekonfiguration

Tilføjelse af den eksterne konfigurationscontroller til delvis rekonfiguration Intel FPGA IP
Partial Reconfiguration External Configuration Controller Intel FPGA IP grænseflader med Intel Agilex PR-kontrolblokken for at styre bitstream-kilden. Du skal tilføje denne IP til dit design for at implementere ekstern konfiguration. Følg disse trin for at tilføje den eksterne konfigurationscontroller til delvis rekonfiguration
Intel FPGA IP til dit projekt:

1. Skriv Partial Reconfiguration i søgefeltet IP Catalog (Værktøjer ➤ IP Catalog).
2. Dobbeltklik på Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. I dialogboksen Opret IP-variant skal du skrive external_host_pr_ip som File navn, og klik derefter på Opret. Parametereditoren vises.
4. For parameteren Enable busy interface skal du vælge Deaktiver (standardindstillingen). Når du skal bruge dette signal, kan du skifte indstillingen til Aktiver.

Aktiver Busy Interface Parameter i Parameter Editor

1. Klik File ➤ Gem og forlad parametereditoren uden at generere systemet. Parametereditoren genererer external_host_pr_ip.ip IP-variationen file og tilføjer file til blinking_led-projektet. AN 991: Delvis omkonfiguration via konfigurationsstifter (ekstern vært) Referencedesign 750856 | 2022.11.14 AN 991:
   • Note:
   • a. Hvis du kopierer external_host_pr_ip.ip file fra pr-biblioteket, rediger manuelt blinking_led.qsf file for at inkludere følgende linje: set_global_assignment -navn IP_FILE pr_ip.ip
   • b. Placer IP_FILE opgave efter SDC_FILE opgaver (blinking_led. dc) i din blinking_led.qsf file. Denne bestilling sikrer passende begrænsning af den delvise rekonfigurationscontrollers IP-kerne.
   • Note: For at registrere urene skal .sdc file for PR-IP'en skal følge enhver .sdc, der skaber de ure, som IP-kernen bruger. Du letter denne ordre ved at sikre, at .ip file for PR IP-kernen vises efter enhver .ip files eller .sdc files, som du bruger til at definere disse ure i .qsf file til din Intel Quartus Prime-projektrevision. For flere oplysninger henvises til Brugervejledningen til Partial Reconfiguration IP Solutions.

Opdatering af Top-Level Design

For at opdatere top.sv file med PR_IP-forekomsten:

1. For at tilføje forekomsten external_host_pr_ip til design på øverste niveau skal du fjerne kommentarer til følgende kodeblokke i top.sv file:

Definition af personas
Dette referencedesign definerer tre separate personas for den enkelte PR-partition. Sådan definerer og inkluderer du personas i dit projekt:

1. Opret tre SystemVerilog files, blinking_led.sv, blinking_led_slow.sv og blinking_led_empty.sv i din arbejdsmappe for de tre personas.

Reference Design Personas

Note:

• blinking_led.sv er allerede tilgængelig som en del af files du kopierer fra flat/ undermappe. Du kan simpelthen genbruge dette file.
• Hvis du opretter SystemVerilog files fra Intel Quartus Prime Text Editor, deaktiver Tilføj file til den aktuelle projektmulighed, når du gemmer files.

Oprettelse af revisioner

PR-designflowet bruger projektrevisionsfunktionen i Intel Quartus Prime-softwaren. Dit oprindelige design er basisrevisionen, hvor du definerer de statiske regionsgrænser og rekonfigurerbare regioner på FPGA'en. Fra basisrevisionen opretter du flere revisioner. Disse revisioner indeholder de forskellige implementeringer for PR-regionerne. Alle PR-implementeringsrevisioner bruger dog de samme placerings- og routingresultater på øverste niveau fra basisrevisionen. For at kompilere et PR-design skal du oprette en PR-implementeringsrevision for hver persona. Derudover skal du tildele revisionstyper for hver af revisionerne. De tilgængelige revisionstyper er:

• Delvis rekonfiguration – base
• Delvis rekonfiguration – Persona-implementering

Følgende tabel viser revisionsnavnet og revisionstypen for hver af revisionerne:

Revisionsnavne og -typer

Revisionsnavn	Revisionstype
blinking_led.qsf	Delvis rekonfiguration – base
blinking_led_default.qsf	Delvis rekonfiguration – Persona-implementering
blinking_led_slow.qsf	Delvis rekonfiguration – Persona-implementering
blinking_led_empty.qsf	Delvis rekonfiguration – Persona-implementering

Indstilling af basisrevisionstype

1. Klik på Projekt ➤ Revisioner.
2. I Revision Name skal du vælge blinking_led revision og derefter klikke på Indstil aktuel.
3. Klik på Anvend. Revisionen blinking_led vises som den aktuelle revision.
4. For at indstille revisionstypen for blinking_led skal du klikke på Opgaver ➤ Indstillinger ➤ Generelt.
5. For revisionstype skal du vælge Partial Reconfiguration – Base og derefter klikke på OK.
6. Bekræft, at blinking_led.qsf nu indeholder følgende tildeling: ##blinking_led.qsf set_global_assignment -navn REVISION_TYPE PR_BASE

Oprettelse af implementeringsrevisioner

1. For at åbne dialogboksen Revisioner skal du klikke på Projekt ➤ Revisioner.
2. For at oprette en ny revision skal du dobbeltklikke på < >.
3. Angiv blinking_led_default i revisionsnavn og vælg blinking_led for Baseret på revision.
4. For revisionstypen skal du vælge Delvis omkonfiguration – Personimplementering.

Oprettelse af revisioner

1. På samme måde skal du indstille revisionstypen for blinking_led_slow og blinking_led_empty revisioner.
2. Kontroller, at hver .qsf file indeholder nu følgende tildeling: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led hvor, place_holder er standardenhedens navn for den nyoprettede PR-implementeringsrevision.

Projektrevisioner

Kompilering af basisrevisionen

1. For at kompilere basisrevisionen skal du klikke på Behandling ➤ Start kompilering. Alternativt kompilerer følgende kommando basisrevisionen: quartus_sh –flow compile blinking_led -c blinking_led
2. Undersøg bitstrømmen files, der genererer i output_files bibliotek.

Genereret Files

Navn	Type	Beskrivelse
blinking_led.sof	Grundlæggende programmering file	Anvendes til fuld-chip-basekonfiguration
blinking_led.pr_partition.rbf	PR bitstrøm file for basispersona	Bruges til delvis rekonfiguration af basispersona.
blinking_led_static.qdb	.qdb database file	Færdiggjort database file bruges til at importere den statiske region.

Relateret information

• "Planlæg det delvise rekonfigurationsdesign" i Intel Quartus Prime Pro Edition Brugervejledning: Delvis rekonfiguration
• "Anvendelse af plantegningsbegrænsninger trinvist" i Intel Quartus Prime Pro Edition-brugervejledning: Delvis omkonfiguration

Udarbejdelse af PR-implementeringsrevisioner
Du skal forberede PR-implementeringsrevisionerne, før du kan kompilere og generere PR-bitstrømmen til enhedsprogrammering. Denne opsætning inkluderer tilføjelse af det statiske område .qdb file som kilde file for hver implementeringsrevision. Derudover skal du angive den tilsvarende enhed i PR-regionen.

1. For at indstille den aktuelle revision skal du klikke på Projekt ➤ Revisioner, vælge blinking_led_default som revisionsnavn og derefter klikke på Indstil aktuel.
2. For at bekræfte den korrekte kilde for hver implementeringsrevision skal du klikke på Projekt ➤Tilføj/fjern Files i Projekt. Den blinking_led.sv file vises i file liste.

Files side

1. Gentag trin 1 til 2 for at bekræfte den anden implementeringsrevisionskilde files:

Implementeringsrevisionens navn	Kilde File
blinking_led_default	blinking_led.sv
blinkende_led_tom	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. For at bekræfte .qdb file knyttet til rodpartitionen, skal du klikke på Assignments ➤ Design Partitions Window. Bekræft, at partitionsdatabasen File angiver blinking_led_static.qdb file, eller dobbeltklik på partitionsdatabasen File celle for at angive dette file. Alternativt tildeler følgende kommando dette file: set_instance_assignment -navn QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Angiv enhedsnavnet for hver PR-partition, som du ændrer i implementeringsrevisionen, i cellen Entity Re-binding. For implementeringsrevisionen blinking_led_default er enhedsnavnet blinking_led. I denne vejledning overskriver du u_blinking_led-forekomsten fra basisrevisionskompileringen med den nye blinking_led-entitet.

Note: En genbindingstildeling af pladsholderentitet føjes automatisk til implementeringsrevisionen. Du skal dog ændre standardenhedens navn i opgaven til et passende enhedsnavn til dit design.

Implementeringsrevisionens navn	Entitetsgenbinding
blinking_led_default	blinkende_led
blinking_led_slow	blinking_led_slow
blinkende_led_tom	blinkende_led_tom

Entitetsgenbinding

1. For at kompilere designet skal du klikke på Behandling ➤ Start kompilering. Alternativt kompilerer følgende kommando dette projekt: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Gentag ovenstående trin for at forberede blinking_led_slow og blinking_led_empty revisioner: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Note: Du kan angive alle Fitter-specifikke indstillinger, som du ønsker at anvende under PR-implementeringen. Fitterspecifikke indstillinger påvirker kun personlighedens pasform uden at påvirke det importerede statiske område.

Programmering af bestyrelsen
Denne vejledning bruger et Intel Agilex F-Series FPGA-udviklingskort på bænken uden for PCIe*-slottet på din værtsmaskine. Før du programmerer tavlen, skal du sikre dig, at du har gennemført følgende trin:

1. Tilslut strømforsyningen til Intel Agilex F-Series FPGA-udviklingskortet.
2. Tilslut Intel FPGA-downloadkablet mellem din pc's USB-port og Intel FPGA-downloadkablet på udviklingskortet.

Sådan kører du designet på Intel Agilex F-Series FPGA-udviklingskortet:

1. Åbn Intel Quartus Prime-softwaren, og klik på Værktøjer ➤ Programmer.
2. I programmeringsenheden skal du klikke på Hardwareopsætning og vælge USB-Blaster.
3. Klik på Auto Detect, og vælg enheden, AGFB014R24AR0.
4. Klik på OK. Intel Quartus Prime-softwaren registrerer og opdaterer programmeringsenheden med de tre FPGA-enheder på kortet.
5. Vælg AGFB014R24AR0-enheden, klik på Skift File og indlæs blinking_led_default.sof file.
6. Aktiver Program/Konfigurer for blinking_led_default.sof file.
7. Klik på Start og vent på, at statuslinjen når 100 %.
8. Bemærk, at LED'erne på kortet blinker med samme frekvens som det originale flade design.
9. For kun at programmere PR-regionen skal du højreklikke på blinking_led_default.sof file i programmøren og klik på Tilføj PR-programmering File.
10. Vælg blinking_led_slow.pr_partition.rbf file.
11. Deaktiver Program/Configure for blinking_led_default.sof file.
12. Aktiver Program/Konfigurer for blinking_led_slow.pr_partition.rbf file og klik på Start. På tavlen skal du observere LED[0] og LED[1] fortsætte med at blinke. Når statuslinjen når 100 %, blinker LED[2] og LED[3] langsommere.
13. For at omprogrammere PR-regionen skal du højreklikke på .rbf file i programmøren og klik på Change PR-programmering File.
14. Vælg .rbf files for de to andre personas at observere adfærden på tavlen. Indlæser blinking_led_default.rbf file får LED'erne til at blinke ved en bestemt frekvens, og indlæser blinking_led_empty.rbf file får LED'erne til at blive tændt.

Programmering af Intel Agilex F-Series FPGA Development BoardHardwaretestflow

Følgende sekvenser beskriver referencedesignhardwaretestflowet.
Opsætning af hardware til Intel Agilex-enhed ekstern vært

Programmer Helper FPGA (ekstern vært)
Følgende sekvens beskriver programmering af hjælper-FPGA, der fungerer som PR-processens eksterne vært:

1. Angiv Avalon-streaminggrænsefladeindstillingen, der svarer til den tilstand, du vælger (x8, x16 eller x32).
2. Initialiser platformen ved at programmere hjælper-FPGA'en ved hjælp af Intel Quartus Prime Programmer og tilsluttet konfigurationskabel.
3. Ved hjælp af hjælper FPGA, læs CONF_DONE og AVST_READY signalerne. CONF_DONE skal være 0, AVST_READY skal være 1. Logisk høj på denne pin angiver, at SDM'en er klar til at acceptere data fra en ekstern vært. Denne udgang er en del af SDM I/O.

Note: CONF_DONE-stiften signalerer til en ekstern vært, at bitstrømsoverførslen er vellykket. Brug kun disse signaler til at overvåge hele chipkonfigurationsprocessen. Se Intel Agilex Configuration User Guide for mere information om denne pin.

Programmer DUT FPGA med fuld chip SOF via ekstern vært Følgende sekvens beskriver programmering af DUT FPGA med fuld chip SRAM objekt File (.sof) ved hjælp af værtens Avalon-streaminggrænseflade:

1. Skriv hele chipbitstrømmen ind i den eksterne DDR4-hukommelse på hjælper-FPGA'en (ekstern vært).
2. Konfigurer DUT FPGA med den fulde chip .sof ved hjælp af Avalon-streaminggrænsefladen (x8, x16, x32).
3. Læs status DUT FPGA-konfigurationssignalerne. CONF_DONE skal være 1, AVST_READY skal være 0.

Tidsspecifikationer: Delvis omkonfiguration af ekstern controller Intel FPGA IP

Programmer DUT FPGA med First Persona via ekstern vært

1. Anvend frysepunktet på mål-PR-regionen i DUT FPGA.
2. Ved hjælp af Intel Quartus Prime System Console, hæv pr_request for at starte den delvise omkonfiguration. AVST_READY skal være 1.
3. Skriv den første PR-persona-bitstream ind i den eksterne DDR4-hukommelse på hjælper-FPGAen (ekstern vært).
4. Brug Avalon-streaminggrænsefladen (x8, x16, x32), omkonfigurer DUT FPGA med den første persona bitstream.
5. For at overvåge PR-status skal du klikke på Værktøjer ➤ Systemkonsol for at starte Systemkonsol. Overvåg PR-status i systemkonsollen:
   • pr_error er 2—omkonfiguration i gang.
   • pr_error er 3—omkonfigurationen er fuldført.
6. Påfør unfreeze på PR-regionen i DUT FPGA.

Note: Hvis der opstår en fejl under PR-drift, såsom fejl i versionskontrol eller autorisationskontrol, afsluttes PR-handlingen.

Relateret information

• Intel Agilex-konfigurationsbrugervejledning
• Intel Quartus Prime Pro Edition Brugervejledning: Fejlfindingsværktøjer

Dokumentrevisionshistorik for AN 991: Delvis rekonfiguration via konfigurationsstifter (ekstern vært) referencedesign til Intel Agilex F-Series FPGA Development Board

Dokumentversion	Intel Quartus Prime-version	Ændringer
2022.11.14	22.3	• Første udgivelse.

AN 991: Delvis rekonfiguration via konfigurationsstifter (ekstern vært) Referencedesign: til Intel Agilex F-Series FPGA Development Board

Svar på de mest stillede spørgsmål:

• Q Hvad er PR via konfigurationsstifter?
• A Ekstern værtskonfiguration på side 3
• Q Hvad skal jeg bruge til dette referencedesign?
• A Referencedesignkrav på side 6
• Q Hvor kan jeg få referencedesignet?
• A Referencedesignkrav på side 6
• Q Hvordan udfører jeg PR via ekstern konfiguration?
• A Reference Design Walkthrough på side 6
• Q Hvad er en PR-persona?
• A Definition af personas på side 11
• Q Hvordan programmerer jeg tavlen?
• A Programmer bestyrelsen på side 17
• Q Hvad er de PR kendte problemer og begrænsninger?
• A Intel FPGA-supportfora: PR
• Q Har du uddannelse i PR?
• A Intel FPGA teknisk træningskatalog

Onlineversion Send feedback

• ID: 750856
• Version: 2022.11.14

Dokumenter/ressourcer

Intel 750856 Agilex FPGA-udviklingskort [pdfBrugervejledning 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referencer

• Brugermanual