英特尔 750856 Agilex FPGA 开发板
产品信息
该参考设计适用于英特尔 Agilex F 系列 FPGA 开发板。它利用部分重配置外部配置控制器英特尔 FPGA IP 并具有简单的 PR 区域。英特尔 Agilex 设备外部主机硬件设置由外部设备（Helper FPGA）、DUT FPGA 和外部主机设计组成。外部设备中的主机设计负责托管 PR 过程。 PR 引脚用于连接两个设备，并且可以是任何可用的用户 I/O。
产品使用说明
外部主机配置
要执行外部主机配置，请按照下列步骤操作：
- 在外部设备中创建主机设计来托管 PR 流程。
- 将 PR 引脚从外部设备连接到 DUT FPGA 中的部分重配置外部配置控制器 Intel FPGA IP。
- 将配置数据从主机设计流传输到与来自 IP 的 PR 握手信号相对应的 Intel Agilex Avalon 流接口引脚。
通过配置引脚操作进行部分重新配置
以下序列描述了通过配置引脚进行部分重配置的操作：
- 置位连接到部分重配置外部配置控制器 Intel FPGA IP 的 pr_request 引脚。
- IP 发出繁忙信号以指示 PR 过程正在进行中（可选）。
- 如果配置系统已准备好进行 PR 操作，则 avst_ready 引脚被置位，表明它已准备好接受数据。
- 遵循 Avalon 背压数据传输流规范，通过 avst_data 引脚和 avst_valid 引脚流传输 PR 配置数据。
- 当 avst_ready 引脚取消置位时，流传输停止。
- 取消置位 avst_ready 引脚以指示 PR 操作不需要更多数据。
- 部分重配置外部配置控制器英特尔 FPGA IP 取消置位繁忙信号以指示进程结束（可选）。
通过配置引脚进行部分重配置（外部主机）参考设计
本应用笔记演示了通过英特尔® Agilex® F 系列 FPGA 开发板上的配置引脚（外部主机）进行部分重新配置。
参考设计结束view
部分重配置 (PR) 功能允许您动态地重新配置 FPGA 的一部分，同时其余 FPGA 设计继续运行。您可以为设计中的特定区域创建多个角色，这些角色不会影响该区域以外区域的操作。这种方法在多个功能分时共享相同 FPGA 器件资源的系统中非常有效。当前版本的英特尔 Quartus® Prime 专业版软件引入了用于部分重新配置的新的简化编译流程。此英特尔 Agilex 参考设计使用部分重配置外部配置控制器英特尔 FPGA IP 并具有简单的 PR 区域。
Intel Agilex 设备外部主机硬件设置
外部主机配置
在外部主机配置中，您必须首先在外部设备中创建一个主机设计来托管 PR 流程，如 Intel Agilex 设备外部主机硬件设置所示。 主机设计将配置数据流式传输到 Intel Agilex Avalon 流接口引脚，这些引脚对应于来自部分重配置外部配置控制器 Intel FPGA IP 的 PR 握手信号。 用于连接两个设备的 PR 引脚可以是任何可用的用户 I/O。
以下序列描述了通过配置引脚操作进行的部分重配置：
- 首先断言连接到部分重配置外部配置控制器 Intel FPGA IP 的 pr_request 引脚。
- IP 发出繁忙信号以指示 PR 过程正在进行中（可选）。
- 如果配置系统准备好进行 PR 操作，则 avst_ready 引脚被置位，表明它已准备好接受数据。
- 开始通过 avst_data 引脚和 avst_valid 引脚传输 PR 配置数据，同时遵守 Avalon 背压数据传输流规范。
- 只要 avst_ready 引脚被取消置位，流就会停止。
- 传输完所有配置数据后，avst_ready 引脚将被取消置位，以指示 PR 操作不再需要更多数据。
- 部分重配置外部配置控制器英特尔 FPGA IP 消除繁忙信号以指示进程结束（可选）。
- 您可以检查 pr_done 和 pr_error 引脚来确认 PR 操作是否成功完成。如果出现错误，例如版本检查、授权检查失败等，则PR操作终止。
相关信息
- 英特尔 Agilex F 系列 FPGA 开发套件 Web 页
- 英特尔 Agilex F 系列 FPGA 开发套件用户指南
- Intel Quartus Prime Pro Edition 用户指南：部分重新配置
部分重配置外部配置控制器 Intel FPGA IP
部分重配置外部配置控制器需要使用配置引脚来传输 PR 数据以进行 PR 操作。您必须将部分重配置外部配置控制器 Intel FPGA IP 的所有顶级端口连接到 pr_request 引脚，以允许主机与来自内核的安全设备管理器 (SDM) 进行握手。 SDM 根据您的 MSEL 设置确定要使用的配置引脚类型。
部分重配置外部配置控制器 Intel FPGA IP
部分重配置外部配置控制器参数设置
| 范围 | 价值 | 描述 |
| 启用繁忙接口 | 使能够 or
禁用 |
允许您启用或禁用 Busy 接口，该接口会发出一个信号以指示在外部配置期间正在进行 PR 处理。
默认设置是 禁用. |
部分重配置外部配置控制器端口
| 端口名称 | 宽度 | 方向 | 功能 |
| 公关请求 | 1 | 输入 | 表示 PR 流程已准备好开始。 该信号是不与任何时钟信号同步的管道。 |
| 公关错误 | 2 | 输出 | 指示部分重新配置错误。：
• 2'b01—一般 PR 错误 • 2'b11—不兼容的比特流错误 这些信号是不与任何时钟源同步的管道。 |
| 公关完成 | 1 | 输出 | 表明 PR 流程已完成。 该信号是不与任何时钟信号同步的管道。 |
| 起始地址 | 1 | 输入 | 指定活动串行闪存中 PR 数据的起始地址。您可以通过选择启用此信号 阿瓦隆®-英石 or 主动串行 对于 启用 Avalon-ST 引脚或活动串行引脚 范围。该信号是不与任何时钟信号同步的管道。 |
| 重置 | 1 | 输入 | 高电平有效，同步复位信号。 |
| 输出时钟 | 1 | 输出 | 由内部振荡器生成的时钟源。 |
| 忙碌的 | 1 | 输出 | IP 置位此信号以指示 PR 数据传输正在进行中。您可以通过选择启用此信号 使能够 对于 启用繁忙接口 范围。 |
参考设计要求
使用此参考设计需要满足以下条件：
- 安装 Intel Quartus Prime Pro Edition 版本 22.3，支持 Intel Agilex 设备系列。
- 连接到工作台上的 Intel Agilex F 系列 FPGA 开发板。
- 下载设计examp该文件位于以下位置： https://github.com/intel/fpga-partial-reconfig.
下载设计 examp乐：
- 单击克隆或下载。
- 单击下载 ZIP。 解压 fpga-partial-reconfig-master.zip file.
- 导航至tutorials/agilex_external_pr_configuration子文件夹以访问参考设计。
参考设计演练
以下步骤描述了在 Intel Agilex F 系列 FPGA 开发板上通过配置引脚（外部主机）实现部分重配置：
- 步骤 1： 入门
- 步骤 2： 创建设计分区
- 步骤 3： 分配布局和布线区域
- 步骤 4： 添加部分重配置外部配置控制器 IP
- 步骤 5：定义人物角色
- 步骤 6： 创建修订
- 步骤 7：编译基础修订版
- 步骤 8：准备 PR 实施修订
- 步骤 9： 编程板
步骤 1：入门
复制参考设计 files 到您的工作环境并编译 blinking_led 平面设计：
- 在您的工作环境中创建一个目录agilex_pcie_devkit_blinking_led_pr。
- 将下载的tutorials/agilex_pcie_devkit_blinking_led/flat子文件夹复制到目录agilex_pcie_devkit_blinking_led_pr。
- 在 Intel Quartus Prime Pro Edition 软件中，点击 File ➤ 打开项目并选择 blinking_led.qpf。
- 要详细说明平面设计的层次结构，请单击“处理”➤“开始”➤“开始分析和综合”。或者，在命令行中运行以下命令：quartus_syn眨眼_led -c眨眼_led
创建设计分区
您必须为要部分重新配置的每个 PR 区域创建设计分区。 以下步骤为 u_blinking_led 实例创建一个设计分区。
创建设计分区
- 在项目导航器中右键单击 u_blinking_led 实例，然后单击 Design Partition ➤ Reconfigurable。每个设置为分区的实例旁边都会显示一个设计分区图标。
- 单击“分配”➤“设计分区窗口”。 该窗口显示项目中的所有设计分区。
- 通过双击名称在设计分区窗口中编辑分区名称。对于此参考设计，将分区名称重命名为 pr_partition
- 笔记： 创建分区时， Intel Quartus Prime 软件会根据实例名称和层次结构路径自动生成分区名称。 此默认分区名称可能因每个实例而异。
- 要从基本修订版编译中导出最终的静态区域，请双击“最终导出后”中的 root_partition 条目 File 列，然后输入blinking_led_static。数据库。
在设计分区窗口中导出最终快照
验证眨眼_led.qsf 是否包含以下分配，对应于您的可重新配置设计分区：
相关信息
Intel Quartus Prime Pro Edition 用户指南中的“创建设计分区”：部分重新配置
为 PR 分区分配布局布线区域
对于您创建的每个基础修订版，PR 设计流程都会将相应的角色核心放置在您的 PR 分区区域中。 要在基础修订版的设备布局规划中找到并分配 PR 区域：
- 在项目导航器中右键单击 u_blinking_led 实例，然后单击 Logic Lock Region ➤ Create New Logic Lock Region。该区域出现在 Logic Lock Regions 窗口中。
- 您的布局区域必须包含眨眼 LED 逻辑。通过在 Chip Planner 中定位节点来选择布局区域。右键单击 Logic Lock Regions 窗口中的 u_blinking_led 区域名称，然后单击
定位节点 ➤ 在 Chip Planner 中定位。 u_blinking_led 区域采用颜色编码
闪烁_led 的 Chip Planner 节点位置
- 在 Logic Lock Regions 窗口中，在 Origin 列中指定放置区域坐标。原点对应于该区域的左下角。对于前ample，设置一个放置区域，坐标为（X1 Y1）为（163 4），指定Origin为X163_Y4。 英特尔 Quartus Prime 软件根据您指定的高度和宽度自动计算布局区域的 (X2 Y2) 坐标（右上角）。
- 笔记： 本教程使用 (X1 Y1) 坐标 - (163 4)，放置区域的高度和宽度均为 20。为放置区域定义任意值。确保该区域覆盖blinking_led 逻辑。
- 启用 Reserved 和 Core-Only 选项。
- 双击 Routing Region 选项。 出现 Logic Lock Routing Region Settings 对话框。
- 为 Routing type 选择 Fixed with expansion。 选择此选项会自动指定扩展长度 2。
- 笔记： 布线区域必须大于布局区域，以便在引擎布线不同角色时为 Fitter 提供额外的灵活性。
逻辑锁定区域窗口
验证 blinking_led.qsf 是否包含以下分配，对应于您的布局规划：
相关信息
Intel Quartus Prime Pro Edition 用户指南：部分重配置中的“Floorplan the Partial Reconfiguration Design”
添加部分重配置外部配置控制器 Intel FPGA IP
部分重配置外部配置控制器英特尔 FPGA IP 与英特尔 Agilex PR 控制块连接以管理比特流源。您必须将此 IP 添加到您的设计中才能实现外部配置。按照以下步骤添加部分重配置外部配置控制器
为您的项目提供英特尔 FPGA IP：
- 在 IP 目录搜索字段中输入部分重新配置（工具 ➤ IP 目录）。
- 双击部分重配置外部配置控制器 Intel FPGA IP。
- 在创建 IP 变体对话框中，输入 external_host_pr_ip 作为 File 名称，然后单击“创建”。出现参数编辑器。
- 对于启用繁忙接口参数，选择禁用（默认设置）。当需要使用该信号时，可以将设置切换为启用。
在参数编辑器中启用繁忙接口参数
- 点击 File ➤ 保存并退出参数编辑器而不生成系统。参数编辑器生成 external_host_pr_ip.ip IP 变体 file 并添加 file 到blinking_led 项目。 AN 991：通过配置引脚（外部主机）进行部分重新配置参考设计 750856 | 2022.11.14年991月XNUMX日 AN XNUMX：
- 笔记：
- a. 如果您要复制 external_host_pr_ip.ip file 从 pr 目录中，手动编辑眨眼_led.qsf file 包括以下行：set_global_assignment -name IP_FILE pr_ip.ip
- b. 放置IP_FILE SDC_ 之后的赋值FILE 分配（blinking_led.dc）在你的blinking_led.qsf中 file。 此顺序可确保部分重配置控制器 IP 核的适当约束。
- 笔记： 要检测时钟，.sdc file PR IP 必须遵循创建 IP 核使用的时钟的任何 .sdc。 您可以通过确保 .ip 来促进此订单 file PR IP 核出现在任何 .ip 之后 files 或 .sdc file用于在 .qsf 中定义这些时钟的 s file 用于您的 Intel Quartus Prime 项目修订。 有关更多信息，请参阅部分重配置 IP 解决方案用户指南。
更新顶层设计
更新 top.sv file 使用 PR_IP 实例：
- 要将 external_host_pr_ip 实例添加到顶层设计，请取消注释 top.sv 中的以下代码块 file:
定义人物角色
此参考设计为单个 PR 分区定义了三个独立的角色。要定义角色并将其包含在您的项目中：
- 创建三个SystemVerilog files、blinking_led.sv、blinking_led_slow.sv 和blinking_led_empty.sv 位于三个角色的工作目录中。
参考设计角色
笔记：
- 眨眼_led.sv 已经作为 file您从 flat/ 子目录复制。 你可以简单地重复使用这个 file.
- 如果您创建 SystemVerilog files 从 Intel Quartus Prime Text Editor，禁用 Add file 到当前项目选项，保存时 files.
创建修订
PR 设计流程使用 Intel Quartus Prime 软件中的项目修订功能。您的初始设计是基础修订版，您可以在其中定义 FPGA 上的静态区域边界和可重新配置区域。从基本修订版开始，您可以创建多个修订版。这些修订包含 PR 区域的不同实施。但是，所有 PR 实现修订版都使用基本修订版中相同的顶级布局和布线结果。要编译 PR 设计，您必须为每个角色创建 PR 实施修订版。此外，您必须为每个修订指定修订类型。可用的修订类型有：
- 部分重配置——基础
- 部分重新配置——角色实现
下表列出了每个修订的修订名称和修订类型：
修订名称和类型
| 修订名称 | 版本类型 |
| 闪烁_led.qsf | 部分重配置——基础 |
| 闪烁_led_default.qsf | 部分重新配置——角色实现 |
| 闪烁_led_slow.qsf | 部分重新配置——角色实现 |
| 闪烁_led_空.qsf | 部分重新配置——角色实现 |
设置基本修订类型
- 单击项目 ➤ 修订。
- 在“修订名称”中，选择“blinking_led”修订，然后单击“设为当前”。
- 单击“应用”。 blinking_led 修订版显示为当前修订版。
- 要设置blinking_led 的修订类型，请单击“分配”➤“设置”➤“常规”。
- 对于修订类型，选择部分重新配置 - 基础，然后单击确定。
- 验证blinking_led.qsf 现在是否包含以下分配：##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
创建实施修订
- 要打开 Revisions 对话框，请单击 Project > Revisions。
- 要创建新修订，请双击 < >。
- 在修订名称中，指定blinking_led_default，并为基于修订版本选择blinking_led。
- 对于修订类型，选择部分重新配置 – PersonaImplementation。
创建修订
- 同样，设置blinking_led_slow 和blinking_led_empty 修订版本的修订类型。
- 验证每个 .qsf file 现在包含以下分配： set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led 其中，place_holder 是新创建的 PR 实现修订版的默认实体名称。
项目修订
编译基础修订版
- 要编译基础修订版，请单击“处理”➤“开始编译”。或者，以下命令编译基本版本： quartus_sh –flowcompileblinking_led -cblinking_led
- 检查比特流 file在输出中生成的 s_files 目录。
生成 Files
| 姓名 | 类型 | 描述 |
| 闪烁_led.sof | 基础编程 file | 用于全芯片基础配置 |
| 闪烁_led.pr_partition.rbf | 公关比特流 file 对于基本角色 | 用于基本角色的部分重新配置。 |
| 闪烁 LED 静态.qdb | .qdb 数据库 file | 最终数据库 file 用于导入静态区域。 |
相关信息
- Intel Quartus Prime Pro Edition 用户指南：部分重配置中的“Floorplan the Partial Reconfiguration Design”
- Intel Quartus Prime Pro Edition 用户指南：部分重新配置中的“增量应用布局规划约束”
准备 PR 实施修订
您必须先准备 PR 实现修订版，然后才能编译并生成用于器件编程的 PR 比特流。 此设置包括添加静态区域 .qdb file 作为来源 file 对于每个实施修订。 另外，您还必须指定PR区域对应的实体。
- 要设置当前修订版，请单击“项目”➤“修订版”，选择“blinking_led_default”作为修订版名称，然后单击“设置当前”。
- 要验证每个实施修订版的正确源，请单击“项目”➤“添加/删除” File项目中的 s。 闪烁_led.sv file 出现在 file 列表。
File页
- 重复步骤 1 到 2 以验证其他实现修订源 files:
| 实施修订名称 | 来源 File |
| 闪烁 LED 默认值 | 闪烁_led.sv |
| 闪烁 LED 空 | 闪烁_led_empty.sv |
| 慢速闪烁 | 闪烁_led_slow.sv |
- 验证 .qdb file 与根分区关联，单击“分配”➤“设计分区窗口”。确认分区数据库 File 指定blinking_led_static.qdb file，或双击分区数据库 File 指定此单元格 file。或者，以下命令分配此 file: set_instance_assignment -名称 QDB_FILE_PARTITION \眨眼_led_static.qdb -to |
- 在“实体重新绑定”单元格中，指定您在实现修订中更改的每个 PR 分区的实体名称。对于blinking_led_default 实现修订版，实体名称为blinking_led。在本教程中，您将使用新的blinking_led 实体覆盖基础修订版编译中的u_blinking_led 实例。
笔记： 占位符实体重新绑定分配会自动添加到实现修订版中。但是，您必须将分配中的默认实体名称更改为适合您的设计的实体名称。
| 实施修订名称 | 实体重新绑定 |
| 闪烁 LED 默认值 | 闪烁 LED |
| 慢速闪烁 | 慢速闪烁 |
| 闪烁 LED 空 | 闪烁 LED 空 |
实体重新绑定
- 要编译设计，请单击“处理”➤“开始编译”。或者，以下命令编译该项目： quartus_sh –flowcompileblinking_led –cblinking_led_default
- 重复上述步骤准备blinking_led_slow和blinking_led_empty修订版： quartus_sh –flowcompileblinking_led –cblinking_led_slow quartus_sh –flowcompileblinking_led –cblinking_led_empt
笔记： 您可以指定要在 PR 实现编译期间应用的任何 Fitter 特定设置。 Fitter 特定设置仅影响人物角色的贴合度，而不影响导入的静态区域。
编程板
本教程在主机 PCIe* 插槽之外的工作台上使用英特尔 Agilex F 系列 FPGA 开发板。在对电路板进行编程之前，请确保您已完成以下步骤：
- 将电源连接到 Intel Agilex F 系列 FPGA 开发板。
- 将英特尔 FPGA 下载电缆连接到您的 PC USB 端口和开发板上的英特尔 FPGA 下载电缆端口。
要在 Intel Agilex F 系列 FPGA 开发板上运行设计：
- 打开 Intel Quartus Prime 软件并点击 Tools > Programmer。
- 在 Programmer 中，单击 Hardware Setup 并选择 USB-Blaster。
- 单击自动检测并选择设备 AGFB014R24AR0。
- 单击“确定”。 Intel Quartus Prime 软件使用板上的三个 FPGA 设备检测并更新编程器。
- 选择 AGFB014R24AR0 设备，单击更改 File 并加载blinking_led_default.sof file.
- 为blinking_led_default.sof启用程序/配置 file.
- 点击开始，等待进度条达到100%。
- 观察电路板上的 LED 以与原始平面设计相同的频率闪烁。
- 要仅对 PR 区域进行编程，请右键单击眨眼_led_default.sof file 在 Programmer 中点击 Add PR Programming File.
- 选择blinking_led_slow.pr_partition.rbf file.
- 禁用blinking_led_default.sof 的程序/配置 file.
- 为blinking_led_slow.pr_partition.rbf启用程序/配置 file 并单击开始。在板上，观察 LED[0] 和 LED[1] 持续闪烁。当进度条达到 100% 时，LED[2] 和 LED[3] 闪烁速度变慢。
- 要重新编程 PR 区域，请右键单击 .rbf file 在 Programmer 中并单击 Change PR Programing File.
- 选择.rbf file让其他两个角色观察板上的行为。 加载blinking_led_default.rbf file 使LED以特定频率闪烁，并加载blinking_led_empty.rbf file 导致 LED 保持亮起状态。
对英特尔 Agilex F 系列 FPGA 开发板进行编程
硬件测试流程
以下序列描述了参考设计硬件测试流程。
Intel Agilex 设备外部主机硬件设置
对辅助 FPGA（外部主机）进行编程
以下序列描述了对作为 PR 过程外部主机运行的辅助 FPGA 进行编程：
- 指定与您选择的模式（x8、x16 或 x32）相对应的 Avalon 流接口设置。
- 通过使用 Intel Quartus Prime 编程器和连接的配置电缆对辅助 FPGA 进行编程来初始化平台。
- 使用辅助 FPGA 读取 CONF_DONE 和 AVST_READY 信号。 CONF_DONE 应为 0，AVST_READY 应为 1。该引脚上的逻辑高电平表示 SDM 已准备好接受来自外部主机的数据。该输出是 SDM I/O 的一部分。
笔记： CONF_DONE 引脚向外部主机发出比特流传输成功的信号。仅使用这些信号来监控整个芯片配置过程。有关此引脚的更多信息，请参阅《Intel Agilex 配置用户指南》。
通过外部主机使用全芯片 SOF 对 DUT FPGA 进行编程 以下顺序描述了使用全芯片 SRAM 对象对 DUT FPGA 进行编程 File (.sof) 使用主机 Avalon 流接口：
- 将完整芯片比特流写入辅助 FPGA（外部主机）的 DDR4 外部存储器中。
- 使用 Avalon 流接口（x8、x16、x32）配置带有完整芯片 .sof 的 DUT FPGA。
- 读取 DUT FPGA 配置信号的状态。 CONF_DONE 应为 1，AVST_READY 应为 0。
时序规范：部分重配置外部控制器 Intel FPGA IP
通过外部主机使用第一个角色对 DUT FPGA 进行编程
- 对 DUT FPGA 中的目标 PR 区域应用冻结。
- 使用 Intel Quartus Prime System Console，断言 pr_request 以启动部分重新配置。 AVST_READY 应为 1。
- 将第一个 PR 角色比特流写入辅助 FPGA（外部主机）的 DDR4 外部存储器中。
- 使用 Avalon 流接口（x8、x16、x32），使用第一个角色比特流重新配置 DUT FPGA。
- 要监视 PR 状态，请单击“工具”➤“系统控制台”以启动“系统控制台”。在系统控制台中，监控 PR 状态：
- pr_error 为 2 — 正在重新配置。
- pr_error 为 3 — 重新配置完成。
- 对 DUT FPGA 中的 PR 区域应用解冻。
笔记： 如果 PR 操作过程中出现错误，例如版本检查或授权检查失败，则 PR 操作终止。
相关信息
- 英特尔 Agilex 配置用户指南
- 英特尔 Quartus Prime 专业版用户指南：调试工具
AN 991 的文档修订历史：通过英特尔 Agilex F 系列 FPGA 开发板的配置引脚（外部主机）参考设计进行部分重新配置
| 文档版本 | 英特尔 Quartus Prime 版本 | 更改 |
| 2022.11.14 | 22.3 | • 初始发行。 |
AN 991：通过配置引脚（外部主机）进行部分重新配置参考设计：适用于 Intel Agilex F 系列 FPGA 开发板
常见问题解答：
- Q 什么是通过配置引脚 PR？
- A 第 3 页的外部主机配置
- Q 此参考设计需要什么？
- A 第 6 页的参考设计要求
- Q 我在哪里可以获得参考设计？
- A 第 6 页的参考设计要求
- Q 如何通过外部配置进行PR？
- A 第 6 页的参考设计演练
- Q 什么是公关人物？
- A 定义角色（第 11 页）
- Q 如何对开发板进行编程？
- A 对电路板进行编程（第 17 页）
- Q PR 的已知问题和限制有哪些？
- A 英特尔 FPGA 支持论坛：PR
- Q 你们接受过公关培训吗？
- A 英特尔 FPGA 技术培训目录
在线版 反馈
- ID： 750856
- 版本： 2022.11.14
文件/资源
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英特尔 750856 Agilex FPGA 开发板 [pdf] 用户指南 750856、750857、750856 Agilex FPGA 开发板、Agilex FPGA 开发板、FPGA 开发板、开发板、开发板 |