intel 750856 Agilex FPGA ልማት ቦርድ

የምርት መረጃ

ይህ የማመሳከሪያ ንድፍ ለIntel Agilex F-Series FPGA ልማት ቦርድ ነው። ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ ኢንቴል FPGA IP ይጠቀማል እና ቀላል የPR ክልል አለው። የIntel Agilex Device External Host Hardware Setup ውጫዊ መሳሪያ (Help FPGA)፣ DUT FPGA እና የእርስዎን የውጭ አስተናጋጅ ዲዛይን ያካትታል። በውጫዊ መሳሪያው ውስጥ ያለው የአስተናጋጅ ንድፍ የ PR ሂደቱን የማስተናገድ ሃላፊነት አለበት. የ PR ፒን ሁለቱንም መሳሪያዎች ለማገናኘት የሚያገለግሉ ሲሆን ማንኛውም የሚገኝ ተጠቃሚ I/Os ሊሆኑ ይችላሉ።

የምርት አጠቃቀም መመሪያዎች

የውጭ አስተናጋጅ ውቅር

የውጭ አስተናጋጅ ውቅረትን ለማከናወን የሚከተሉትን ደረጃዎች ይከተሉ።

1. የ PR ሂደቱን ለማስተናገድ በውጫዊ መሣሪያ ውስጥ የአስተናጋጅ ንድፍ ይፍጠሩ።
2. የ PR ፒኖችን ከውጪው መሳሪያ ወደ ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ Intel FPGA IP በ DUT FPGA ውስጥ ያገናኙ።
3. የዥረት ውቅረት ውሂብ ከአስተናጋጁ ንድፍ ወደ ኢንቴል አጊሌክስ አቫሎን ዥረት በይነገጽ ፒን ከ PR ከአይፒ የመጨባበጥ ምልክቶች ጋር ይዛመዳል።

በማዋቀር ፒን ኦፕሬሽን በኩል ከፊል ዳግም ማዋቀር

የሚከተለው ቅደም ተከተል በማዋቀሪያ ፒን በኩል ከፊል መልሶ ማዋቀር ሥራን ይገልጻል።

1. ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ Intel FPGA IP ጋር የተገናኘውን የpr_request ፒን አስገባ።
2. አይፒው የPR ሂደቱ በሂደት ላይ መሆኑን ለማመልከት ስራ የበዛበት ሲግናል ያስረግጣል (አማራጭ)።
3. የማዋቀር ስርዓቱ ለ PR ክወና ዝግጁ ከሆነ፣ avst_ready ፒን ተረጋግጧል፣ ይህም መረጃ ለመቀበል ዝግጁ መሆኑን ያሳያል።
4. የ PR ውቅር መረጃን በavst_ዳታ ፒን እና በavst_valid ፒን ላይ በዥረት ይልቀቁ፣ የአቫሎን ዥረት መግለጫን በመከተል የውሂብ ማስተላለፍ ከኋላ ግፊት።
5. avst_ready ፒን ከተረጋገጠ በኋላ ዥረቱ ይቆማል።
6. ለ PR ክወና ምንም ተጨማሪ ውሂብ እንደማያስፈልግ ለማመልከት የ avst_ready ፒን አስረክብ።
7. ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪው ኢንቴል ኤፍፒጂኤ አይ ፒ የሂደቱን መጨረሻ ለማመልከት የተጨናነቀውን ምልክት ያረጋግጣል (አማራጭ)።

ከፊል ዳግም ማዋቀር በማዋቀር ፒን (ውጫዊ አስተናጋጅ) የማጣቀሻ ንድፍ

ይህ የመተግበሪያ ማስታወሻ በIntel® Agilex® F-Series FPGA ልማት ሰሌዳ ላይ በማዋቀር ፒን (ውጫዊ አስተናጋጅ) በኩል ከፊል ዳግም ማዋቀርን ያሳያል።

የማጣቀሻ ንድፍ በላይview

ከፊል መልሶ ማዋቀር (PR) ባህሪ የFPGAን የተወሰነ ክፍል በተለዋዋጭ ሁኔታ እንደገና እንዲያዋቅሩ ይፈቅድልዎታል ፣ የተቀረው የ FPGA ንድፍ ግን መስራቱን ይቀጥላል። በንድፍዎ ውስጥ ከዚህ ክልል ውጭ ባሉ አካባቢዎች ላይ ተጽእኖ የማያሳድሩ ብዙ ሰዎችን ለአንድ የተወሰነ ክልል መፍጠር ይችላሉ። ይህ ዘዴ ብዙ ተግባራት ተመሳሳይ የ FPGA መሣሪያ ሀብቶችን በሚጋሩባቸው ስርዓቶች ውስጥ ውጤታማ ነው። የአሁኑ የኢንቴል ኳርትስ ፕራይም ፕሮ እትም ሶፍትዌር ስሪት ከፊል መልሶ ማዋቀር አዲስ እና ቀለል ያለ የቅንብር ፍሰት ያስተዋውቃል። ይህ የኢንቴል አጊሊክስ ማመሳከሪያ ንድፍ ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ Intel FPGA IP ይጠቀማል እና ቀላል የPR ክልል አለው።

Intel Agilex መሣሪያ ውጫዊ አስተናጋጅ ሃርድዌር ማዋቀር

የውጭ አስተናጋጅ ውቅር

በውጫዊ አስተናጋጅ ውቅር በመጀመሪያ የ PR ሂደቱን ለማስተናገድ በውጫዊ መሳሪያ ውስጥ የአስተናጋጅ ዲዛይን መፍጠር አለቦት፣ Intel Agilex Device External Host Hardware Setup እንደሚያሳየው። የአስተናጋጁ ንድፍ የማዋቀሪያ ውሂብን ወደ ኢንቴል አጊሌክስ አቫሎን ዥረት በይነገጽ ፒን ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ ኢንቴል ኤፍፒጂኤ አይ ፒ ከሚመጡት የ PR የእጅ መጨባበጥ ምልክቶች ጋር ያሰራጫል። ሁለቱንም መሳሪያዎች ለማገናኘት የሚጠቀሙባቸው የ PR ፒን ማንኛውም የሚገኝ ተጠቃሚ I/Os ሊሆኑ ይችላሉ።

የሚከተለው ቅደም ተከተል በማዋቀር ፒን ኦፕሬሽን በኩል ከፊል ዳግም ማዋቀርን ይገልጻል።

1. በመጀመሪያ ከፊል ዳግም ማዋቀር ውጫዊ ውቅር ተቆጣጣሪ Intel FPGA IP ጋር የተገናኘውን የpr_request ፒን አስገባ።
2. አይፒው የPR ሂደቱ በሂደት ላይ መሆኑን ለማመልከት ስራ የበዛበት ሲግናል ያስረግጣል (አማራጭ)።
3. የማዋቀር ስርዓቱ ለ PR ክወና ዝግጁ ከሆነ፣ avst_ready ፒን መረጃ ለመቀበል ዝግጁ መሆኑን ያሳያል።
4. የAvalon ዥረት ዝርዝር መረጃን ከጀርባ ግፊት ጋር እየተመለከቱ የPR ውቅር ውሂብን በavst_ዳታ ፒን እና avst_valid ፒን ላይ ማሰራጨት ይጀምሩ።
5. avst_ready ፒን ከተረጋገጠ በማንኛውም ጊዜ ዥረቱ ይቆማል።
6. ሁሉንም የማዋቀሪያ ውሂብ ከተለቀቀ በኋላ፣ ለPR ክወና ምንም ተጨማሪ ውሂብ እንደማያስፈልግ ለማመልከት የ avst_ready ፒን ይሰረዛል።
7. ከፊል መልሶ ማዋቀር ውጫዊ ውቅር ተቆጣጣሪው ኢንቴል FPGA አይ ፒ ጣፋጭ የሂደቱን መጨረሻ ለማመልከት ስራ የበዛበትን ምልክት ያቀርባል (አማራጭ)።
8. የህዝብ ግንኙነት ስራው በተሳካ ሁኔታ መጠናቀቁን ለማረጋገጥ የpr_done እና pr_error ፒን ማረጋገጥ ትችላለህ። እንደ የስሪት ፍተሻ እና የፈቃድ ፍተሻ አለመሳካት ስህተት ከተፈጠረ የPR ክዋኔው ያበቃል።

ተዛማጅ መረጃ

• Intel Agilex F-Series FPGA ልማት ኪት Web ገጽ
• Intel Agilex F-Series FPGA ልማት ኪት የተጠቃሚ መመሪያ
• Intel Quartus Prime Pro እትም የተጠቃሚ መመሪያ፡ ከፊል ዳግም ማዋቀር

ከፊል ዳግም ማዋቀር የውጭ ውቅር ተቆጣጣሪ Intel FPGA IP
ከፊል መልሶ ማዋቀር የውጭ ውቅር ተቆጣጣሪው የPR ውሂብን ለPR ክወና ለመልቀቅ የማዋቀሪያ ፒን ለመጠቀም ያስፈልጋል። የአስተናጋጁን መጨባበጥ ደህንነቱ በተጠበቀው የመሣሪያ አስተዳዳሪ (ኤስዲኤም) ከዋናው ላይ ለመፍቀድ ሁሉንም የከፊል መልሶ ማዋቀር የውጭ ውቅር ተቆጣጣሪ ኢንቴል FPGA IP ሁሉንም ከፍተኛ ደረጃ ወደቦች ከ pr_request ፒን ጋር ማገናኘት አለቦት። በእርስዎ MSEL ቅንብር መሰረት ኤስዲኤም የትኛዎቹ የውቅረት ፒን ዓይነቶች እንደሚጠቀሙ ይወስናል።

ከፊል ዳግም ማዋቀር የውጭ ውቅር ተቆጣጣሪ Intel FPGA IP

ከፊል ዳግም ማዋቀር የውጭ ውቅር ተቆጣጣሪ መለኪያ ቅንጅቶች

መለኪያ	ዋጋ	መግለጫ
ስራ የበዛበት በይነገጽን አንቃ	አንቃ or አሰናክል	ስራ የበዛበት በይነገጽ እንዲያነቁ ወይም እንዲያሰናክሉ ይፈቅድልዎታል፣ ይህም በውጫዊ ውቅር ወቅት የPR ሂደት በሂደት ላይ መሆኑን የሚጠቁም ምልክት የሚያረጋግጥ ነው። ነባሪው ቅንብር ነው። አሰናክል.

ከፊል ዳግም ማዋቀር የውጭ ውቅር ተቆጣጣሪ ወደቦች

የወደብ ስም	ስፋት	አቅጣጫ	ተግባር
pr_ጥያቄ	1	ግቤት	የ PR ሂደቱ ለመጀመር ዝግጁ መሆኑን ያመለክታል. ምልክቱ ከማንኛውም የሰዓት ምልክት ጋር የማይመሳሰል ቱቦ ነው።
pr_ስህተት	2	ውፅዓት	ከፊል የመልሶ ማዋቀር ስህተትን ያሳያል። • 2'b01-አጠቃላይ የPR ስህተት • 2'b11 - ተኳሃኝ ያልሆነ የቢት ዥረት ስህተት እነዚህ ምልክቶች ከየትኛውም የሰዓት ምንጭ ጋር የማይመሳሰሉ ቱቦዎች ናቸው።
ተከናውኗል	1	ውፅዓት	የ PR ሂደቱ መጠናቀቁን ያመለክታል. ምልክቱ ከማንኛውም የሰዓት ምልክት ጋር የማይመሳሰል ቱቦ ነው።
ጀምር_adr	1	ግቤት	በአክቲቭ ሲሪያል ፍላሽ ውስጥ የPR ውሂብ የመጀመሪያ አድራሻን ይገልጻል። አንዱን በመምረጥ ይህንን ምልክት ማንቃት ይችላሉ። አቫሎን®- ST or ንቁ ተከታታይ ለ አቫሎን-ST ፒን ወይም ንቁ ተከታታይ ፒን አንቃ መለኪያ. ምልክቱ ከማንኛውም የሰዓት ምልክት ጋር የማይመሳሰል ቱቦ ነው።
ዳግም አስጀምር	1	ግቤት	ገባሪ ከፍተኛ፣ የተመሳሰለ ዳግም ማስጀመሪያ ምልክት።
ውጭ_ክልክ	1	ውፅዓት	ከውስጣዊ oscillator የሚመነጨው የሰዓት ምንጭ።
ሥራ የበዛበት	1	ውፅዓት	አይፒው ይህንን ምልክት የሚያረጋግጠው የPR ውሂብ ማስተላለፍ በሂደት ላይ መሆኑን ለማመልከት ነው። በመምረጥ ይህንን ምልክት ማንቃት ይችላሉ። አንቃ ለ ስራ የበዛበት በይነገጽን አንቃ መለኪያ.

የማጣቀሻ ንድፍ መስፈርቶች

ይህንን የማጣቀሻ ንድፍ መጠቀም የሚከተሉትን ያስፈልገዋል.

• የኢንቴል ኳርትስ ፕራይም ፕሮ እትም ስሪት 22.3 ከኢንቴል አጊሊክስ መሣሪያ ቤተሰብ ድጋፍ ጋር መጫን።
• አግዳሚ ወንበር ላይ ከ Intel Agilex F-Series FPGA ልማት ቦርድ ጋር ግንኙነት።
• የንድፍ አውርድ exampበሚከተለው ቦታ ይገኛል፡ https://github.com/intel/fpga-partial-reconfig.

ንድፍ ለማውረድ exampላይ:

1. Clone ን ጠቅ ያድርጉ ወይም ያውርዱ።
2. ዚፕ አውርድን ጠቅ ያድርጉ። fpga-partial-reconfig-master.zipን ንቀል file.
3. የማመሳከሪያ ንድፉን ለማግኘት ወደ አጋዥ ስልጠናዎች/agilex_external_pr_configuration ንዑስ አቃፊ ይሂዱ።

የማጣቀሻ ንድፍ የእግር ጉዞ

የሚከተሉት ደረጃዎች በIntel Agilex F-Series FPGA ልማት ሰሌዳ ላይ በማዋቀር ፒን (ውጫዊ አስተናጋጅ) በኩል ከፊል መልሶ ማዋቀር ትግበራን ይገልጻሉ።

• ደረጃ 1: እንደ መጀመር
• ደረጃ 2፡ የንድፍ ክፍልፍል መፍጠር
• ደረጃ 3፡ ምደባ እና ማዘዋወር ክልሎች መመደብ
• ደረጃ 4፡ ከፊል መልሶ ማዋቀር የውጭ ውቅር ተቆጣጣሪ አይፒን ማከል
• ደረጃ 5ሰውን መግለጽ
• ደረጃ 6፡ ክለሳዎችን መፍጠር
• ደረጃ 7የመሠረት ማሻሻያ ማጠናቀር
• ደረጃ 8የ PR ትግበራ ክለሳዎችን በማዘጋጀት ላይ
• ደረጃ 9፡ የቦርድ ፕሮግራም ማውጣት

ደረጃ 1፡ መጀመር
የማጣቀሻውን ንድፍ ለመቅዳት fileወደ የስራ አካባቢዎ እና ብልጭ ድርግም የሚመራውን ጠፍጣፋ ንድፍ ያጠናቅቁ፡

1. በስራ አካባቢዎ ውስጥ ማውጫ ይፍጠሩ agilex_pcie_devkit_blinking_led_pr።
2. የወረዱትን አጋዥ ስልጠናዎች/agilex_pcie_devkit_blinking_led/flat ንኡስ ማህደር ወደ ማውጫው ይቅዱ agilex_pcie_devkit_blinking_led_pr.
3. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ ፕሮጄክትን ይክፈቱ እና blinking_led.qpfን ይምረጡ።
4. የጠፍጣፋ ዲዛይኑን ተዋረድ ለማብራራት፣ ፕሮሰሲንግ ➤ ጀምር ➤ ጀምር ትንተና እና ውህደትን ጠቅ ያድርጉ። በአማራጭ፣ በትእዛዝ መስመር፣ የሚከተለውን ትዕዛዝ ያሂዱ፡ quartus_syn blinking_led -c blinking_led

የንድፍ ክፍልፍል መፍጠር

በከፊል እንደገና ማዋቀር ለሚፈልጉት ለእያንዳንዱ PR ክልል የንድፍ ክፍልፋዮችን መፍጠር አለብዎት። የሚከተሉት ደረጃዎች ለ u_blinking_led ምሳሌ የንድፍ ክፍልፍል ይፈጥራሉ።

የንድፍ ክፍልፋዮችን መፍጠር

1. በፕሮጀክት ዳሳሽ ውስጥ የ u_blinking_led ምሳሌን በቀኝ ጠቅ ያድርጉ እና ዲዛይን ክፍልፍል ➤ እንደገና ሊዋቀር የሚችል የሚለውን ይንኩ። እንደ ክፋይ ከተዘጋጀው እያንዳንዱ ምሳሌ ቀጥሎ የንድፍ ክፋይ አዶ ይታያል።
2. ምደባ የሚለውን ጠቅ ያድርጉ ➤ የንድፍ ክፍልፍሎች መስኮት። መስኮቱ በፕሮጀክቱ ውስጥ ያሉትን ሁሉንም የንድፍ ክፍልፋዮች ያሳያል.
3. ስሙን ሁለቴ ጠቅ በማድረግ በንድፍ ክፍልፍሎች መስኮት ውስጥ ያለውን የክፋይ ስም ያርትዑ። ለዚህ የማጣቀሻ ንድፍ የክፋዩን ስም ወደ pr_partition እንደገና ይሰይሙ
   • ማስታወሻ፡- ክፋይ ሲፈጥሩ የኢንቴል ኳርተስ ፕራይም ሶፍትዌር በምሳሌ ስም እና በሥርዓት ዱካ ላይ በመመስረት በራስ-ሰር የክፍፍል ስም ያመነጫል። ይህ ነባሪ ክፍልፍል ስም በእያንዳንዱ ምሳሌ ሊለያይ ይችላል።
4. የተጠናቀቀውን የማይንቀሳቀስ ክልል ከመሠረታዊ የክለሳ ማጠናቀር ወደ ውጭ ለመላክ በድህረ የመጨረሻ ወደ ውጭ መላክ ውስጥ ያለውን የ root_partition ግቤት ሁለቴ ጠቅ ያድርጉ File አምድ እና blinking_led_static ብለው ይተይቡ። gdb.

የመጨረሻውን ቅጽበታዊ ገጽ እይታ በንድፍ ክፍልፍሎች መስኮት ወደ ውጭ በመላክ ላይblinking_led.qsf ከእንደገና ሊዋቀር ከሚችለው የንድፍ ክፍልፋችሁ ጋር የሚዛመድ የሚከተሉትን ስራዎች እንደያዘ ያረጋግጡ፡

ተዛማጅ መረጃ
በ Intel Quartus Prime Pro እትም የተጠቃሚ መመሪያ ውስጥ "ንድፍ ክፍልፋዮችን ፍጠር"፡ ከፊል ዳግም ማዋቀር

ለ PR ክፍልፍል ምደባ እና ማስተላለፊያ ክልል መመደብ
ለፈጠሩት እያንዳንዱ የመሠረት ክለሳ የPR ንድፍ ፍሰቱ ተዛማጁን የግለሰቦችን ኮር በ PR ክፋይ ክልልዎ ውስጥ ያስቀምጣል። ለመሠረታዊ ክለሳዎ የPR ክልልን በመሣሪያው ወለል ፕላን ውስጥ ለማግኘት እና ለመመደብ፡-

1. በፕሮጀክት ዳሳሽ ውስጥ የ u_blinking_led ምሳሌን በቀኝ ጠቅ ያድርጉ እና Logic Lock Region ➤ አዲስ Logic Lock Region ፍጠር የሚለውን ጠቅ ያድርጉ። ክልሉ በ Logic Lock Regions መስኮት ላይ ይታያል።
2. የእርስዎ ምደባ ክልል ብልጭ ድርግም የሚሉ አመክንዮዎችን ማካተት አለበት። መስቀለኛ መንገድን በቺፕ ፕላነር ውስጥ በመፈለግ የምደባ ክልሉን ይምረጡ። በ Logic Lock Regions መስኮት ውስጥ u_blinking_led የክልል ስም በቀኝ ጠቅ ያድርጉ እና ጠቅ ያድርጉ

መስቀለኛ መንገድን ያግኙ ➤ በቺፕ ፕላነር ውስጥ ያግኙ። u_ብልጭልጭ_የሚመራው ክልል ባለቀለም ኮድ ነው።

ቺፕ ፕላነር መስቀለኛ መንገድ ለ blinking_led

1. በ Logic Lock Regions መስኮት ውስጥ በመነሻ አምድ ውስጥ የምደባ ክልል መጋጠሚያዎችን ይግለጹ። መነሻው ከክልሉ ታችኛው ግራ ጥግ ጋር ይዛመዳል. ለ example፣ (X1 Y1) መጋጠሚያ ያለው እንደ (163 4) የምደባ ክልል ለማዘጋጀት፣ መነሻውን እንደ X163_Y4 ይግለጹ። የኢንቴል ኳርተስ ፕራይም ሶፍትዌሮች እርስዎ በገለጹት ቁመት እና ስፋት ላይ በመመስረት ለምደባው ክልል (X2 Y2) መጋጠሚያዎች (ከላይ ቀኝ) በራስ ሰር ያሰላል።
   • ማስታወሻ፡- ይህ መማሪያ የ(X1 Y1) መጋጠሚያዎች - (163 4) እና 20 ቁመት እና ስፋት ለምደባ ክልል ይጠቀማል። ለምደባ ክልል ማንኛውንም ዋጋ ይግለጹ። ክልሉ ብልጭ ድርግም የሚሉ አመክንዮዎች መሸፈኑን ያረጋግጡ።
2. የተያዙ እና ዋና-ብቻ አማራጮችን ያንቁ።
3. የራውቲንግ ክልል አማራጭን ሁለቴ ጠቅ ያድርጉ። Logic Lock Routing Region Settings የንግግር ሳጥን ይታያል።
4. ለራውቲንግ አይነት ከመስፋፊያ ጋር ቋሚ የሚለውን ይምረጡ። ይህን አማራጭ መምረጥ በራስ ሰር የማስፋፊያ ርዝመት 2 ይመድባል።
   • ማስታወሻ፡- ሞተሩ ወደ ተለያዩ ሰዎች በሚሄድበት ጊዜ ለFitter ተጨማሪ ተለዋዋጭነት ለማቅረብ የማዞሪያው ክልል ከምደባው ክልል የበለጠ መሆን አለበት።

የሎጂክ መቆለፊያ ክልሎች መስኮትblinking_led.qsf ከእርስዎ የወለል ፕላን ጋር የሚዛመደው የሚከተሉትን ስራዎች እንደያዘ ያረጋግጡ፡

ተዛማጅ መረጃ
በ Intel Quartus Prime Pro እትም የተጠቃሚ መመሪያ ውስጥ "የከፊል መልሶ ማዋቀር ንድፍን ወለል ፕላን"፡ ከፊል ዳግም ማዋቀር

ከፊል መልሶ ማዋቀር የውጭ ውቅር መቆጣጠሪያ ኢንቴል FPGA አይ ፒን ማከል
የቢትዥረት ምንጭን ለማስተዳደር ከፊል መልሶ ማዋቀር የውጭ ውቅር ተቆጣጣሪው የኢንቴል FPGA IP በይነገጽ ከIntel Agilex PR ቁጥጥር ብሎክ ጋር። ውጫዊ ውቅርን ለመተግበር ይህንን አይፒ ወደ ንድፍዎ ማከል አለብዎት። ከፊል መልሶ ማዋቀር ውጫዊ ውቅር መቆጣጠሪያን ለመጨመር እነዚህን ደረጃዎች ይከተሉ
ኢንቴል FPGA IP ወደ ፕሮጀክትዎ፡-

1. በአይፒ ካታሎግ መፈለጊያ መስክ (መሳሪያዎች ➤ IP ካታሎግ) ውስጥ ከፊል መልሶ ማዋቀር ይተይቡ።
2. ከፊል ዳግም ማዋቀር የውጭ ውቅር ተቆጣጣሪ Intel FPGA IP ን ሁለቴ ጠቅ ያድርጉ።
3. ፍጠር IP Variant መገናኛ ሳጥን ውስጥ external_host_pr_ip እንደ File ስም ፣ እና ከዚያ ፍጠርን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.
4. ለተጨናነቀ በይነገጽ አንቃ፣ አሰናክል (ነባሪው መቼት) የሚለውን ይምረጡ። ይህን ምልክት መጠቀም ሲፈልጉ ቅንብሩን ወደ አንቃ መቀየር ይችላሉ።

የተጨናነቀ የበይነገጽ መለኪያን በፓራሜትር አርታዒ ውስጥ አንቃ

1. ጠቅ ያድርጉ File ➤ ስርዓቱን ሳያመነጩ ከፓራሜትር አርታዒውን ያስቀምጡ እና ይውጡ። የመለኪያ አርታዒው የውጫዊ_host_pr_ip.ip IP ልዩነት ይፈጥራል file እና ይጨምራል file ወደ ብልጭ ድርግም የሚመራው ፕሮጀክት። AN 991፡ ከፊል መልሶ ማዋቀር በኮንፊግሬሽን ፒኖች (የውጭ አስተናጋጅ) የማጣቀሻ ንድፍ 750856 | 2022.11.14 AN 991:
   • ማስታወሻ፡-
   • a. ውጫዊውን_ሆስት_pr_ip.ip እየገለብክ ከሆነ file ከpr directory፣ በእጅ blinking_led.qsf አርትዕ file የሚከተለውን መስመር ለማካተት፡- set_global_assignment -name IP_FILE pr_ip.ip
   • b. አይፒ_አስቀምጥFILE ከኤስዲሲ_ በኋላ የተሰጠ ስራFILE በእርስዎ blinking_led.qsf ውስጥ ምደባዎች (ብልጭልጭ_መሪ። dc) file. ይህ ማዘዣ ከፊል መልሶ ማዋቀር ተቆጣጣሪ አይፒ ኮር ተገቢውን መገደብ ያረጋግጣል።
   • ማስታወሻ፡- ሰዓቶቹን ለመለየት የ.sdc file ለ PR IP የአይፒ ኮር የሚጠቀምባቸውን ሰዓቶች የሚፈጥር ማንኛውንም .sdc መከተል አለበት። .ip መሆኑን በማረጋገጥ ይህንን ትዕዛዝ ያመቻቹታል። file ለ PR IP core ከማንኛውም .ip በኋላ ይታያል files ወይም .sdc fileእነዚህን ሰዓቶች በ.qsf ውስጥ ለመግለጽ የሚጠቀሙባቸው file ለእርስዎ Intel Quartus Prime ፕሮጀክት ክለሳ። ለበለጠ መረጃ ከፊል መልሶ ማዋቀር የአይፒ መፍትሄዎች የተጠቃሚ መመሪያን ይመልከቱ።

የከፍተኛ ደረጃ ዲዛይን በማዘመን ላይ

top.sv ለማዘመን file ከPR_IP ምሳሌ ጋር፡-

1. የውጫዊ_ሆስት_pr_ip ምሳሌን ወደ ከፍተኛ ደረጃ ንድፍ ለማከል፣ ከላይ ያሉትን የኮድ ብሎኮች አስተያየት አትስጡ።sv file:

ግለሰቦችን መግለጽ
ይህ የማጣቀሻ ንድፍ ለነጠላ PR ክፍልፍል ሶስት የተለያዩ ሰዎችን ይገልጻል። በፕሮጀክትዎ ውስጥ ያሉትን ግለሰቦች ለመግለጽ እና ለማካተት፡-

1. ሶስት SystemVerilog ፍጠር files፣ blinking_led.sv፣ blinking_led_slow.sv እና blinking_led_empty.sv በእርስዎ የስራ ማውጫ ውስጥ ለሶስቱ ሰዎች።

የማጣቀሻ ንድፍ ሰዎች

ማስታወሻ፡-

• blinking_led.sv እንደ አንድ አካል አስቀድሞ ይገኛል። fileእርስዎ ከጠፍጣፋው/ንዑስ ማውጫ ይገለበጣሉ። ይህንን በቀላሉ እንደገና መጠቀም ይችላሉ። file.
• SystemVerilog ከፈጠሩ files ከ Intel Quartus Prime Text Editor፣ Add theን ያሰናክሉ። file ወደ የአሁኑ የፕሮጀክት አማራጭ፣ ሲቆጥቡ files.

ክለሳዎችን መፍጠር

የ PR ንድፍ ፍሰት የፕሮጀክት ማሻሻያ ባህሪን በ Intel Quartus Prime ሶፍትዌር ውስጥ ይጠቀማል። የመጀመሪያ ንድፍዎ በFPGA ላይ የማይንቀሳቀሱ የክልል ድንበሮችን እና እንደገና ሊዋቀሩ የሚችሉ ክልሎችን የሚገልጹበት የመሠረት ክለሳ ነው። ከመሠረታዊ ክለሳ ብዙ ክለሳዎችን ይፈጥራሉ። እነዚህ ክለሳዎች ለ PR ክልሎች የተለያዩ ትግበራዎችን ይይዛሉ። ነገር ግን፣ ሁሉም የPR ትግበራ ክለሳዎች ከመሠረታዊ ክለሳ የተገኙ ተመሳሳይ የከፍተኛ ደረጃ ምደባ እና የማዞሪያ ውጤቶችን ይጠቀማሉ። የPR ንድፍን ለማጠናቀር ለእያንዳንዱ ሰው የPR ትግበራ ክለሳ መፍጠር አለብዎት። በተጨማሪም፣ ለእያንዳንዱ ማሻሻያ የክለሳ ዓይነቶችን መመደብ አለቦት። የሚገኙት የክለሳ ዓይነቶች፡-

• ከፊል መልሶ ማዋቀር - መሠረት
• ከፊል ዳግም ማዋቀር - Persona ትግበራ

የሚከተለው ሠንጠረዥ የእያንዳንዱን ማሻሻያ ስም እና የክለሳ አይነት ይዘረዝራል።

የክለሳ ስሞች እና ዓይነቶች

የክለሳ ስም	የክለሳ አይነት
ብልጭልጭ_ሊድ.qsf	ከፊል መልሶ ማዋቀር - መሠረት
ብልጭልጭ_ሊድ_default.qsf	ከፊል ዳግም ማዋቀር - Persona ትግበራ
ብልጭልጭ_መሪ_slow.qsf	ከፊል ዳግም ማዋቀር - Persona ትግበራ
ብልጭልጭ_መሪ_ባዶ.qsf	ከፊል ዳግም ማዋቀር - Persona ትግበራ

የመሠረት ማሻሻያ ዓይነትን በማዘጋጀት ላይ

1. የፕሮጀክት ክለሳዎችን ጠቅ ያድርጉ።
2. በክለሳ ስም፣ ብልጭልጭ_የሚመራውን ክለሳ ይምረጡ እና በመቀጠል የአሁኑን አዘጋጅ የሚለውን ጠቅ ያድርጉ።
3. ተግብር የሚለውን ጠቅ ያድርጉ። ብልጭ ድርግም የሚለው_የመራ ክለሳ እንደ የአሁኑ ክለሳ ያሳያል።
4. የክለሳ አይነት ለ blinking_led ለማዘጋጀት፣ ምደባዎች ➤ መቼቶች ➤ አጠቃላይ የሚለውን ጠቅ ያድርጉ።
5. ለክለሳ አይነት ከፊል ዳግም ማዋቀር - ቤዝ የሚለውን ይምረጡ እና እሺን ጠቅ ያድርጉ።
6. ብልጭ ድርግም የሚሉ_ሊድ.qsf አሁን የሚከተለውን ተግባር መያዙን ያረጋግጡ፡ ##ብልጭልጭ_ሊድ.qsf የግሎባል_ስም አዘጋጅ -ስም REVISION_TYPE PR_BASE

የአተገባበር ክለሳዎችን መፍጠር

1. የክለሳዎች የንግግር ሳጥን ለመክፈት ፕሮጀክት ➤ ክለሳዎች የሚለውን ጠቅ ያድርጉ።
2. አዲስ ክለሳ ለመፍጠር <<>ን ሁለቴ ጠቅ ያድርጉ >.
3. በክለሳ ስም፣ blinking_led_default ይጥቀሱ እና በክለሳ ላይ በመመስረት blinking_led የሚለውን ይምረጡ።
4. ለክለሳ አይነት፣ ከፊል ዳግም ማዋቀር - PersonaImplementation የሚለውን ይምረጡ።

ክለሳዎችን መፍጠር

1. በተመሳሳይ፣ ብልጭ ድርግም የሚሉ_ቀስም እና ብልጭ ድርግም የሚሉ_ባዶ ክለሳዎች የክለሳ አይነት ያዘጋጁ።
2. እያንዳንዱ .qsf መሆኑን ያረጋግጡ file አሁን የሚከተለውን ተግባር ይዟል፡ set_global_assignment -name REVISION_TYPE PR_IMPL set_intance_assignment -ስም ENTITY_REBINDING \ place_holder -ወደ u_blinking_led የት ቦታ_ያዥ አዲስ ለተፈጠረው የህዝብ ግንኙነት ትግበራ ክለሳ ነባሪ የህጋዊ አካል ስም ነው።

የፕሮጀክት ክለሳዎች

የመሠረት ማሻሻያ ማጠናቀር

1. የመሠረት ማሻሻያውን ለማጠናቀር፣ ማቀናበርን ➤ ጀምር ማጠናቀርን ይንኩ። በአማራጭ፣ የሚከተለው ትዕዛዝ የመሠረት ክለሳ ያጠናቅራል፡ quartus_sh –flow compile blinking_led -c blinking_led
2. የቢት ዥረቱን ይመርምሩ fileበውጤቱ ውስጥ የሚያመነጩት_files ማውጫ.

የተፈጠረ Files

ስም	ዓይነት	መግለጫ
ብልጭልጭ_ሊድ.ሶፍ	ቤዝ ፕሮግራሚንግ file	ለሙሉ ቺፕ ቤዝ ውቅር ጥቅም ላይ ይውላል
blinking_led.pr_partition.rbf	PR bitstream file ለመሠረታዊ ሰው	የመሠረት ሰውን በከፊል እንደገና ለማዋቀር ጥቅም ላይ ይውላል።
ብልጭልጭ_ሊድ_static.qdb	.qdb የውሂብ ጎታ file	የተጠናቀቀ የውሂብ ጎታ file የማይንቀሳቀስ ክልልን ለማስመጣት ያገለግል ነበር።

ተዛማጅ መረጃ

• በ Intel Quartus Prime Pro እትም የተጠቃሚ መመሪያ ውስጥ "የከፊል መልሶ ማዋቀር ንድፍን ወለል ፕላን"፡ ከፊል ዳግም ማዋቀር
• በIntel Quartus Prime Pro እትም የተጠቃሚ መመሪያ ውስጥ "የፎቅ ፕላን ገደቦችን መጨመር"

የ PR ትግበራ ክለሳዎችን በማዘጋጀት ላይ
ለመሣሪያ ፕሮግራሚንግ የPR bitstreamን ማጠናቀር እና ማፍለቅ ከመቻልዎ በፊት የPR ትግበራ ማሻሻያዎችን ማዘጋጀት አለብዎት። ይህ ቅንብር የማይንቀሳቀስ ክልል .qdb ማከልን ያካትታል file እንደ ምንጭ file ለእያንዳንዱ የትግበራ ክለሳ. በተጨማሪም, የ PR ክልል ተጓዳኝ አካልን መግለጽ አለብዎት.

1. የአሁኑን ክለሳ ለማዘጋጀት ፕሮጀክት ➤ ክለሳዎች የሚለውን ጠቅ ያድርጉ፣ blinking_led_default እንደ የክለሳ ስም ይምረጡ እና በመቀጠል የአሁኑን አዘጋጅ የሚለውን ጠቅ ያድርጉ።
2. ለእያንዳንዱ የትግበራ ክለሳ ትክክለኛውን ምንጭ ለማረጋገጥ ፕሮጀክት ➤አክል/አስወግድ የሚለውን ጠቅ ያድርጉ Fileበፕሮጀክት ውስጥ s. ብልጭ ድርግም የሚሉ_led.sv file ውስጥ ይታያል file ዝርዝር.

Files ገጽ

1. ሌላውን የትግበራ ማሻሻያ ምንጭ ለማረጋገጥ ከደረጃ 1 እስከ 2 መድገም files:

የትግበራ ማሻሻያ ስም	ምንጭ File
ብልጭ ድርግም_የሚመራ_ነባሪ	blinking_led.sv
ብልጭ ድርግም_የሚመራ_ባዶ	ብልጭልጭ_ሊድ_empty.sv
ብልጭ ድርግም_የሚመራ_ቀርፋፋ	ብልጭልጭ_ሊድ_slow.sv

1. .qdb ለማረጋገጥ file ከስር ክፍልፍል ጋር የተቆራኘ፣ Assignments ➤ የንድፍ ክፍልፍሎች መስኮት የሚለውን ይንኩ። የክፋይ ዳታቤዝ መሆኑን ያረጋግጡ File blinking_led_static.qdb ይገልጻል fileወይም ክፍልፋይ ዳታቤዝ ላይ ሁለቴ ጠቅ ያድርጉ File ይህንን ለመለየት ሕዋስ file. በአማራጭ, የሚከተለው ትዕዛዝ ይህንን ይመድባል fileየዝግጅት_ጊዜ_ስም -ስም QDB_FILE_PARTITION \ blinking_led_static.qdb -ወደ |
2. በEntity Re-binding ሕዋስ ውስጥ በትግበራ ​​ማሻሻያ ላይ የሚቀይሩትን የእያንዳንዱን PR ክፍልፍል ማንነት ይግለጹ። ለብልጭልጭ_ሊድ_ነባሪ የትግበራ ክለሳ፣ የህጋዊ አካል ስም ብልጭ ድርግም የሚል ነው። በዚህ ማጠናከሪያ ትምህርት ውስጥ፣ የ u_blinking_led ምሳሌውን ከመሠረታዊ ክለሳ ማጠናቀር ከአዲሱ ብልጭ ድርግም የሚመራ አካል ጋር ይተካሉ።

ማስታወሻ፡- የቦታ ያዥ ህጋዊ አካል መልሶ ማገናኘት ስራ ወደ ትግበራ ማሻሻያ በራስ-ሰር ይታከላል። ሆኖም፣ በምደባው ውስጥ ያለውን ነባሪ የህጋዊ አካል ስም ለንድፍዎ አግባብ ወዳለው የህጋዊ አካል ስም መቀየር አለቦት።

የትግበራ ማሻሻያ ስም	አካል እንደገና ማሰር
ብልጭ ድርግም_የሚመራ_ነባሪ	ብልጭልጭ_መሪ
ብልጭ ድርግም_የሚመራ_ቀርፋፋ	ብልጭ ድርግም_የሚመራ_ቀርፋፋ
ብልጭ ድርግም_የሚመራ_ባዶ	ብልጭ ድርግም_የሚመራ_ባዶ

የህጋዊ አካል መልሶ ማገናኘት።

1. ንድፉን ለማጠናቀር፣ ፕሮሰሲንግ ➤ ጀምር ማሰባሰብን ይንኩ። በአማራጭ፣ የሚከተለው ትዕዛዝ ይህንን ፕሮጀክት ያጠናቅራል፡ quartus_sh –flow compile blinking_led –c blinking_led_default
2. ብልጭ ድርግም የሚሉ_ቀስ ያሉ እና ብልጭ ድርግም የሚሉ_ባዶ ክለሳዎችን ለማዘጋጀት ከላይ ያሉትን ደረጃዎች ይድገሙ፡ quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

ማስታወሻ፡- በ PR ትግበራ ማጠናቀር ወቅት ሊተገብሯቸው የሚፈልጓቸውን ማንኛውንም Fitter የተወሰኑ ቅንብሮችን መግለጽ ይችላሉ። ልዩ ቅንጅቶች ከውጭ የመጣውን የማይንቀሳቀስ ክልል ሳይነኩ በሰውዬው ብቃት ላይ ብቻ ተጽዕኖ ያሳድራሉ።

የቦርድ ፕሮግራም ማውጣት
ይህ ማጠናከሪያ ትምህርት በአስተናጋጅ ማሽንዎ ውስጥ ካለው PCIe * ማስገቢያ ውጭ ባለው አግዳሚ ወንበር ላይ የIntel Agilex F-Series FPGA ልማት ቦርድ ይጠቀማል። ቦርዱን ፕሮግራም ከማድረግዎ በፊት የሚከተሉትን ደረጃዎች ማጠናቀቅዎን ያረጋግጡ።

1. የኃይል አቅርቦቱን ከ Intel Agilex F-Series FPGA ልማት ቦርድ ጋር ያገናኙ።
2. በእርስዎ ፒሲ ዩኤስቢ ወደብ እና በልማት ሰሌዳው ላይ ባለው የኢንቴል FPGA አውርድ ኬብል ወደብ መካከል የIntel FPGA ማውረጃ ገመድ ያገናኙ።

ንድፉን በIntel Agilex F-Series FPGA ልማት ሰሌዳ ላይ ለማስኬድ፡-

1. Intel Quartus Prime ሶፍትዌርን ይክፈቱ እና Tools ➤ ፕሮግራመርን ጠቅ ያድርጉ።
2. በፕሮግራመር ውስጥ የሃርድዌር ማዋቀርን ጠቅ ያድርጉ እና USB-Blasterን ይምረጡ።
3. ራስ-አግኝን ጠቅ ያድርጉ እና መሳሪያውን AGFB014R24AR0 ይምረጡ።
4. እሺን ጠቅ ያድርጉ። የኢንቴል ኳርተስ ፕራይም ሶፍትዌር ፕሮግራመርን በቦርዱ ላይ ባሉት ሶስት የFPGA መሳሪያዎች ፈልጎ ያዘምናል።
5. የ AGFB014R24AR0 መሣሪያን ይምረጡ፣ ለውጥን ጠቅ ያድርጉ File እና blinking_led_default.sof ይጫኑ file.
6. ለ blinking_led_default.sof ፕሮግራምን አንቃ/አዋቅር file.
7. ጀምርን ጠቅ ያድርጉ እና የሂደቱ አሞሌ 100% እስኪደርስ ይጠብቁ።
8. በቦርዱ ላይ ያሉት ኤልኢዲዎች ከመጀመሪያው ጠፍጣፋ ንድፍ ጋር በተመሳሳይ ድግግሞሽ ሲያንጸባርቁ ይመልከቱ።
9. የPR ክልልን ብቻ ፕሮግራም ለማድረግ blinking_led_default.sof በቀኝ ጠቅ ያድርጉ file በፕሮግራመር ውስጥ እና የ PR ፕሮግራሚንግ አክል የሚለውን ጠቅ ያድርጉ File.
10. blinking_led_slow.pr_partition.rbf ይምረጡ file.
11. ለ blinking_led_default.sof ፕሮግራምን አሰናክል/አዋቅር file.
12. ለ blinking_led_slow.pr_partition.rbf ፕሮግራምን አንቃ/አዋቅር file እና ጀምርን ጠቅ ያድርጉ። በቦርዱ ላይ፣ ኤልኢዲ [0] እና ኤልኢዲ [1] ብልጭ ድርግም እያሉ ሲቀጥሉ ይመልከቱ። የሂደት አሞሌው 100% ሲደርስ LED[2] እና LED[3] ቀስ ብለው ብልጭ ድርግም ይላሉ።
13. የ PR ክልልን እንደገና ለማቀናበር .rbf ን በቀኝ ጠቅ ያድርጉ file በፕሮግራመር ውስጥ እና PR Programing ቀይር የሚለውን ጠቅ ያድርጉ File.
14. rbf ን ይምረጡ fileለሌሎቹ ሁለት ሰዎች በቦርዱ ላይ ያለውን ባህሪ እንዲመለከቱ. blinking_led_default.rbfን በመጫን ላይ file ኤልኢዲዎች በተወሰነ ድግግሞሽ እንዲያርገበግቧቸው እና blinking_led_empty.rbfን እንዲጭኑ ያደርጋል። file LEDs እንዲበሩ ያደርጋል።

የኢንቴል አጊሊክስ ኤፍ-ተከታታይ FPGA ልማት ቦርድን ማቀድየሃርድዌር ሙከራ ፍሰት

የሚከተሉት ቅደም ተከተሎች የማጣቀሻ ንድፍ የሃርድዌር ፍተሻ ፍሰት ይገልፃሉ.
Intel Agilex መሣሪያ ውጫዊ አስተናጋጅ ሃርድዌር ማዋቀር

የረዳት FPGA ፕሮግራም (የውጭ አስተናጋጅ)
የሚከተለው ቅደም ተከተል እንደ PR ሂደት ውጫዊ አስተናጋጅ የሚሰራውን አጋዥ FPGA ፕሮግራምን ይገልጻል፡-

1. ከመረጡት ሁነታ (x8፣ x16 ወይም x32) ጋር የሚዛመደውን የአቫሎን ዥረት በይነገጽ መቼት ይግለጹ።
2. የኢንቴል ኳርትስ ፕራይም ፕሮግራመርን እና የተገናኘ የውቅር ገመድ በመጠቀም አጋዥውን FPGA ፕሮግራም በማዘጋጀት መድረኩን ያስጀምሩ።
3. ረዳት FPGAን በመጠቀም የCONF_DONE እና AVST_READY ምልክቶችን ያንብቡ። CONF_DONE 0፣ AVST_READY 1 መሆን አለበት። በዚህ ፒን ላይ ያለው አመክንዮ ከፍ ያለ ኤስዲኤም ከውጭ አስተናጋጅ መረጃ ለመቀበል ዝግጁ መሆኑን ያሳያል። ይህ ውፅዓት የኤስዲኤም አይ/ኦ አካል ነው።

ማስታወሻ፡- የCONF_DONE ፒን የቢት ዥረት ማስተላለፍ የተሳካ መሆኑን የውጭ አስተናጋጅ ያሳያል። ሙሉውን የቺፕ ውቅረት ሂደት ለመከታተል እነዚህን ምልክቶች ብቻ ይጠቀሙ። በዚህ ሚስማር ላይ ለበለጠ መረጃ የIntel Agilex Configuration User መመሪያን ይመልከቱ።

የ DUT FPGAን ከሙሉ ቺፕ SOF ጋር በውጫዊ አስተናጋጅ በኩል ያቅርቡ የሚከተለው ቅደም ተከተል የ DUT FPGAን ከሙሉ ቺፕ SRAM Object ጋር ማቀናጀትን ይገልጻል። File (.sof) የአስተናጋጁ አቫሎን ዥረት በይነገጽ በመጠቀም፡-

1. ሙሉውን ቺፕ ቢትስትሪክት ወደ ረዳት FPGA (ውጫዊ አስተናጋጅ) ወደ DDR4 ውጫዊ ማህደረ ትውስታ ይፃፉ።
2. የአቫሎን ዥረት በይነገጽ (x8፣ x16፣ x32) በመጠቀም DUT FPGAን ከሙሉ ቺፕ .sof ጋር ያዋቅሩት።
3. የ DUT FPGA ውቅረት ምልክቶችን ሁኔታ ያንብቡ። CONF_DONE 1፣ AVST_READY 0 መሆን አለበት።

የጊዜ መግለጫዎች፡ ከፊል ዳግም ማዋቀር የውጭ መቆጣጠሪያ ኢንቴል FPGA አይፒ

DUT FPGAን ከመጀመሪያው ሰው ጋር በውጫዊ አስተናጋጅ በኩል ያቅዱ

1. በDUT FPGA ውስጥ በዒላማው PR ክልል ላይ ማቀዝቀዣውን ይተግብሩ።
2. የIntel Quartus Prime System Consoleን በመጠቀም ከፊል ዳግም ማዋቀሩን ለመጀመር pr_requestን አስረግጡ። AVST_READY 1 መሆን አለበት።
3. የመጀመሪያውን PR persona bitstream ወደ ረዳት FPGA (ውጫዊ አስተናጋጅ) ወደ DDR4 ውጫዊ ማህደረ ትውስታ ይፃፉ።
4. አቫሎን ዥረት በይነገጽ (x8፣ x16፣ x32) በመጠቀም DUT FPGAን ከመጀመሪያው ሰው ቢት ዥረት ጋር እንደገና ያዋቅሩት።
5. የPR ሁኔታን ለመከታተል የስርዓት ኮንሶልን ለመጀመር Tools ➤ System Console የሚለውን ጠቅ ያድርጉ። በSystem Console ውስጥ የPR ሁኔታን ይከታተሉ፡
   • pr_error 2 ነው - እንደገና ማዋቀር በሂደት ላይ ነው።
   • pr_error 3 ነው - እንደገና ማዋቀር ተጠናቅቋል።
6. በ DUT FPGA ውስጥ በ PR ክልል ላይ ያለፍሪዝ ያመልክቱ።

ማስታወሻ፡- በ PR ክወና ወቅት ስህተት ከተፈጠረ፣ እንደ ስሪት ማጣራት ወይም የፈቃድ ማጣራት አለመሳካት፣ የPR ክዋኔው ያበቃል።

ተዛማጅ መረጃ

• Intel Agilex ውቅር የተጠቃሚ መመሪያ
• Intel Quartus Prime Pro እትም የተጠቃሚ መመሪያ፡ ማረም መሳሪያዎች

የሰነድ ማሻሻያ ታሪክ ለኤኤን 991፡ ከፊል መልሶ ማዋቀር በማዋቀር ፒን (ውጫዊ አስተናጋጅ) የማጣቀሻ ንድፍ ለኢንቴል አጊሌክስ ኤፍ-ተከታታይ FPGA ልማት ቦርድ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	ለውጦች
2022.11.14	22.3	• የመጀመሪያ መለቀቅ።

AN 991፡ ከፊል መልሶ ማዋቀር በማዋቀር ፒን (ውጫዊ አስተናጋጅ) የማጣቀሻ ንድፍ፡ ለኢንቴል አጊሌክስ ኤፍ-ተከታታይ FPGA ልማት ቦርድ

ለከፍተኛ ተደጋጋሚ ጥያቄዎች መልሶች፡-

• Q በማዋቀር ፒን በኩል PR ምንድን ነው?
• A የውጭ አስተናጋጅ ውቅር በገጽ 3 ላይ
• Q ለዚህ የማጣቀሻ ንድፍ ምን እፈልጋለሁ?
• A የማጣቀሻ ንድፍ መስፈርቶች በገጽ 6 ላይ
• Q የማጣቀሻ ንድፉን የት ማግኘት እችላለሁ?
• A የማጣቀሻ ንድፍ መስፈርቶች በገጽ 6 ላይ
• Q በውጫዊ ውቅር በኩል PR እንዴት ማከናወን እችላለሁ?
• A የማጣቀሻ ንድፍ ጉዞ በገጽ 6 ላይ
• Q PR persona ምንድን ነው?
• A በገጽ 11 ላይ ሰዎችን መግለጽ
• Q ቦርዱን እንዴት ፕሮግራም አደርጋለሁ?
• A የቦርዱን ፕሮግራም በገጽ 17 ላይ
• Q የ PR የሚታወቁ ጉዳዮች እና ገደቦች ምንድናቸው?
• A Intel FPGA ድጋፍ መድረኮች: PR
• Q በ PR ላይ ስልጠና አለህ?
• A Intel FPGA የቴክኒክ ስልጠና ካታሎግ

የመስመር ላይ ስሪት ግብረ መልስ ላክ

• መታወቂያ፡- 750856
• ስሪት፡ 2022.11.14

ሰነዶች / መርጃዎች

intel 750856 Agilex FPGA ልማት ቦርድ [pdf] የተጠቃሚ መመሪያ 750856፣ 750857፣ 750856 አጊሌክስ FPGA ልማት ቦርድ፣ አጊሌክስ FPGA ልማት ቦርድ፣ FPGA ልማት ቦርድ፣ ልማት ቦርድ፣ ቦርድ

ዋቢዎች

• የተጠቃሚ መመሪያ