интел 750856 Агилек ФПГА развојна плоча

Информације о производу

Овај референтни дизајн је за Интел Агилек Ф-Сериес ФПГА развојну плочу. Користи Интел ФПГА ИП контролер екстерне конфигурације делимичне реконфигурације и има једноставан ПР регион. Подешавање хардвера спољног хоста Интел Агилек уређаја састоји се од екстерног уређаја (Хелпер ФПГА), ДУТ ФПГА и вашег спољног дизајна хоста. Дизајн хоста у екстерном уређају је одговоран за хостовање ПР процеса. ПР пинови се користе за повезивање оба уређаја и могу бити било који доступни кориснички И/О.

Упутства за употребу производа

Конфигурација спољног хоста

Да бисте извршили конфигурацију спољног хоста, следите ове кораке:

1. Креирајте дизајн хоста на спољном уређају за хостовање ПР процеса.
2. Повежите ПР пинове са спољног уређаја на Интел ФПГА ИП контролер спољне конфигурације делимичног реконфигурисања у ДУТ ФПГА.
3. Стримујте конфигурационе податке од дизајна хоста до пинова интерфејса за стримовање Интел Агилек Авалон који одговарају ПР сигналима руковања са ИП-а.

Делимична реконфигурација преко операције конфигурационих пинова

Следећи низ описује рад делимичне реконфигурације преко конфигурационих пинова:

1. Потврдите пин пр_рекуест повезан на Интел ФПГА ИП контролер екстерне конфигурације за делимичну реконфигурацију.
2. ИП потврђује сигнал заузетости да би означио да је ПР процес у току (опционо).
3. Ако је конфигурациони систем спреман за ПР операцију, потврђује се пин авст_реади, што показује да је спреман да прихвати податке.
4. Стримујте податке о конфигурацији ПР-а преко пинова авст_дата и пина авст_валид, пратећи Авалон спецификацију стриминга за пренос података са повратним притиском.
5. Стримовање се зауставља када се пин авст_реади поништи.
6. Поништите потврду пин-а авст_реади да бисте назначили да за ПР операцију нису потребни више података.
7. Интел ФПГА ИП контролер екстерне конфигурације делимичном реконфигурацијом деактивира сигнал заузетости да би означио крај процеса (опционо).

Делимична реконфигурација преко конфигурационих пинова (екстерни хост) Референтни дизајн

Ова напомена о апликацији показује делимичну реконфигурацију преко конфигурационих пинова (екстерни хост) на Интел® Агилек® Ф-Сериес ФПГА развојној плочи.

Референтни дизајн је завршенview

Функција делимичне реконфигурације (ПР) вам омогућава да динамички реконфигуришете део ФПГА, док преостали дизајн ФПГА наставља да функционише. Можете креирати више особа за одређени регион у свом дизајну које не утичу на рад у областима изван овог региона. Ова методологија је ефикасна у системима где више функција дели исте ресурсе ФПГА уређаја. Тренутна верзија софтвера Интел Куартус® Приме Про Едитион уводи нови и поједностављени ток компилације за делимичну реконфигурацију. Овај Интел Агилек референтни дизајн користи Интел ФПГА ИП контролер екстерне конфигурације са делимичном реконфигурацијом и има једноставан ПР регион.

Подешавање хардвера спољног хоста Интел Агилек уређаја

Конфигурација спољног хоста

У конфигурацији екстерног хоста, прво морате да креирате дизајн хоста на спољном уређају да бисте угостили ПР процес, као што показује подешавање хардвера спољног хоста Интел Агилек уређаја. Дизајн хоста стримује конфигурационе податке на пинове интерфејса за стримовање Интел Агилек Авалон који одговарају ПР сигналима руковања који долазе из контролера спољне конфигурације делимичног реконфигурисања Интел ФПГА ИП. ПР пинови које користите за повезивање оба уређаја могу бити било који доступни кориснички У/И.

Следећи низ описује делимичну реконфигурацију преко операције конфигурационих пинова:

1. Прво потврдите пин пр_рекуест који је повезан на Интел ФПГА ИП контролер екстерне конфигурације за делимичну реконфигурацију.
2. ИП потврђује сигнал заузетости да би означио да је ПР процес у току (опционо).
3. Ако је конфигурациони систем спреман да се подвргне ПР операцији, пин авст_реади се потврђује што показује да је спреман да прихвати податке.
4. Почните да стримујете податке ПР конфигурације преко пинова авст_дата и пина авст_валид, док посматрате Авалон спецификацију стриминга за пренос података са повратним притиском.
5. Стримовање се зауставља кад год се пин авст_реади деактивира.
6. Након стримовања свих конфигурационих података, пин авст_реади се поништава да би се назначило да више података није потребно за ПР операцију.
7. Интел ФПГА ИП контролер екстерне конфигурације делимичне реконфигурације шаље сигнал заузећа да би означио крај процеса (опционо).
8. Можете да проверите пинове пр_доне и пр_еррор да бисте потврдили да ли је ПР операција успешно завршена. Ако дође до грешке, као што је грешка у провери верзије и ауторизацији, ПР операција се прекида.

Повезане информације

• Интел Агилек Ф-Сериес ФПГА развојни комплет Web Страница
• Упутство за употребу Интел Агилек Ф-Сериес ФПГА развојног комплета
• Кориснички водич за Интел Куартус Приме Про Едитион: Делимична реконфигурација

Делимична реконфигурација Екстерни контролер конфигурације Интел ФПГА ИП
Спољни конфигурациони контролер делимичне реконфигурације је неопходан да користи конфигурационе пинове за стримовање ПР података за ПР операцију. Морате повезати све портове највишег нивоа Интел ФПГА ИП контролера спољне конфигурације делимичног реконфигурисања на пин пр_рекуест да бисте омогућили руковање хостом са менаџером безбедних уређаја (СДМ) из језгра. СДМ одређује које типове конфигурационих пинова да користите, у складу са вашим МСЕЛ поставкама.

Делимична реконфигурација Екстерни контролер конфигурације Интел ФПГА ИП

Делимична реконфигурација Подешавања параметара контролера спољне конфигурације

Параметар	Валуе	Опис
Омогући заузети интерфејс	Омогући or Онемогући	Омогућава вам да омогућите или онемогућите интерфејс заузетости, који потврђује сигнал који указује да је ПР обрада у току током екстерне конфигурације. Подразумевана поставка је Онемогући.

Делимична реконфигурација Портови спољне конфигурације контролера

Порт Наме	Ширина	Правац	Функција
пр_рекуест	1	Инпут	Означава да је ПР процес спреман за почетак. Сигнал је провод који није синхрони са било којим тактним сигналом.
пр_еррор	2	Излаз	Указује на делимичну грешку реконфигурације.: • 2'б01—општа ПР грешка • 2'б11—некомпатибилна грешка у току битова Ови сигнали су водови који нису синхрони са било којим извором такта.
пр_доне	1	Излаз	Означава да је ПР процес завршен. Сигнал је провод који није синхрони са било којим тактним сигналом.
старт_аддр	1	Инпут	Одређује почетну адресу ПР података у Ацтиве Сериал Фласх. Овај сигнал омогућавате тако што ћете изабрати било које Авалон®-СТ or Активни серијски за Омогућите Авалон-СТ пинове или активне серијске пинове параметар. Сигнал је провод који није синхрони са било којим тактним сигналом.
ресетовати	1	Инпут	Активан високи, синхрони сигнал ресетовања.
оут_цлк	1	Излаз	Извор такта који генерише из унутрашњег осцилатора.
заузет	1	Излаз	ИП потврђује овај сигнал да би указао да је пренос ПР података у току. Овај сигнал омогућавате избором Омогући за Омогући заузет интерфејс параметар.

Референтни захтеви за дизајн

Употреба овог референтног дизајна захтева следеће:

• Инсталација Интел Куартус Приме Про Едитион верзије 22.3 са подршком за породицу Интел Агилек уређаја.
• Повезивање са Интел Агилек Ф-Сериес ФПГА развојном плочом на клупи.
• Преузмите дизајн прampдоступни су на следећој локацији: https://github.com/intel/fpga-partial-reconfig.

Да бисте преузели дизајн прampле:

1. Кликните на Клонирај или преузми.
2. Кликните на Преузми ЗИП. Распакујте фпга-партиал-рецонфиг-мастер.зип file.
3. Идите до потфасцикле туториалс/агилек_ектернал_пр_цонфигуратион да бисте приступили референтном дизајну.

Референтни дизајн Валктхроугх

Следећи кораци описују имплементацију делимичне реконфигурације преко конфигурационих пинова (екстерни хост) на Интел Агилек Ф-Сериес ФПГА развојној плочи:

• Корак 1: Почетак
• 2. корак: Креирање дизајнерске партиције
• 3. корак: Додељивање региона за постављање и рутирање
• 4. корак: Додавање ИП контролера спољне конфигурације делимичне реконфигурације
• Корак 5: Дефининг Персонас
• 6. корак: Креирање ревизија
• Корак 7: Састављање основне ревизије
• Корак 8: Припрема ревизије имплементације ПР-а
• 9. корак: Програмирање одбора

Корак 1: Почетак
Да копирате референтни дизајн fileс у своје радно окружење и компајлирајте блинкинг_лед равни дизајн:

1. Направите директоријум у свом радном окружењу, агилек_пцие_девкит_блинкинг_лед_пр.
2. Копирајте преузете туторијале/агилек_пцие_девкит_блинкинг_лед/флат поддиректоријум у директоријум, агилек_пцие_девкит_блинкинг_лед_пр.
3. У софтверу Интел Куартус Приме Про Едитион кликните File ➤ Отворите пројекат и изаберите блинкинг_лед.кпф.
4. Да бисте разрадили хијерархију равног дизајна, кликните на Обрада ➤ Старт ➤ Старт Аналисис & Синтхесис. Алтернативно, на командној линији покрените следећу команду: куартус_син блинкинг_лед -ц блинкинг_лед

Креирање дизајнерске партиције

Морате креирати дизајнерске партиције за сваки ПР регион који желите да делимично реконфигуришете. Следећи кораци креирају партицију дизајна за инстанцу у_блинкинг_лед.

Креирање дизајнерских партиција

1. Кликните десним тастером миша на инстанцу у_блинкинг_лед у Навигатору пројекта и кликните на Десигн Партитион ➤ Рецонфигурабле. Икона дизајн партиције се појављује поред сваке инстанце која је постављена као партиција.
2. Кликните на Ассигнментс ➤ Десигн Партитионс Виндов. Прозор приказује све дизајнерске партиције у пројекту.
3. Уредите име партиције у прозору Дизајн партиција тако што ћете двапут кликнути на име. За овај референтни дизајн, преименујте име партиције у пр_партитион
   • Напомена: Када креирате партицију, софтвер Интел Куартус Приме аутоматски генерише име партиције на основу имена инстанце и путање хијерархије. Ово подразумевано име партиције може да варира у зависности од инстанце.
4. Да бисте извезли финализовани статички регион из компајлирања основне ревизије, двапут кликните на унос за роот_партитион у после коначном извозу File колону и откуцајте блинкинг_лед_статиц. гдб.

Извоз после коначног снимка у прозору Десигн ПартитионсПроверите да ли блинкинг_лед.ксф садржи следеће задатке, који одговарају вашој партицији дизајна која се може реконфигурисати:

Повезане информације
„Креирајте дизајнерске партиције“ у корисничком водичу за Интел Куартус Приме Про Едитион: Делимична реконфигурација

Додељивање региона за постављање и рутирање за ПР партицију
За сваку основну ревизију коју креирате, ток ПР дизајна поставља одговарајуће језгро личности у ваш регион ПР партиције. Да бисте лоцирали и доделили ПР регион у плану уређаја за вашу основну ревизију:

1. Кликните десним тастером миша на инстанцу у_блинкинг_лед у Навигатору пројекта и кликните Регион Логиц Лоцк ➤ Цреате Нев Логиц Лоцк Регион. Регион се појављује у прозору Логиц Лоцк Регионс.
2. Ваш регион за пласман мора да обухвата логику блинкинг_лед. Изаберите регион за постављање тако што ћете лоцирати чвор у Планеру чипова. Кликните десним тастером миша на име региона у_блинкинг_лед у прозору Логиц Лоцк Регионс и кликните

Лоцате Ноде ➤ Лоцате ин Цхип Планнер. Регион у_блинкинг_лед је кодиран бојама

Локација чвора планера чипова за блинкинг_лед

1. У прозору Логиц Лоцк Регионс, наведите координате региона постављања у колони Оригин. Порекло одговара доњем левом углу региона. Фор екampле, да бисте подесили регион постављања са (Кс1 И1) координатама као (163 4), наведите Порекло као Кс163_И4. Софтвер Интел Куартус Приме аутоматски израчунава (Кс2 И2) координате (горе десно) за регион постављања, на основу висине и ширине које одредите.
   • Напомена: Овај водич користи координате (Кс1 И1) – (163 4), и висину и ширину од 20 за регион постављања. Дефинишите било коју вредност за регион за пласман. Уверите се да регион покрива логику блинкинг_лед.
2. Омогућите опције Резервисано и Само за језгро.
3. Двапут кликните на опцију Роутинг Регион. Појављује се оквир за дијалог Логиц Лоцк Роутинг Регион Сеттингс.
4. Изаберите Фиксно са проширењем за тип Роутинг. Одабиром ове опције аутоматски се додељује дужина проширења од 2.
   • Напомена: Регион рутирања мора бити већи од региона постављања, да би се обезбедила додатна флексибилност за монтера када мотор усмерава различите личности.

Логиц Лоцк Регионс ВиндовПроверите да ли блинкинг_лед.ксф садржи следеће задатке, који одговарају вашем планирању пода:

Повезане информације
„Планирајте дизајн делимичне реконфигурације“ у корисничком водичу за Интел Куартус Приме Про Едитион: Делимична реконфигурација

Додавање контролера спољне конфигурације са делимичном реконфигурацијом Интел ФПГА ИП
Делимични реконфигурациони контролер екстерне конфигурације Интел ФПГА ИП се повезује са Интел Агилек ПР контролним блоком за управљање извором битова. Морате додати ову ИП адресу свом дизајну да бисте имплементирали спољну конфигурацију. Пратите ове кораке да бисте додали спољни контролер конфигурације делимичне реконфигурације
Интел ФПГА ИП за ваш пројекат:

1. Откуцајте Делимична реконфигурација у поље за претрагу ИП каталога (Алатке ➤ ИП Каталог).
2. Двапут кликните на Партиал Рецонфигуратион Ектернал Цонфигуратион Цонтроллер Интел ФПГА ИП.
3. У дијалогу Креирај варијанту ИП-а унесите ектернал_хост_пр_ип као File име, а затим кликните на Креирај. Појављује се уређивач параметара.
4. За параметар Омогући заузет интерфејс, изаберите Онемогући (подразумевана поставка). Када треба да користите овај сигнал, можете пребацити поставку на Омогући.

Омогућите параметар заузетог интерфејса у уређивачу параметара

1. Кликните File ➤ Сачувајте и изађите из едитора параметара без генерисања система. Едитор параметара генерише варијацију ИП ектернал_хост_пр_ип.ип file и додаје file на пројекат блинкинг_лед. АН 991: Делимична реконфигурација преко конфигурационих пинова (екстерни хост) Референтни дизајн 750856 | 2022.11.14 АН 991:
   • Напомена:
   • a. Ако копирате ектернал_хост_пр_ип.ип file из пр директоријума, ручно уредите блинкинг_лед.ксф file да укључите следећи ред: сет_глобал_ассигнмент -наме ИП_FILE пр_ип.ип
   • b. Поставите ИП_FILE задатак после СДЦ_FILE задаци (блинкинг_лед. дц) у вашем блинкинг_лед.ксф file. Овај редослед обезбеђује одговарајуће ограничење ИП језгра контролера делимичне реконфигурације.
   • Напомена: Да би открио сатове, .сдц file јер ПР ИП мора да прати било који .сдц који креира тактове које ИП језгро користи. Олакшавате ову наруџбу тако што ћете осигурати да .ип file јер се ПР ИП језгро појављује после било ког .ип fileс или .сдц fileс које користите да дефинишете ове часовнике у .ксф file за ревизију вашег Интел Куартус Приме пројекта. За више информација погледајте Упутство за коришћење ИП решења за делимичну реконфигурацију.

Ажурирање дизајна највишег нивоа

Да бисте ажурирали топ.св file са ПР_ИП инстанцом:

1. Да бисте инстанцу ектернал_хост_пр_ип додали дизајну највишег нивоа, скините коментар са следећих блокова кода у топ.св file:

Дефинисање Персона
Овај референтни дизајн дефинише три одвојене личности за једну ПР партицију. Да бисте дефинисали и укључили личности у свој пројекат:

1. Направите три СистемВерилог fileс, блинкинг_лед.св, блинкинг_лед_слов.св и блинкинг_лед_емпти.св у вашем радном директоријуму за три личности.

Референтни дизајн Персона

Напомена:

• блинкинг_лед.св је већ доступан као део fileкопирате из флат/поддиректоријума. Ово можете једноставно поново користити file.
• Ако креирате СистемВерилог fileс из Интел Куартус Приме уређивача текста, онемогућите опцију Адд file на тренутну опцију пројекта, када сачувате files.

Креирање ревизија

Ток ПР дизајна користи функцију ревизије пројекта у софтверу Интел Куартус Приме. Ваш почетни дизајн је основна ревизија, где дефинишете статичке границе региона и реконфигурабилне регионе на ФПГА. Од основне ревизије, ви креирате више ревизија. Ове ревизије садрже различите имплементације за ПР регионе. Међутим, све ревизије имплементације ПР-а користе исте резултате постављања највишег нивоа и рутирања из основне ревизије. Да бисте саставили ПР дизајн, морате креирати ревизију имплементације ПР-а за сваку особу. Поред тога, морате доделити типове ревизије за сваку од ревизија. Доступни типови ревизија су:

• Делимична реконфигурација – база
• Делимична реконфигурација – Персона Имплементација

Следећа табела наводи име ревизије и тип ревизије за сваку од ревизија:

Називи и типови ревизија

Назив ревизије	Ревисион Типе
блинкинг_лед.ксф	Делимична реконфигурација – база
блинкинг_лед_дефаулт.ксф	Делимична реконфигурација – Персона Имплементација
блинкинг_лед_слов.ксф	Делимична реконфигурација – Персона Имплементација
блинкинг_лед_емпти.ксф	Делимична реконфигурација – Персона Имплементација

Подешавање типа основне ревизије

1. Кликните на Пројекат ➤ Ревизије.
2. У Име ревизије, изаберите блинкинг_лед ревизију, а затим кликните на Постави тренутну.
3. Кликните на Примени. Блинкинг_лед ревизија се приказује као тренутна ревизија.
4. Да бисте подесили тип ревизије за блинкинг_лед, кликните на Задаци ➤ Подешавања ➤ Опште.
5. За Тип ревизије изаберите Делимична реконфигурација – База, а затим кликните на ОК.
6. Проверите да ли блинкинг_лед.ксф сада садржи следећи задатак: ##блинкинг_лед.ксф сет_глобал_ассигнмент -наме РЕВИСИОН_ТИПЕ ПР_БАСЕ

Креирање ревизија имплементације

1. Да бисте отворили оквир за дијалог Ревизије, кликните на Пројекат ➤ Ревизије.
2. Да бисте креирали нову ревизију, кликните двапут на < >.
3. У Име ревизије, наведите блинкинг_лед_дефаулт и изаберите блинкинг_лед за Засновано на ревизији.
4. За тип ревизије изаберите Делимична реконфигурација – ПерсонаИмплементатион.

Креирање ревизија

1. Слично, подесите тип ревизије за блинкинг_лед_слов и блинкинг_лед_емпти ревизије.
2. Проверите да ли је сваки .ксф file сада садржи следећу доделу: сет_глобал_ассигнмент -наме РЕВИСИОН_ТИПЕ ПР_ИМПЛ сет_инстанце_ассигнмент -наме ЕНТИТИ_РЕБИНДИНГ \ плаце_холдер -то у_блинкинг_лед где је плаце_холдер подразумевано име ентитета за новокреирану ревизију имплементације ПР.

Ревизије пројекта

Састављање основне ревизије

1. Да компајлирате основну ревизију, кликните на Обрада ➤ Покрени компилацију. Алтернативно, следећа команда компајлира основну ревизију: куартус_сх –флов цомпиле блинкинг_лед -ц блинкинг_лед
2. Прегледајте ток битова fileс које генерише у оутпут_fileс директоријум.

Генерисано Files

Име	Тип	Опис
блинкинг_лед.соф	Основно програмирање file	Користи се за конфигурацију базе са пуним чипом
блинкинг_лед.пр_партитион.рбф	ПР битстреам file за базну персону	Користи се за делимичну реконфигурацију основне личности.
блинкинг_лед_статиц.кдб	.кдб база података file	Финализована база података file користи се за увоз статичког региона.

Повезане информације

• „Планирајте дизајн делимичне реконфигурације“ у корисничком водичу за Интел Куартус Приме Про Едитион: Делимична реконфигурација
• „Постепена примена ограничења тлоцрта“ у корисничком водичу за Интел Куартус Приме Про Едитион: Делимична реконфигурација

Припрема ревизије имплементације ПР-а
Морате припремити ревизије имплементације ПР-а пре него што можете компајлирати и генерисати ПР битстреам за програмирање уређаја. Ово подешавање укључује додавање статичког региона .кдб file као извор file за сваку ревизију имплементације. Поред тога, морате навести одговарајући ентитет ПР региона.

1. Да поставите тренутну ревизију, кликните на Пројекат ➤ Ревизије, изаберите блинкинг_лед_дефаулт као име ревизије, а затим кликните на Постави тренутну.
2. Да бисте проверили тачан извор за сваку ревизију имплементације, кликните на Пројецт ➤Адд/Ремове Fileс у пројекту. Тхе блинкинг_лед.св file појављује се у file листа.

Fileс Страница

1. Поновите кораке од 1 до 2 да бисте проверили други извор ревизије имплементације files:

Назив ревизије имплементације	Извор File
блинкинг_лед_дефаулт	блинкинг_лед.св
блинкинг_лед_емпти	блинкинг_лед_емпти.св
блинкинг_лед_слов	блинкинг_лед_слов.св

1. Да бисте проверили .кдб file повезано са основном партицијом, кликните на Додели ➤ Дизајн партиција прозора. Потврдите да је Партициона база података File специфицира блинкинг_лед_статиц.кдб file, или двапут кликните на партициону базу података File ћелије да то одредите file. Алтернативно, следећа команда ово додељује file: сет_инстанце_ассигнмент -наме КДБ_FILE_ПАРТИТИОН \ блинкинг_лед_статиц.кдб -до |
2. У ћелији Поновно везивање ентитета наведите име ентитета сваке ПР партиције коју промените у ревизији имплементације. За ревизију имплементације блинкинг_лед_дефаулт, име ентитета је блинкинг_лед. У овом водичу, ви преписујете инстанцу у_блинкинг_лед из компајлирања основне ревизије са новим блинкинг_лед ентитетом.

Напомена: Додељивање поновног повезивања ентитета чувара места се аутоматски додаје у ревизију имплементације. Међутим, морате променити подразумевано име ентитета у додели у одговарајуће име ентитета за ваш дизајн.

Назив ревизије имплементације	Поновно везивање ентитета
блинкинг_лед_дефаулт	блинкинг_лед
блинкинг_лед_слов	блинкинг_лед_слов
блинкинг_лед_емпти	блинкинг_лед_емпти

Поновно повезивање ентитета

1. Да бисте компајлирали дизајн, кликните на Обрада ➤ Покрени компилацију. Алтернативно, следећа команда компајлира овај пројекат: куартус_сх –флов цомпиле блинкинг_лед –ц блинкинг_лед_дефаулт
2. Поновите горе наведене кораке да припремите блинкинг_лед_слов и блинкинг_лед_емпти ревизије: куартус_сх – ток компајлирање блинкинг_лед –ц блинкинг_лед_слов куартус_сх – компајлирање тока блинкинг_лед –ц блинкинг_лед_емпт

Напомена: Можете навести било која подешавања специфична за монтера која желите да примените током компилације имплементације ПР-а. Специфична подешавања за монтажер утичу само на уклапање личности, без утицаја на увезени статички регион.

Програмирање одбора
Овај водич користи Интел Агилек Ф-Сериес ФПГА развојну плочу на клупи, изван ПЦИе* слота на вашој хост машини. Пре него што програмирате плочу, проверите да ли сте обавили следеће кораке:

1. Повежите напајање са Интел Агилек Ф-Сериес ФПГА развојном плочом.
2. Повежите Интел ФПГА кабл за преузимање између УСБ порта вашег рачунара и порта Интел ФПГА кабла за преузимање на развојној плочи.

Да бисте покренули дизајн на Интел Агилек Ф-Сериес ФПГА развојној плочи:

1. Отворите софтвер Интел Куартус Приме и кликните на Тоолс ➤ Программер.
2. У програматору кликните на Подешавање хардвера и изаберите УСБ-Бластер.
3. Кликните на Ауто Детецт и изаберите уређај, АГФБ014Р24АР0.
4. Кликните на ОК. Интел Куартус Приме софтвер открива и ажурира програматор са три ФПГА уређаја на плочи.
5. Изаберите уређај АГФБ014Р24АР0, кликните на Промени File и учитајте блинкинг_лед_дефаулт.соф file.
6. Омогући програм/конфигурисање за блинкинг_лед_дефаулт.соф file.
7. Кликните на Старт и сачекајте да трака напретка достигне 100%.
8. Посматрајте како ЛЕД диоде на плочи трепћу истом фреквенцијом као и оригинални равни дизајн.
9. Да бисте програмирали само ПР регион, кликните десним тастером миша на блинкинг_лед_дефаулт.соф file у Програматору и кликните на Додај ПР програмирање File.
10. Изаберите блинкинг_лед_слов.пр_партитион.рбф file.
11. Онемогући програм/конфигурисање за блинкинг_лед_дефаулт.соф file.
12. Омогућите Програм/Цонфигуре за блинкинг_лед_слов.пр_партитион.рбф file и кликните на Старт. На плочи, посматрајте ЛЕД[0] и ЛЕД[1] како настављају да трепере. Када трака напретка достигне 100%, ЛЕД[2] и ЛЕД[3] трепере спорије.
13. Да бисте репрограмирали ПР регион, кликните десним тастером миша на .рбф file у Програматору и кликните на Цханге ПР Програминг File.
14. Изаберите .рбф fileс да друге две личности посматрају понашање на табли. Учитавање блинкинг_лед_дефаулт.рбф file узрокује да ЛЕД диоде трепћу на одређеној фреквенцији и учитавају блинкинг_лед_емпти.рбф file узрокује да ЛЕД диоде остану укључене.

Програмирање Интел Агилек Ф-серије ФПГА развојне плочеТок тестирања хардвера

Следеће секвенце описују ток тестирања хардвера референтног дизајна.
Подешавање хардвера спољног хоста Интел Агилек уређаја

Програмирајте помоћни ФПГА (екстерни хост)
Следећи низ описује програмирање помоћног ФПГА који ради као спољни хост ПР процеса:

1. Одредите подешавање интерфејса Авалон за стримовање које одговара режиму који изаберете (к8, к16 или к32).
2. Иницијализујте платформу програмирањем помоћне ФПГА помоћу Интел Куартус Приме програматора и повезаног конфигурационог кабла.
3. Користећи помоћни ФПГА, прочитајте сигнале ЦОНФ_ДОНЕ и АВСТ_РЕАДИ. ЦОНФ_ДОНЕ би требало да буде 0, АВСТ_РЕАДИ би требало да буде 1. Логички висок ниво на овом пину указује да је СДМ спреман да прихвати податке са спољног хоста. Овај излаз је део СДМ И/О.

Напомена: Пин ЦОНФ_ДОНЕ сигнализира спољном хосту да је пренос битова успешно. Користите ове сигнале само за надгледање целог процеса конфигурације чипа. Погледајте Кориснички водич за Интел Агилек конфигурацију за више информација о овом пину.

Програмирајте ДУТ ФПГА са пуним чипом СОФ преко екстерног хоста Следећи низ описује програмирање ДУТ ФПГА са пуним чипом СРАМ објекта File (.соф) користећи хост Авалон интерфејс за стриминг:

1. Упишите цео ток битова у ДДР4 екстерну меморију помоћне ФПГА (екстерни хост).
2. Конфигуришите ДУТ ФПГА са пуним .соф чипом користећи Авалон интерфејс за стриминг (к8, к16, к32).
3. Прочитајте статусне сигнале конфигурације ДУТ ФПГА. ЦОНФ_ДОНЕ треба да буде 1, АВСТ_РЕАДИ треба да буде 0.

Временске спецификације: Делимична реконфигурација екстерног контролера Интел ФПГА ИП

Програмирајте ДУТ ФПГА са Фирст Персона преко спољног хоста

1. Примените замрзавање на циљни ПР регион у ДУТ ФПГА.
2. Користећи Интел Куартус Приме системску конзолу, потврдите пр_рекуест да бисте започели делимичну реконфигурацију. АВСТ_РЕАДИ би требало да буде 1.
3. Упишите први ПР персона битстреам у ДДР4 екстерну меморију помоћне ФПГА (екстерни хост).
4. Користећи Авалон интерфејс за стриминг (к8, к16, к32), реконфигуришите ДУТ ФПГА са првим персоналним битстреамом.
5. Да бисте надгледали ПР статус, кликните на Тоолс ➤ Систем Цонсоле да бисте покренули Систем Цонсоле. У системској конзоли пратите ПР статус:
   • пр_еррор је 2—реконфигурација је у току.
   • пр_еррор је 3—реконфигурација је завршена.
6. Примените унфреезе на ПР регион у ДУТ ФПГА.

Напомена: Ако дође до грешке током ПР операције, као што је неуспех у провери верзије или провери ауторизације, ПР операција се прекида.

Повезане информације

• Кориснички водич за Интел Агилек конфигурацију
• Кориснички водич за Интел Куартус Приме Про Едитион: Алати за отклањање грешака

Историја ревизија документа за АН 991: Делимична реконфигурација преко конфигурационих пинова (екстерни хост) Референтни дизајн за Интел Агилек Ф-серију ФПГА развојну плочу

Верзија документа	Интел Куартус Приме верзија	Промене
2022.11.14	22.3	• Прво издање.

АН 991: Делимична реконфигурација преко конфигурационих пинова (екстерни хост) Референтни дизајн: за Интел Агилек Ф-Сериес ФПГА развојну плочу

Одговори на најчешћа питања:

• Q Шта је ПР преко конфигурационих пинова?
• A Конфигурација спољног хоста на страни 3
• Q Шта ми је потребно за овај референтни дизајн?
• A Референтни захтеви за дизајн на страни 6
• Q Где могу добити референтни дизајн?
• A Референтни захтеви за дизајн на страни 6
• Q Како да извршим ПР преко екстерне конфигурације?
• A Референтни водич за дизајн на страници 6
• Q Шта је ПР персона?
• A Дефинисање личности на страни 11
• Q Како да програмирам плочу?
• A Програмирајте таблу на страни 17
• Q Која су позната питања и ограничења ПР-а?
• A Форуми подршке за Интел ФПГА: ПР
• Q Да ли имате обуку о ПР-у?
• A Интел ФПГА Тецхницал Траининг Цаталог

Онлине верзија Пошаљи повратне информације

• ИД: 750856
• верзија: 2022.11.14

Документи / Ресурси

Intel 750856 Agilex FPGA развојна плоча [пдф] Упутство за кориснике 750856, 750857, 750856 Агилек ФПГА развојна плоча, Агилек ФПГА развојна плоча, ФПГА развојна плоча, развојна плоча, плоча

Референце

• Упутство за употребу