Intel 750856 Agilex FPGA Komisyon Konsèy Devlopman

Enfòmasyon sou pwodwi

Konsepsyon referans sa a se pou Komisyon Konsèy Devlopman FPGA Intel Agilex F-Series. Li itilize Kontwolè Konfigirasyon Ekstèn Rekonfigirasyon Pasyèl Intel FPGA IP epi li gen yon rejyon PR senp. Intel Agilex Device External Host Hardware Setup la konsiste de yon aparèy ekstèn (Helper FPGA), yon DUT FPGA, ak konsepsyon lame ekstèn ou a. Konsepsyon lame a nan aparèy ekstèn lan responsab pou òganize pwosesis PR. Broch PR yo itilize pou konekte tou de aparèy epi yo ka nenpòt I / O itilizatè ki disponib.

Enstriksyon Itilizasyon Pwodwi

Konfigirasyon lame ekstèn

Pou fè konfigirasyon lame ekstèn, swiv etap sa yo:

1. Kreye yon konsepsyon lame nan yon aparèy ekstèn pou òganize pwosesis PR.
2. Konekte broch PR yo soti nan aparèy ekstèn lan nan Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP nan DUT FPGA la.
3. Done konfigirasyon kouran soti nan konsepsyon lame a nan Intel Agilex Avalon broch koòdone difizyon ki koresponn ak siyal PR handshaking soti nan IP la.

Rekonfigurasyon pasyèl atravè Konfigirasyon Pins Operasyon

Sekans sa a dekri operasyon an nan rekonfigirasyon pasyèl atravè broch konfigirasyon:

1. Afime pin pr_request ki konekte ak Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP.
2. IP a afime yon siyal okipe pou endike ke pwosesis PR a an pwogrè (si ou vle).
3. Si sistèm konfigirasyon an pare pou yon operasyon PR, avst_ready pin afime, ki endike ke li pare pou aksepte done.
4. Difize done konfigirasyon PR yo sou pin avst_data ak pin avst_valid la, swiv spesifikasyon difizyon Avalon pou transfè done ak backpressure.
5. Difizyon sispann lè pin avst_ready la de-afime.
6. De-afime pin avst_ready pou endike ke pa gen okenn done plis obligatwa pou operasyon PR a.
7. Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP de-afime siyal la okipe pou endike fen pwosesis la (si ou vle).

Rekonfigirasyon Pasyèl atravè Konfigirasyon Pins (Ekstè Lame) Konsepsyon Referans

Nòt aplikasyon sa a demontre yon pati nan rekonfigirasyon atravè broch konfigirasyon (lame ekstèn) sou tablo devlopman Intel® Agilex® F-Series FPGA.

Konsepsyon referans souview

Karakteristik rkonfigirasyon pasyèl (PR) pèmèt ou rekonfigire yon pati nan FPGA a dinamik, pandan y ap rès konsepsyon FPGA la ap kontinye fonksyone. Ou ka kreye plizyè pèsonaj pou yon rejyon an patikilye nan konsepsyon ou ki pa afekte operasyon nan zòn andeyò rejyon sa a. Metodoloji sa a efikas nan sistèm kote plizyè fonksyon pataje menm resous aparèy FPGA yo. Vèsyon aktyèl lojisyèl Intel Quartus® Prime Pro Edition prezante yon nouvo konpilasyon senplifye pou yon pati nan rekonfigirasyon. Konsepsyon referans Intel Agilex sa a sèvi ak Rekonfigirasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP epi li gen yon rejyon PR senp.

Intel Agilex Aparèy External Host Hardware Setup

Konfigirasyon lame ekstèn

Nan konfigirasyon lame ekstèn, ou dwe premye kreye yon konsepsyon lame nan yon aparèy ekstèn pou òganize pwosesis PR a, jan Intel Agilex Device External Host Hardware Setup montre. Konsepsyon lame a voye done konfigirasyon nan Intel Agilex Avalon broch koòdone difizyon ki koresponn ak siyal PR handshaking ki soti nan Kontwolè Konfigirasyon Ekstèn Rekonfigirasyon Pasyèl Intel FPGA IP. Broch PR ou itilize pou konekte tou de aparèy yo kapab nenpòt I/O itilizatè ki disponib.

Sekans sa a dekri rekonfigirasyon pasyèl la atravè operasyon broch konfigirasyon:

1. Premyèman afime pin pr_request ki konekte ak Rekonfigirasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP la.
2. IP a afime yon siyal okipe pou endike ke pwosesis PR a an pwogrè (si ou vle).
3. Si sistèm konfigirasyon an pare pou sibi yon operasyon PR, avst_ready pin afime ki endike ke li pare pou aksepte done.
4. Kòmanse difize done konfigirasyon PR yo sou pin avst_data ak pin avst_valid la, pandan w ap obsève spesifikasyon difizyon Avalon pou transfè done ak backpressure.
5. Difizyon sispann chak fwa avst_ready PIN la de-afime.
6. Apre yo fin difize tout done konfigirasyon yo, avst_ready PIN la de-afime pou endike ke pa gen okenn done plis obligatwa pou operasyon PR.
7. Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP desè siyal okipe a pou endike fen pwosesis la (si ou vle).
8. Ou ka tcheke broch pr_done ak pr_error pou konfime si operasyon PR a te konplete avèk siksè. Si yon erè rive, tankou echèk nan tcheke vèsyon an ak tcheke otorizasyon, operasyon PR a fini.

Enfòmasyon ki gen rapò

• Intel Agilex F-Series FPGA Development Kit Web Paj
• Intel Agilex F-Series FPGA Development Kit Gid itilizatè
• Gid itilizatè Intel Quartus Prime Pro Edition: Rekonfigurasyon pasyèl

Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP
Kontwolè Konfigirasyon Ekstèn Rekonfigurasyon Pasyèl la oblije sèvi ak broch konfigirasyon pou difize done PR pou operasyon PR. Ou dwe konekte tout pò segondè yo nan Rekonfigirasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP a nan pin pr_request la pou pèmèt handshaking nan lame a ak manadjè aparèy sekirite (SDM) ki soti nan nwayo a. SDM a detèmine ki kalite broch konfigirasyon yo itilize, dapre anviwònman MSEL ou a.

Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP

Rekonfigurasyon Pasyèl Anviwònman Paramèt Kontwolè Konfigirasyon Ekstèn

Paramèt	Valè	Deskripsyon
Pèmèt entèfas okipe	Pèmèt or Enfim	Pèmèt ou Aktive oswa Enfim koòdone Okipe a, ki afime yon siyal pou endike ke pwosesis PR an pwogrè pandan konfigirasyon ekstèn. Anviwònman defo se Enfim.

Rekonfigirasyon pasyèl pò kontwolè konfigirasyon ekstèn

Non Port	Lajè	Direksyon	Fonksyon
pr_demann	1	Antre	Endike ke pwosesis PR a pare pou kòmanse. Siyal la se yon kanal ki pa synchrone ak nenpòt siyal revèy.
pr_error	2	Sòti	Endike yon erè rekonfigirasyon pasyèl.: • 2'b01 — erè PR jeneral • 2'b11 — erè bitstream enkonpatib Siyal sa yo se kanal ki pa synchrone ak nenpòt sous revèy.
pr_done	1	Sòti	Endike ke pwosesis PR a fini. Siyal la se yon kanal ki pa synchrone ak nenpòt siyal revèy.
kòmanse_adr	1	Antre	Espesifye adrès kòmansman done PR nan Active Serial Flash. Ou pèmèt siyal sa a lè w chwazi swa Avalon®-ST or Serial aktif pou la Pèmèt Pins Avalon-ST oswa Pins seri aktif paramèt. Siyal la se yon kanal ki pa synchrone ak nenpòt siyal revèy.
reset	1	Antre	Aktif segondè, synchrone reset siyal.
soti_klk	1	Sòti	Sous revèy ki jenere soti nan yon osilator entèn.
okipe	1	Sòti	IP a deklare siyal sa a pou endike transfè done PR an pwogrè. Ou pèmèt siyal sa a lè w chwazi Pèmèt pou la Pèmèt koòdone okipe paramèt.

Kondisyon konsepsyon referans

Sèvi ak konsepsyon referans sa a mande pou bagay sa yo:

• Enstalasyon Intel Quartus Prime Pro Edition vèsyon 22.3 ak sipò pou fanmi aparèy Intel Agilex.
• Koneksyon ak tablo devlopman Intel Agilex F-Series FPGA sou ban an.
• Telechaje konsepsyon an eksampli disponib nan kote sa a: https://github.com/intel/fpga-partial-reconfig.

Pou telechaje desen an example:

1. Klike sou klonaj oswa telechaje.
2. Klike sou Download ZIP. Dekonprime fpga-partial-reconfig-master.zip la file.
3. Navige nan subfolder tutoryèl/agilex_external_pr_configuration pou jwenn aksè nan konsepsyon referans la.

Referans Design Pajman

Etap sa yo dekri aplikasyon an nan rekonfigirasyon pasyèl atravè broch konfigirasyon (lame ekstèn) sou tablo devlopman Intel Agilex F-Series FPGA:

• Etap 1: Kòmanse
• Etap 2: Kreye yon patisyon konsepsyon
• Etap 3: Afektasyon Plasman ak Routage Rejyon yo
• Etap 4: Ajoute IP Rekonfigirasyon Pasyèl Kontwolè Konfigirasyon Ekstèn
• Etap 5: Defini Personas
• Etap 6: Kreye revizyon
• Etap 7: Konpile Revizyon Baz la
• Etap 8: Prepare revizyon aplikasyon PR
• Etap 9: Pwogramasyon Komisyon Konsèy la

Etap 1: Kòmanse
Pou kopye konsepsyon referans la files nan anviwònman k ap travay ou ak konpile konsepsyon plat blinking_led la:

1. Kreye yon anyè nan anviwònman k ap travay ou a, agilex_pcie_devkit_blinking_led_pr.
2. Kopi leson patikilye yo telechaje/agilex_pcie_devkit_blinking_led/flat sou-dosyè nan anyè a, agilex_pcie_devkit_blinking_led_pr.
3. Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Louvri Pwojè epi chwazi blinking_led.qpf.
4. Pou elabore yerachi konsepsyon plat la, klike sou Pwosesis ➤ Kòmanse ➤ Kòmanse analiz ak sentèz. Altènativman, nan liy lòd la, kouri lòd sa a: quartus_syn blinking_led -c blinking_led

Kreye yon patisyon konsepsyon

Ou dwe kreye patisyon konsepsyon pou chak rejyon PR ke ou vle pasyèlman rekonfigire. Etap sa yo kreye yon patisyon konsepsyon pou egzanp u_blinking_led la.

Kreye patisyon konsepsyon

1. Klike sou egzanp u_blinking_led nan Project Navigator epi klike sou Design Partition ➤ Reconfigurable. Yon icon patisyon konsepsyon parèt akote chak egzanp ki mete kòm yon patisyon.
2. Klike sou Devwa ➤ Fenèt Design Partitions. Fenèt la montre tout patisyon konsepsyon nan pwojè a.
3. Edit non patisyon an nan Fenèt Partitions Design la lè w klike sou non an doub. Pou konsepsyon referans sa a, chanje non patisyon an pr_partition
   • Nòt: Lè ou kreye yon patisyon, lojisyèl Intel Quartus Prime otomatikman jenere yon non patisyon, ki baze sou non egzanp lan ak chemen yerachi. Non patisyon default sa a ka varye selon chak egzanp.
4. Pou ekspòte rejyon estatik finalize a soti nan konpile revizyon baz la, double-klike sou antre pou root_partition nan Post Final Export la. File kolòn, epi tape blinking_led_static. gdb.

Ekspòte Post Final Snapshot nan Fenèt Partitions DesignVerifye ke blinking_led.qsf gen devwa sa yo, ki koresponn ak patisyon konsepsyon rekonfigurabl ou a:

Enfòmasyon ki gen rapò
"Kreye patisyon konsepsyon" nan Gid itilizatè Intel Quartus Prime Pro Edition: Rekonfigurasyon pasyèl

Afektasyon Plasman ak Rejyon Wout pou yon Patisyon PR
Pou chak revizyon baz ou kreye, koule konsepsyon PR a mete nwayo pèsonaj ki koresponn lan nan rejyon patisyon PR ou a. Pou lokalize epi bay rejyon PR a nan plan etaj aparèy la pou revizyon baz ou a:

1. Klike sou egzanp u_blinking_led nan Project Navigator epi klike sou Rejyon Logic Lock ➤ Kreye Nouvo Rejyon Logic Lock. Rejyon an parèt sou Fenèt Rejyon Lojik Lock.
2. Rejyon plasman ou a dwe mete lojik blinking_led la. Chwazi rejyon plasman an lè w lokalize ne nan Chip Planner. Dwa-klike sou non rejyon u_blinking_led la nan Fenèt Rejyon Lojik Lock epi klike

Jwenn Node ➤ Jwenn nan Chip Planner. Rejyon u_blinking_led la kode koulè

Chip Planner Node Location pou blinking_led

1. Nan fenèt Rejyon lojik Lock yo, presize kowòdone rejyon plasman yo nan kolòn Orijin. Orijin nan koresponn ak kwen ki pi ba-gòch nan rejyon an. Pou egzanpample, pou mete yon rejyon plasman ak (X1 Y1) kowòdone kòm (163 4), presize Orijin nan kòm X163_Y4. Lojisyèl Intel Quartus Prime otomatikman kalkile kowòdone (X2 Y2) (anwo adwat) pou rejyon plasman an, ki baze sou wotè ak lajè ou presize.
   • Nòt: Tutorial sa a sèvi ak kowòdone (X1 Y1) - (163 4), ak yon wotè ak lajè 20 pou rejyon plasman an. Defini nenpòt valè pou rejyon plasman an. Asire ke rejyon an kouvri lojik blinking_led la.
2. Pèmèt opsyon rezève ak debaz sèlman.
3. Double-klike sou opsyon nan Rejyon Route. Bwat dyalòg Anviwònman Rejyon lojik Lock Routing la parèt.
4. Chwazi Fiks ak ekspansyon pou kalite Routage. Chwazi opsyon sa a otomatikman bay yon longè ekspansyon 2.
   • Nòt: Rejyon routage a dwe pi gwo pase rejyon plasman an, pou bay plis fleksibilite pou Fitter la lè motè a travèse diferan pèsonaj.

Lojik Lock Rejyon FenètVerifye ke blinking_led.qsf genyen devwa sa yo, ki koresponn ak planifikasyon ou a:

Enfòmasyon ki gen rapò
"Floorplaning the Partial Reconfiguration Design" nan Intel Quartus Prime Pro Edition Gid itilizatè: Rekonfigurasyon pasyèl

Ajoute Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP
Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP koòdone ak blòk kontwòl Intel Agilex PR pou jere sous bitstream la. Ou dwe ajoute IP sa a nan konsepsyon ou pou aplike konfigirasyon ekstèn. Swiv etap sa yo pou ajoute Kontwolè Konfigirasyon Ekstèn Pasyèl Rekonfigirasyon an
Intel FPGA IP nan pwojè ou a:

1. Tape Rekonfigirasyon Pasyèl nan jaden rechèch Katalòg IP (Zouti ➤ Katalòg IP).
2. Double-klike sou Rekonfigurasyon Pasyèl Kontwolè Konfigirasyon Ekstèn Intel FPGA IP.
3. Nan bwat dyalòg Kreye IP Variant, tape external_host_pr_ip kòm la File non, epi klike sou Kreye. Editè paramèt la parèt.
4. Pou paramèt Pèmèt koòdone okipe, chwazi Enfim (anviwònman default la). Lè ou bezwen sèvi ak siyal sa a, ou ka chanje anviwònman an Pèmèt.

Pèmèt paramèt entèfas okipe nan Editè Paramèt

1. Klike sou File ➤ Sove epi sòti editè paramèt la san yo pa jenere sistèm lan. Editè paramèt la jenere varyasyon IP external_host_pr_ip.ip file epi li ajoute a file nan pwojè blinking_led la. AN 991: Rekonfigurasyon Pasyèl atravè Broch Konfigirasyon (Lame Ekstèn) Konsepsyon Referans 750856 | 2022.11.14 AN 991:
   • Nòt:
   • a. Si w ap kopye external_host_pr_ip.ip la file soti nan anyè pr la, manyèlman edite blinking_led.qsf la file enkli liy sa a: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Mete IP_ laFILE devwa apre SDC_ laFILE devwa (blinking_led. dc) nan blinking_led.qsf ou file. Kòmandman sa a asire kontrent apwopriye nan nwayo IP Kontwolè Rekonfigurasyon Pasyèl la.
   • Nòt: Pou detekte revèy yo, .sdc la file pou PR IP a dwe swiv nenpòt .sdc ki kreye revèy yo ke nwayo IP a itilize. Ou fasilite lòd sa a lè w asire ke .ip file pou nwayo a IP PR parèt apre nenpòt ki .ip files oswa .sdc files ke ou itilize pou defini revèy sa yo nan .qsf la file pou revizyon pwojè Intel Quartus Prime ou a. Pou plis enfòmasyon, al gade nan Gid Itilizatè IP Solutions Reconfiguration Pasyèl la.

Mete ajou konsepsyon an tèt nivo

Pou mete ajou top.sv la file ak egzanp PR_IP la:

1. Pou ajoute egzanp external_host_pr_ip a nan konsepsyon nivo siperyè a, retire blòk kòd sa yo nan top.sv la. file:

Defini Personas
Konsepsyon referans sa a defini twa pèsonaj separe pou yon sèl patisyon PR. Pou defini epi mete pèsonaj yo nan pwojè ou a:

1. Kreye twa SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, ak blinking_led_empty.sv nan anyè k ap travay ou pou twa pèsonaj yo.

Referans Design Personas

Nòt:

• blinking_led.sv deja disponib kòm yon pati nan files ou kopye nan plat/sou-anyè. Ou ka senpleman réutiliser sa a file.
• Si ou kreye SystemVerilog la files soti nan Intel Quartus Prime Text Editè a, enfim Add la file nan opsyon pwojè aktyèl la, lè sove a files.

Kreye revizyon

Flux konsepsyon PR a sèvi ak karakteristik revizyon pwojè a nan lojisyèl Intel Quartus Prime. Inisyal konsepsyon ou a se revizyon baz la, kote ou defini fwontyè rejyon estatik ak rejyon reconfigurable sou FPGA la. Soti nan revizyon debaz la, ou kreye revizyon miltip. Revizyon sa yo genyen diferan aplikasyon pou rejyon PR yo. Sepandan, tout revizyon egzekisyon PR yo itilize menm rezilta plasman nan nivo siperyè ak menm rezilta revizyon debaz la. Pou konpile yon konsepsyon PR, ou dwe kreye yon revizyon aplikasyon PR pou chak pèsonaj. Anplis de sa, ou dwe bay kalite revizyon pou chak revizyon yo. Kalite revizyon ki disponib yo se:

• Rekonfigurasyon pasyèl - Baz
• Rekonfigurasyon Pasyèl - Aplikasyon Persona

Tablo sa a bay non revizyon an ak kalite revizyon pou chak revizyon yo:

Non ak Kalite revizyon

Non Revizyon	Kalite revizyon
blinking_led.qsf	Rekonfigurasyon pasyèl - Baz
blinking_led_default.qsf	Rekonfigurasyon Pasyèl - Aplikasyon Persona
blinking_led_slow.qsf	Rekonfigurasyon Pasyèl - Aplikasyon Persona
blinking_led_empty.qsf	Rekonfigurasyon Pasyèl - Aplikasyon Persona

Mete Kalite Revizyon Baz la

1. Klike sou Pwojè ➤ Revizyon.
2. Nan Non Revizyon, chwazi revizyon blinking_led la, epi klike sou Mete aktyèl la.
3. Klike sou Aplike. Revizyon blinking_led la parèt kòm revizyon aktyèl la.
4. Pou mete Kalite Revizyon pou blinking_led, klike sou Devwa ➤ Anviwònman ➤ Jeneral.
5. Pou Kalite Revizyon, chwazi Rekonfigurasyon Pasyèl - Baz, epi klike sou OK.
6. Verifye ke blinking_led.qsf kounye a gen devwa sa a: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Kreye revizyon aplikasyon

1. Pou ouvri bwat dyalòg Revizyon an, klike sou Pwojè ➤ Revizyon.
2. Pou kreye yon nouvo revizyon, double-klike sou < >.
3. Nan non revizyon, presize blinking_led_default epi chwazi blinking_led pou Baze sou revizyon.
4. Pou kalite Revizyon an, chwazi Rekonfigurasyon Pasyèl - Implementation Persona.

Kreye revizyon

1. Menm jan an tou, mete kalite revizyon pou revizyon blinking_led_slow ak blinking_led_empty.
2. Verifye ke chak .qsf file kounye a gen devwa sa a: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kote, place_holder se non antite default pou revizyon aplikasyon PR ki fèk kreye a.

Revizyon pwojè yo

Konpile Revizyon Baz la

1. Pou konpile revizyon debaz la, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Altènativman, kòmandman sa a konpile revizyon baz la: quartus_sh –flow compile blinking_led -c blinking_led
2. Enspekte bitstream la files ki jenere nan pwodiksyon an_fileanyè a.

Jenere Files

Non	Kalite	Deskripsyon
blinking_led.sof	Programmasyon de baz file	Itilize pou konfigirasyon baz plen chip
blinking_led.pr_partition.rbf	PR bitstream file pou pèsonaj de baz	Itilize pou rekonfigirasyon pasyèl nan pèsonaj de baz.
blinking_led_static.qdb	.qdb baz done file	Finalize baz done file itilize pou enpòte rejyon estatik la.

Enfòmasyon ki gen rapò

• "Floorplaning the Partial Reconfiguration Design" nan Intel Quartus Prime Pro Edition Gid itilizatè: Rekonfigurasyon pasyèl
• "Aplike kontrent plan etaj yo de pli zan pli" nan Intel Quartus Prime Pro Edition Gid itilizatè: Rekonfigurasyon pasyèl

Prepare revizyon aplikasyon PR
Ou dwe prepare revizyon aplikasyon PR yo anvan ou ka konpile ak jenere PR bitstream la pou pwogramasyon aparèy. Konfigirasyon sa a gen ladan ajoute rejyon estatik .qdb file kòm sous la file pou chak revizyon aplikasyon. Anplis de sa, ou dwe presize antite ki koresponn nan rejyon PR a.

1. Pou mete revizyon aktyèl la, klike sou Pwojè ➤ Revizyon, chwazi blinking_led_default kòm non Revizyon, epi klike sou Mete aktyèl la.
2. Pou verifye sous ki kòrèk la pou chak revizyon aplikasyon, klike sou Pwojè ➤Ajoute/Retire Files nan Pwojè. blinking_led.sv la file parèt nan file lis.

Files Paj

1. Repete etap 1 jiska 2 pou verifye lòt sous revizyon aplikasyon an files:

Non Revizyon Aplikasyon an	Sous File
blinking_led_default	blinking_led.sv
clignotant_led_vid	blinking_led_empty.sv
clignotant_led_ralanti	blinking_led_slow.sv

1. Pou verifye .qdb la file ki asosye ak patisyon rasin lan, klike sou Devwa ➤ Fenèt Design Partitions. Konfime ke baz done patisyon an File espesifye blinking_led_static.qdb la file, oswa double-klike sou baz done patisyon an File selil pou presize sa file. Altènativman, lòd sa a bay sa a file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Nan selil Re-obligasyon antite a, presize non antite chak patisyon PR ou chanje nan revizyon aplikasyon an. Pou revizyon aplikasyon blinking_led_default, non antite a se blinking_led. Nan leson patikilye sa a, ou ranplase egzanp u_blinking_led ki soti nan konpile revizyon baz la ak nouvo antite blinking_led la.

Nòt: Yo ajoute yon plasman relying antite nan revizyon aplikasyon an otomatikman. Sepandan, ou dwe chanje non antite default nan plasman an nan yon non antite ki apwopriye pou konsepsyon ou.

Non Revizyon Aplikasyon an	Antite Re-obligatwa
blinking_led_default	clignotant_led
clignotant_led_ralanti	clignotant_led_ralanti
clignotant_led_vid	clignotant_led_vid

Reliant antite

1. Pou konpile konsepsyon an, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Altènativman, kòmandman sa a konpile pwojè sa a: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Repete etap ki anwo yo pou prepare revizyon blinking_led_slow ak blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nòt: Ou ka presize nenpòt paramèt espesifik Fitter ke ou vle aplike pandan konpilasyon aplikasyon PR. Anviwònman espesifik pi bon yo afekte sèlman anfòm pèsonaj la, san yo pa afekte rejyon estatik enpòte a.

Pwogramasyon Komisyon Konsèy la
Tutorial sa a sèvi ak yon tablo devlopman Intel Agilex F-Series FPGA sou ban an, deyò plas PCIe * nan machin lame ou a. Anvan ou pwograme tablo a, asire w ke ou te konplete etap sa yo:

1. Konekte ekipman pou pouvwa a nan tablo devlopman Intel Agilex F-Series FPGA.
2. Konekte Intel FPGA Telechaje Kab la ant pò USB PC ou ak pò Intel FPGA Telechaje Kab la sou tablo devlopman an.

Pou kouri konsepsyon an sou tablo devlopman Intel Agilex F-Series FPGA:

1. Louvri lojisyèl Intel Quartus Prime a epi klike sou Zouti ➤ Pwogramè.
2. Nan pwogramè a, klike sou Enstalasyon Materyèl epi chwazi USB-Blaster.
3. Klike sou Auto Detect epi chwazi aparèy la, AGFB014R24AR0.
4. Klike sou OK. Lojisyèl Intel Quartus Prime detekte ak mete ajou Pwogramè a ak twa aparèy FPGA yo sou tablo a.
5. Chwazi aparèy AGFB014R24AR0 a, klike sou Chanje File epi chaje blinking_led_default.sof la file.
6. Pèmèt Pwogram/Konfigure pou blinking_led_default.sof file.
7. Klike sou Kòmanse epi tann ba pwogrè a rive nan 100%.
8. Obsève LED yo sou tablo a k ap flache nan menm frekans ak konsepsyon plat orijinal la.
9. Pou pwograme sèlman rejyon PR a, klike sou blinking_led_default.sof file nan Pwogramè a epi klike sou Add PR Programming File.
10. Chwazi blinking_led_slow.pr_partition.rbf la file.
11. Enfim Pwogram/Konfigure pou blinking_led_default.sof file.
12. Pèmèt Pwogram/Konfigure pou blinking_led_slow.pr_partition.rbf file epi klike sou Kòmanse. Sou tablo a, obsève LED[0] ak LED[1] kontinye ap bat. Lè ba pwogrè a rive nan 100%, LED[2] ak LED[3] vin pi dousman.
13. Pou repwograme rejyon PR a, klike sou .rbf la file nan Pwogramasyon an epi klike sou Chanje pwogram PR File.
14. Chwazi .rbf la files pou de lòt pèsonaj yo obsève konpòtman an sou tablo a. Chaje blinking_led_default.rbf la file lakòz LED yo bat je nan yon frekans espesifik, epi chaje blinking_led_empty.rbf la file lakòz LED yo rete ON.

Pwogramasyon Intel Agilex F-Series FPGA Devlopman Komisyon Konsèy laFlow tès pyès ki nan konpitè

Sekans sa yo dekri koule tès pyès ki nan konpitè konsepsyon referans.
Intel Agilex Aparèy External Host Hardware Setup

Pwogram asistan FPGA (Lame Ekstèn)
Sekans sa a dekri pwogram asistan FPGA ki opere kòm lame ekstèn pwosesis PR:

1. Espesifye anviwònman koòdone difizyon Avalon ki koresponn ak mòd ou chwazi a (x8, x16, oswa x32).
2. Inisyalize platfòm la pa pwogramasyon asistan FPGA lè l sèvi avèk Intel Quartus Prime Programmer ak kab konfigirasyon konekte.
3. Sèvi ak asistan FPGA, li siyal CONF_DONE ak AVST_READY. CONF_DONE ta dwe 0, AVST_READY ta dwe 1. Lojik ki wo sou pin sa a endike SDM a pare pou aksepte done ki sòti nan yon lame ekstèn. Pwodiksyon sa a se yon pati nan I/O SDM.

Nòt: PIN CONF_DONE siyal yon lame ekstèn ke transfè bitstream gen siksè. Sèvi ak siyal sa yo sèlman pou kontwole pwosesis konfigirasyon chip konplè a. Gade Gid Itilizatè Intel Agilex Configuration pou plis enfòmasyon sou pin sa a.

Pwograme DUT FPGA a ak Full Chip SOF atravè Ekstèn Host Sekans sa a dekri pwogramasyon DUT FPGA a ak tout chip SRAM Objè a. File (.sof) lè l sèvi avèk koòdone difizyon Avalon lame a:

1. Ekri bitstream nan chip konplè nan memwa ekstèn DDR4 nan asistan FPGA (lame ekstèn).
2. Konfigirasyon DUT FPGA a ak tout chip .sof lè l sèvi avèk koòdone difizyon Avalon (x8, x16, x32).
3. Li estati DUT FPGA siyal konfigirasyon yo. CONF_DONE ta dwe 1, AVST_READY ta dwe 0.

Espesifikasyon Distribisyon: Rekonfigurasyon Pasyèl Kontwolè Ekstèn Intel FPGA IP

Pwograme DUT FPGA a ak Premye Persona atravè lame ekstèn

1. Aplike friz la sou rejyon PR sib la nan DUT FPGA la.
2. Sèvi ak Intel Quartus Prime System Console, afime pr_request pou kòmanse rekonfigirasyon pasyèl la. AVST_READY ta dwe 1.
3. Ekri premye PR persona bitstream nan memwa ekstèn DDR4 nan asistan FPGA (lame ekstèn).
4. Sèvi ak koòdone difizyon Avalon (x8, x16, x32), rkonfigure DUT FPGA a ak premye bitstream pèsonaj la.
5. Pou kontwole estati PR a, klike sou Zouti ➤ System Console pou lanse System Console. Nan System Console, kontwole estati PR a:
   • pr_error se 2—rekonfigirasyon nan pwosesis.
   • pr_error se 3—rekonfigirasyon konplè.
6. Aplike deblozay sou rejyon PR nan DUT FPGA la.

Nòt: Si yon erè rive pandan operasyon PR, tankou echèk nan tcheke vèsyon oswa tcheke otorizasyon, operasyon PR la fini.

Enfòmasyon ki gen rapò

• Gid itilizatè Intel Agilex Konfigirasyon
• Gid itilizatè Intel Quartus Prime Pro Edition: Zouti debug

Istwa Revizyon Dokiman pou AN 991: Rekonfigurasyon Pasyèl atravè Broch Konfigirasyon (Lame Ekstèn) Konsepsyon referans pou Intel Agilex F-Series FPGA Development Board

Vèsyon dokiman an	Intel Quartus Prime Version	Chanjman
2022.11.14	22.3	• Premye lage.

AN 991: Rekonfigurasyon pasyèl atravè broch konfigirasyon (lame ekstèn) Konsepsyon referans: pou Komisyon Konsèy Devlopman FPGA Intel Agilex F-Series

Repons kesyon pi wo yo:

• Q Ki sa ki PR atravè broch konfigirasyon?
• A Konfigirasyon Lame Ekstèn nan paj 3
• Q Kisa mwen bezwen pou konsepsyon referans sa a?
• A Referans Kondisyon Konsepsyon nan paj 6
• Q Ki kote mwen ka jwenn konsepsyon referans la?
• A Referans Kondisyon Konsepsyon nan paj 6
• Q Kouman pou mwen fè PR atravè konfigirasyon ekstèn?
• A Referans Plan Konsepsyon nan paj 6
• Q Ki sa ki se yon PR persona?
• A Defini Personas nan paj 11
• Q Kouman pou mwen pwograme tablo a?
• A Pwogram Komisyon Konsèy la nan paj 17
• Q Ki pwoblèm ak limit PR konnen?
• A Fowòm sipò Intel FPGA: PR
• Q Èske w gen fòmasyon sou PR?
• A Katalòg Fòmasyon Teknik Intel FPGA

Vèsyon sou entènèt Voye Feedback

• ID: 750856
• Vèsyon: 2022.11.14

Dokiman / Resous

intel 750856 Agilex FPGA Komisyon Konsèy Devlopman [pdfGid Itilizatè 750856, 750857, 750856 Komisyon Konsèy Devlopman Agilex FPGA, Komisyon Konsèy Devlopman Agilex FPGA, Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman, Konsèy

Referans

• Manyèl itilizatè