intel 750856 Agilex FPGA plėtros valdyba

Informacija apie produktą

Šis orientacinis dizainas skirtas „Intel Agilex F-Series FPGA Development Board“. Jis naudoja dalinio perkonfigūravimo išorinės konfigūracijos valdiklį Intel FPGA IP ir turi paprastą PR sritį. „Intel Agilex Device External Host Hardware Setup“ susideda iš išorinio įrenginio (Helper FPGA), DUT FPGA ir jūsų išorinio pagrindinio kompiuterio dizaino. Prieglobos dizainas išoriniame įrenginyje yra atsakingas už PR proceso prieglobą. PR kaiščiai naudojami abiem įrenginiams prijungti ir gali būti bet kokie galimi vartotojo įvesties / išvesties elementai.

Produkto naudojimo instrukcijos

Išorinio pagrindinio kompiuterio konfigūracija

Norėdami konfigūruoti išorinį pagrindinį kompiuterį, atlikite šiuos veiksmus:

1. Sukurkite pagrindinio kompiuterio dizainą išoriniame įrenginyje, kad priglobtumėte PR procesą.
2. Prijunkite PR kaiščius iš išorinio įrenginio prie dalinės perkonfigūracijos išorinės konfigūracijos valdiklio Intel FPGA IP DUT FPGA.
3. Perduokite konfigūracijos duomenis iš pagrindinio kompiuterio į „Intel Agilex Avalon“ srautinio perdavimo sąsajos kaiščius, atitinkančius PR rankos paspaudimo signalus iš IP.

Dalinis perkonfigūravimas naudojant konfigūravimo kaiščius

Toliau pateikta seka aprašo dalinio perkonfigūravimo per konfigūracijos kaiščius veikimą:

1. Įjunkite pr_request kaištį, prijungtą prie dalinės perkonfigūracijos išorinės konfigūracijos valdiklio Intel FPGA IP.
2. IP patvirtina užimtumo signalą, rodantį, kad PR procesas vyksta (neprivaloma).
3. Jei konfigūravimo sistema yra paruošta PR operacijai, patvirtinamas avst_ready kaištis, nurodantis, kad ji yra paruošta priimti duomenis.
4. Perduokite PR konfigūracijos duomenis per avst_data kaiščius ir avst_valid kaiščius, vadovaudamiesi Avalon srautinio perdavimo specifikacijomis, skirtomis duomenų perdavimui naudojant priešslėgį.
5. Srautas sustabdomas, kai panaikinamas avst_ready kaištis.
6. Panaikinkite avst_ready kaiščio patvirtinimą, kad parodytumėte, jog PR operacijai nereikia daugiau duomenų.
7. Dalinio perkonfigūravimo išorinės konfigūracijos valdiklis Intel FPGA IP panaikina užimtumo signalą, nurodydamas proceso pabaigą (pasirenkama).

Dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinio pagrindinio kompiuterio) nuorodos dizainas

Šioje programos pastaboje parodytas dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinį pagrindinį kompiuterį) Intel® Agilex® F-Series FPGA kūrimo plokštėje.

Nuorodų dizainas baigtasview

Dalinio perkonfigūravimo (PR) funkcija leidžia dinamiškai iš naujo sukonfigūruoti dalį FPGA, o likusi FPGA konstrukcija ir toliau veikia. Savo dizaine galite sukurti kelias asmenybes tam tikram regionui, kurie neturi įtakos veikimui už šio regiono ribų. Ši metodika yra efektyvi sistemose, kuriose kelios funkcijos naudojasi tuo pačiu FPGA įrenginio ištekliu. Dabartinė „Intel Quartus® Prime Pro Edition“ programinės įrangos versija pristato naują ir supaprastintą kompiliavimo srautą daliniam perkonfigūravimui. Šiame „Intel Agilex“ etaloniniame projekte naudojamas dalinės perkonfigūracijos išorinės konfigūracijos valdiklis Intel FPGA IP ir paprastas PR regionas.

„Intel Agilex“ įrenginio išorinės prieglobos aparatinės įrangos sąranka

Išorinio pagrindinio kompiuterio konfigūracija

Išorinio pagrindinio kompiuterio konfigūracijos metu pirmiausia turite sukurti pagrindinio kompiuterio dizainą išoriniame įrenginyje, kad priglobtumėte PR procesą, kaip rodo „Intel Agilex Device External Host Hardware Setup“. Pagrindinio kompiuterio dizainas perduoda konfigūracijos duomenis į „Intel Agilex Avalon“ srautinio perdavimo sąsajos kaiščius, atitinkančius PR rankos paspaudimo signalus, gaunamus iš dalinio perkonfigūravimo išorinės konfigūracijos valdiklio „Intel FPGA IP“. PR kaiščiai, kuriuos naudojate abiem įrenginiams prijungti, gali būti bet kokie galimi vartotojo įvesties / išvesties jungtis.

Toliau pateikta seka aprašo dalinį perkonfigūravimą naudojant konfigūracijos kaiščius:

1. Pirmiausia patvirtinkite pr_request kaištį, kuris yra prijungtas prie dalinio perkonfigūravimo išorinės konfigūracijos valdiklio Intel FPGA IP.
2. IP patvirtina užimtumo signalą, rodantį, kad PR procesas vyksta (neprivaloma).
3. Jei konfigūravimo sistema yra paruošta PR operacijai, patvirtinamas avst_ready kaištis, nurodantis, kad ji yra paruošta priimti duomenis.
4. Pradėkite transliuoti PR konfigūracijos duomenis per avst_data kaiščius ir avst_valid kaiščius, laikydamiesi „Avalon“ srautinio perdavimo specifikacijų, skirtų duomenų perdavimui naudojant priešslėgį.
5. Srautas sustabdomas, kai panaikinamas avst_ready kaištis.
6. Perdavus visus konfigūracijos duomenis, avst_ready kaištis panaikinamas, kad būtų parodyta, kad PR veiklai nereikia daugiau duomenų.
7. Dalinio perkonfigūravimo išorinės konfigūracijos valdiklis Intel FPGA IP siunčia užimtumo signalą, kad parodytų proceso pabaigą (pasirenkama).
8. Galite patikrinti pr_done ir pr_error kaiščius, kad įsitikintumėte, ar PR operacija sėkmingai baigta. Jei įvyksta klaida, pvz., nepavyksta tikrinti versijos ir tikrinant autorizaciją, PR operacija nutraukiama.

Susijusi informacija

• Intel Agilex F serijos FPGA kūrimo rinkinys Web Puslapis
• „Intel Agilex F-Series FPGA Development Kit“ vartotojo vadovas
• „Intel Quartus Prime Pro Edition“ vartotojo vadovas: dalinis konfigūravimas

Dalinis perkonfigūravimas Išorinės konfigūracijos valdiklis Intel FPGA IP
Dalinio perkonfigūravimo išorinis konfigūracijos valdiklis reikalingas, kad būtų naudojami konfigūracijos kaiščiai PR duomenims perduoti PR veikimui. Turite prijungti visus dalinio perkonfigūravimo išorinės konfigūracijos valdiklio Intel FPGA IP aukščiausio lygio prievadus prie pr_request kaiščio, kad pagrindiniame kompiuteryje būtų galima susisiekti su saugaus įrenginio tvarkykle (SDM). SDM nustato, kokių tipų konfigūracijos kaiščius naudoti, atsižvelgiant į jūsų MSEL nustatymą.

Dalinis perkonfigūravimas Išorinės konfigūracijos valdiklis Intel FPGA IP

Dalinis perkonfigūravimas Išorinės konfigūracijos valdiklio parametrų nustatymai

Parametras	Vertė	Aprašymas
Įgalinti užimtą sąsają	Įgalinti or Išjungti	Leidžia įjungti arba išjungti sąsają užimta, kuri duoda signalą, rodantį, kad išorinės konfigūracijos metu vyksta PR apdorojimas. Numatytasis nustatymas yra Išjungti.

Dalinis perkonfigūravimas Išorinės konfigūracijos valdiklio prievadai

Uosto pavadinimas	Plotis	Kryptis	Funkcija
pr_request	1	Įvestis	Nurodo, kad PR procesas paruoštas pradėti. Signalas yra kanalas, kuris nėra sinchroniškas su jokiu laikrodžio signalu.
pr_error	2	Išvestis	Nurodo dalinę perkonfigūravimo klaidą.: • 2'b01 – bendra PR klaida • 2'b11 – nesuderinama bitų srauto klaida Šie signalai yra kanalai, kurie nėra sinchroniški su jokiu laikrodžio šaltiniu.
pr_done	1	Išvestis	Nurodo, kad PR procesas baigtas. Signalas yra kanalas, kuris nėra sinchroniškas su jokiu laikrodžio signalu.
start_addr	1	Įvestis	Nurodo PR duomenų pradžios adresą Active Serial Flash. Šį signalą įjungiate pasirinkdami bet kurį iš jų Avalon®-ŠV or Aktyvus serialas už Įgalinti „Avalon-ST Pins“ arba „Active Serial Pins“. parametras. Signalas yra kanalas, kuris nėra sinchroniškas su jokiu laikrodžio signalu.
atstatyti	1	Įvestis	Aktyvus aukštas, sinchroninis atstatymo signalas.
out_clk	1	Išvestis	Laikrodžio šaltinis, generuojamas iš vidinio osciliatoriaus.
užimtas	1	Išvestis	IP patvirtina šį signalą, nurodydamas vykstantį PR duomenų perdavimą. Šį signalą įjungiate pasirinkdami Įgalinti už Įgalinti užimtą sąsają parametras.

Nuorodų projektavimo reikalavimai

Norint naudoti šį etaloninį dizainą, reikia:

• „Intel Quartus Prime Pro Edition“ 22.3 versijos įdiegimas su „Intel Agilex“ įrenginių šeimos palaikymu.
• Prijungimas prie Intel Agilex F serijos FPGA kūrimo plokštės stende.
• Atsisiųsti dizainą exampgalima rasti šioje vietoje: https://github.com/intel/fpga-partial-reconfig.

Norėdami atsisiųsti dizainą, pvzampLe:

1. Spustelėkite Klonuoti arba atsisiųsti.
2. Spustelėkite Atsisiųsti ZIP. Išpakuokite failą fpga-partial-reconfig-master.zip file.
3. Eikite į tutorials/agilex_external_pr_configuration poaplankį, kad pasiektumėte nuorodos dizainą.

Nuorodų dizaino apžvalga

Šiuose žingsniuose aprašomas dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinį pagrindinį kompiuterį) Intel Agilex F-Series FPGA kūrimo plokštėje:

• 1 veiksmas: Darbo pradžia
• 2 veiksmas: Dizaino skaidinio sukūrimas
• 3 veiksmas: Paskirties vietos ir maršruto regionų paskirstymas
• 4 veiksmas: Dalinės konfigūracijos išorinės konfigūracijos valdiklio IP pridėjimas
• 5 veiksmas: Asmenų apibrėžimas
• 6 veiksmas: Pataisų kūrimas
• 7 veiksmas: Bazinės redakcijos sudarymas
• 8 veiksmas: PR įgyvendinimo peržiūrų rengimas
• 9 veiksmas: Plokštės programavimas

1 veiksmas: darbo pradžia
Norėdami nukopijuoti pamatinį dizainą files į savo darbo aplinką ir sukurkite blinking_led plokščią dizainą:

1. Sukurkite katalogą savo darbo aplinkoje, agilex_pcie_devkit_blinking_led_pr.
2. Nukopijuokite atsisiųstus vadovėlius/agilex_pcie_devkit_blinking_led/flat į katalogą agilex_pcie_devkit_blinking_led_pr.
3. „Intel Quartus Prime Pro Edition“ programinėje įrangoje spustelėkite File ➤ Atidarykite projektą ir pasirinkite blinking_led.qpf.
4. Norėdami detalizuoti plokščiojo dizaino hierarchiją, spustelėkite Apdorojimas ➤ Pradėti ➤ Pradėti analizę ir sintezę. Arba komandinėje eilutėje paleiskite šią komandą: quartus_syn blinking_led -c blinking_led

Dizaino skaidinio sukūrimas

Turite sukurti projektavimo skaidinius kiekvienam PR regionui, kurį norite iš dalies konfigūruoti. Šie veiksmai sukuria dizaino skaidinį u_blinking_led egzemplioriui.

Dizaino pertvarų kūrimas

1. Dešiniuoju pelės mygtuku spustelėkite u_blinking_led egzempliorių projektų naršymo priemonėje ir spustelėkite Dizaino skaidinys ➤ Perkonfigūruojamas. Projektavimo skaidinio piktograma rodoma šalia kiekvieno egzemplioriaus, kuris nustatytas kaip skaidinys.
2. Spustelėkite Priskyrimai ➤ Projektavimo pertvarų langas. Lange rodomos visos projekto projektinės pertvaros.
3. Redaguokite skaidinio pavadinimą projektavimo pertvarų lange dukart spustelėdami pavadinimą. Šiam pamatiniam dizainui pervardykite skaidinio pavadinimą į pr_partition
   • Pastaba: Kai kuriate skaidinį, „Intel Quartus Prime“ programinė įranga automatiškai sugeneruoja skaidinio pavadinimą pagal egzemplioriaus pavadinimą ir hierarchijos kelią. Šis numatytasis skaidinio pavadinimas gali skirtis kiekvienu atveju.
4. Norėdami eksportuoti užbaigtą statinį regioną iš bazinio versijos kompiliavimo, dukart spustelėkite root_partition įrašą skiltyje Post Final Export File stulpelyje ir įveskite blinking_led_static. gdb.

Eksportuojamas galutinis momentinis vaizdas projektavimo pertvarų langePatikrinkite, ar blinking_led.qsf yra šios priskyrimai, atitinkantys jūsų perkonfigūruojamą dizaino skaidinį:

Susijusi informacija
„Kurti dizaino skaidinius“ „Intel Quartus Prime Pro Edition“ vartotojo vadove: dalinis konfigūravimas

Viešųjų ryšių skaidinio vietos ir maršruto parinkimo regiono paskirstymas
Kiekvienai jūsų sukurtai bazinei versijai PR projektavimo srautas įdeda atitinkamą asmens branduolį jūsų PR skaidinio regione. Norėdami rasti ir priskirti PR regioną įrenginio aukšto plane pagal pagrindinę versiją:

1. Dešiniuoju pelės mygtuku spustelėkite u_blinking_led egzempliorių projektų naršymo priemonėje ir spustelėkite Logic Lock Region ➤ Sukurti naują loginio užrakto regioną. Regionas rodomas Logic Lock Regions lange.
2. Jūsų paskirties vietos regione turi būti blinking_led logika. Pasirinkite paskirties vietą, surasdami mazgą lustų planavimo priemonėje. Dešiniuoju pelės mygtuku spustelėkite u_blinking_led regiono pavadinimą Logic Lock Regions lange ir spustelėkite

Rasti mazgą ➤ Rasti lustų planavimo priemonėje. u_blinking_led regionas yra spalvomis

Lustų planavimo mazgo vieta, skirta blinking_led

1. Lango Logic Lock Regions stulpelyje Kilmė nurodykite paskirties vietos koordinates. Kilmė atitinka apatinį kairįjį regiono kampą. Pavyzdžiui,ample, norėdami nustatyti paskirties vietą su (X1 Y1) koordinatėmis kaip (163 4), nurodykite kilmę kaip X163_Y4. „Intel Quartus Prime“ programinė įranga automatiškai apskaičiuoja (X2 Y2) koordinates (viršuje dešinėje) paskirties regionui, atsižvelgdama į jūsų nurodytą aukštį ir plotį.
   • Pastaba: Šioje mokymo programoje naudojamos (X1 Y1) koordinatės – (163 4), o aukštis ir plotis – 20 paskirties vietos regionui. Apibrėžkite bet kokią paskirties vietos regiono reikšmę. Įsitikinkite, kad sritis apima blinking_led logiką.
2. Įgalinkite rezervuotas ir tik pagrindines parinktis.
3. Dukart spustelėkite parinktį Routing Region. Pasirodo dialogo langas Logic Lock Routing Region Settings.
4. Maršruto parinkimo tipui pasirinkite Fiksuota su išplėtimu. Pasirinkus šią parinktį, automatiškai priskiriamas 2 išplėtimo ilgis.
   • Pastaba: Maršruto parinkimo sritis turi būti didesnė už įdėjimo sritį, kad montuotojui būtų suteikta daugiau lankstumo, kai variklis nukreipia skirtingus asmenis.

Loginis užrakto regionų langasPatikrinkite, ar blinking_led.qsf yra šios užduotys, atitinkančios jūsų grindų planavimą:

Susijusi informacija
„Dalinės perkonfigūracijos planas“ „Intel Quartus Prime Pro Edition“ vartotojo vadove: dalinis perkonfigūravimas

Dalinio perkonfigūravimo išorinės konfigūracijos valdiklio „Intel FPGA IP“ pridėjimas
Dalinio perkonfigūravimo išorinės konfigūracijos valdiklis Intel FPGA IP susieja su Intel Agilex PR valdymo bloku, kad valdytų bitų srauto šaltinį. Norėdami įdiegti išorinę konfigūraciją, turite pridėti šį IP prie savo dizaino. Atlikite šiuos veiksmus, kad pridėtumėte dalinio perkonfigūravimo išorinės konfigūracijos valdiklį
Intel FPGA IP jūsų projektui:

1. IP katalogo paieškos laukelyje įveskite Dalinis perkonfigūravimas (Įrankiai ➤ IP katalogas).
2. Dukart spustelėkite Dalinės perkonfigūracijos Išorinės konfigūracijos valdiklis Intel FPGA IP.
3. Dialogo lange Sukurti IP variantą įveskite external_host_pr_ip kaip File pavadinimą, tada spustelėkite Sukurti. Pasirodo parametrų rengyklė.
4. Parametre Įgalinti užimtą sąsają pasirinkite Išjungti (numatytasis nustatymas). Kai reikia naudoti šį signalą, galite perjungti nustatymą į Įgalinti.

Įgalinti užimtos sąsajos parametrą parametrų rengyklėje

1. Spustelėkite File ➤ Išsaugokite ir išeikite iš parametrų rengyklės nesugeneruodami sistemos. Parametrų rengyklė sukuria išorinį_host_pr_ip.ip IP variantą file ir prideda file į blinking_led projektą. AN 991: Dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinis pagrindinis kompiuteris) Nuorodinis dizainas 750856 | 2022.11.14-991-XNUMX AN XNUMX:
   • Pastaba:
   • a. Jei kopijuojate external_host_pr_ip.ip file iš pr katalogo rankiniu būdu redaguokite blinking_led.qsf file įtraukti šią eilutę: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Įdėkite IP_FILE priskyrimas po SDC_FILE užduotys (blinking_led. dc) jūsų blinking_led.qsf file. Šis užsakymas užtikrina tinkamą dalinio perkonfigūravimo valdiklio IP branduolio apribojimą.
   • Pastaba: Norėdami aptikti laikrodžius, .sdc file PR IP turi sekti bet kurį .sdc, kuris sukuria IP branduolio naudojamus laikrodžius. Supaprastinate šį užsakymą užtikrindami, kad .ip file PR IP šerdis pasirodo po bet kurio .ip files arba .sdc files, kuriuos naudojate šiems laikrodžiams apibrėžti .qsf file jūsų „Intel Quartus Prime“ projekto peržiūrai. Daugiau informacijos ieškokite Dalinės perkonfigūracijos IP sprendimų vartotojo vadove.

Aukščiausio lygio dizaino atnaujinimas

Norėdami atnaujinti top.sv file su PR_IP pavyzdžiu:

1. Norėdami pridėti išorinį_host_pr_ip egzempliorių prie aukščiausio lygio dizaino, atšaukite toliau pateiktus kodo blokus top.sv. file:

Asmenų apibrėžimas
Šis orientacinis dizainas apibrėžia tris atskirus asmenis vienam PR skaidiniui. Norėdami apibrėžti ir įtraukti asmenis į savo projektą:

1. Sukurkite tris SystemVerilog files, blinking_led.sv, blinking_led_slow.sv ir blinking_led_empty.sv trijų asmenų darbo kataloge.

Reference Design Personas

Pastaba:

• blinking_led.sv jau yra kaip dalis files nukopijuojate iš plokščio/pakatalogio. Tai galite tiesiog pakartotinai panaudoti file.
• Jei sukuriate SystemVerilog files iš Intel Quartus Prime teksto rengyklės, išjunkite Add file į esamą projekto parinktį, išsaugant files.

Pataisų kūrimas

PR projektavimo srautas naudoja „Intel Quartus Prime“ programinės įrangos projekto peržiūrų funkciją. Jūsų pradinis dizainas yra pagrindinė versija, kurioje apibrėžiate statines regiono ribas ir perkonfigūruojamas sritis FPGA. Iš pagrindinės versijos sukuriate kelias versijas. Šiose pataisose pateikiami skirtingi PR regionų diegimai. Tačiau visose PR diegimo versijose naudojami tie patys aukščiausio lygio išdėstymo ir maršruto parinkimo rezultatai iš pagrindinės versijos. Norėdami sudaryti PR dizainą, turite sukurti kiekvieno asmens PR įgyvendinimo peržiūrą. Be to, kiekvienai versijai turite priskirti taisymo tipus. Galimi pataisų tipai:

• Dalinis perkonfigūravimas – bazė
• Dalinis perkonfigūravimas – asmenybių diegimas

Šioje lentelėje pateikiamas kiekvienos pataisos versijos pavadinimas ir taisymo tipas:

Revizijų pavadinimai ir tipai

Revizijos pavadinimas	Revizijos tipas
blinking_led.qsf	Dalinis perkonfigūravimas – bazė
blinking_led_default.qsf	Dalinis perkonfigūravimas – asmenybių diegimas
blinking_led_slow.qsf	Dalinis perkonfigūravimas – asmenybių diegimas
blinking_led_empty.qsf	Dalinis perkonfigūravimas – asmenybių diegimas

Pagrindinio peržiūros tipo nustatymas

1. Spustelėkite Projektas ➤ Pataisymai.
2. Dalyje Versijos pavadinimas pasirinkite blinking_led versiją, tada spustelėkite Nustatyti dabartinę.
3. Spustelėkite Taikyti. Blinking_led versija rodoma kaip dabartinė versija.
4. Norėdami nustatyti blinking_led peržiūros tipą, spustelėkite Priskyrimai ➤ Nustatymai ➤ Bendra.
5. Revision Type pasirinkite Partial Configuration – Base, tada spustelėkite Gerai.
6. Patikrinkite, ar blinking_led.qsf dabar yra tokia užduotis: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Diegimo peržiūrų kūrimas

1. Norėdami atidaryti dialogo langą Taisymai, spustelėkite Projektas ➤ Taisymai.
2. Norėdami sukurti naują versiją, dukart spustelėkite < >.
3. Skiltyje Versijos pavadinimas nurodykite blinking_led_default ir pasirinkite blinking_led laukelyje Pagrįsta taisymu.
4. Revizijos tipui pasirinkite Dalinis perkonfigūravimas – „PersonaImplementation“.

Pataisų kūrimas

1. Panašiai nustatykite revision tipą blinking_led_slow ir blinking_led_empty versijoms.
2. Patikrinkite, ar kiekvienas .qsf file dabar yra toks priskyrimas: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ placeholder -to u_blinking_led, kur vietos_žymėjimas yra numatytasis naujai sukurtos PR diegimo versijos objekto pavadinimas.

Projekto peržiūros

Bazinės redakcijos sudarymas

1. Norėdami sudaryti bazinę versiją, spustelėkite Apdorojimas ➤ Pradėti kompiliavimą. Arba ši komanda sukompiliuoja bazinę versiją: quartus_sh –flow kompiliavimas blinking_led -c blinking_led
2. Patikrinkite bitų srautą files, kurios generuojamos išvestyje_files katalogą.

Sukurta Files

Vardas	Tipas	Aprašymas
blinking_led.sof	Bazinis programavimas file	Naudojamas visos lusto bazinei konfigūracijai
blinking_led.pr_partition.rbf	PR bitų srautas file už pagrindinę asmenybę	Naudojamas daliniam pagrindinio asmens konfigūravimui.
blinking_led_static.qdb	.qdb duomenų bazė file	Užbaigta duomenų bazė file naudojamas statiniam regionui importuoti.

Susijusi informacija

• „Dalinės perkonfigūracijos planas“ „Intel Quartus Prime Pro Edition“ vartotojo vadove: dalinis perkonfigūravimas
• „Aukšto plano apribojimų taikymas laipsniškai“ Intel Quartus Prime Pro leidimo vartotojo vadove: dalinis perkonfigūravimas

PR įgyvendinimo peržiūrų rengimas
Prieš kompiliuodami ir generuodami PR bitų srautą įrenginio programavimui, turite paruošti PR diegimo peržiūras. Ši sąranka apima statinio regiono .qdb pridėjimą file kaip šaltinis file kiekvienai įgyvendinimo peržiūrai. Be to, turite nurodyti atitinkamą PR regiono objektą.

1. Norėdami nustatyti dabartinę versiją, spustelėkite Projektas ➤ Revizijos, kaip versijos pavadinimą pasirinkite blinking_led_default, tada spustelėkite Nustatyti dabartinį.
2. Norėdami patikrinti teisingą kiekvienos diegimo versijos šaltinį, spustelėkite Projektas ➤Pridėti / pašalinti Files projekte. Blinking_led.sv file pasirodo file sąrašą.

Files puslapis

1. Pakartokite 1–2 veiksmus, kad patikrintumėte kitą diegimo versijos šaltinį files:

Diegimo peržiūros pavadinimas	Šaltinis File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Norėdami patikrinti .qdb file susietą su šakniniu skaidiniu, spustelėkite Priskyrimai ➤ Skirinių projektavimo langas. Patvirtinkite, kad skaidinių duomenų bazė File nurodo blinking_led_static.qdb filearba dukart spustelėkite skirsnių duomenų bazę File langelyje, kad tai nurodytumėte file. Arba tai priskiria tokia komanda file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Objekto pakartotinio susiejimo langelyje nurodykite kiekvieno PR skaidinio, kurį pakeisite vykdydami diegimo versiją, objekto pavadinimą. Blinking_led_default įgyvendinimo versijoje objekto pavadinimas yra blinking_led. Šioje mokymo programoje perrašote u_blinking_led egzempliorių iš pagrindinės versijos kompiliavimo nauju blinking_led objektu.

Pastaba: Vietos rezervavimo objekto perrišimo priskyrimas automatiškai pridedamas prie įgyvendinimo peržiūros. Tačiau priskyrimo numatytąjį objekto pavadinimą turite pakeisti į tinkamą jūsų dizaino objekto pavadinimą.

Diegimo peržiūros pavadinimas	Objekto pakartotinis surišimas
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Objekto perrišimas

1. Norėdami sudaryti dizainą, spustelėkite Apdorojimas ➤ Pradėti kompiliavimą. Arba ši komanda kompiliuoja šį projektą: quartus_sh –flow kompiliavimas blinking_led –c blinking_led_default
2. Pakartokite aukščiau nurodytus veiksmus, kad paruoštumėte blinking_led_slow ir blinking_led_empty versijas: quartus_sh –flow kompiliavimas blinking_led –c blinking_led_slow quartus_sh –flow kompiliavimas blinking_led –c blinking_led_empt

Pastaba: Galite nurodyti bet kokius konkrečius Fitter parametrus, kuriuos norite taikyti rengdami PR diegimą. Specialūs pritaikymo nustatymai turi įtakos tik asmens tinkamumui, nepaveikiant importuoto statinio regiono.

Plokštės programavimas
Šioje pamokoje naudojama „Intel Agilex F-Series FPGA“ kūrimo plokštė, esanti ant stalo, už PCIe* lizdo jūsų pagrindiniame kompiuteryje. Prieš programuodami plokštę įsitikinkite, kad atlikote šiuos veiksmus:

1. Prijunkite maitinimo šaltinį prie „Intel Agilex F-Series FPGA“ kūrimo plokštės.
2. Prijunkite Intel FPGA atsisiuntimo kabelį tarp kompiuterio USB prievado ir Intel FPGA atsisiuntimo kabelio prievado kūrimo plokštėje.

Norėdami paleisti dizainą „Intel Agilex F-Series FPGA“ kūrimo plokštėje:

1. Atidarykite „Intel Quartus Prime“ programinę įrangą ir spustelėkite Įrankiai ➤ Programuotojas.
2. Programuotoje spustelėkite Hardware Setup ir pasirinkite USB-Blaster.
3. Spustelėkite Auto Detect ir pasirinkite įrenginį, AGFB014R24AR0.
4. Spustelėkite Gerai. „Intel Quartus Prime“ programinė įranga aptinka ir atnaujina programuotoją su trimis plokštėje esančiais FPGA įrenginiais.
5. Pasirinkite AGFB014R24AR0 įrenginį, spustelėkite Keisti File ir įkelkite blinking_led_default.sof file.
6. Įgalinti blinking_led_default.sof programą / konfigūruoti file.
7. Spustelėkite Pradėti ir palaukite, kol eigos juosta pasieks 100%.
8. Stebėkite, kaip plokštės šviesos diodai mirksi tokiu pat dažniu kaip ir originalus plokščias dizainas.
9. Norėdami užprogramuoti tik PR regioną, dešiniuoju pelės mygtuku spustelėkite blinking_led_default.sof file Programuotoje ir spustelėkite Pridėti PR programavimą File.
10. Pasirinkite blinking_led_slow.pr_partition.rbf file.
11. Išjungti „blinking_led_default.sof“ programą / konfigūravimą file.
12. Įgalinti blinking_led_slow.pr_partition.rbf programavimą/konfigūravimą file ir spustelėkite Pradėti. Stebėkite, kaip toliau mirksi šviesos diodas [0] ir LED [1]. Kai eigos juosta pasiekia 100%, LED[2] ir LED[3] mirksi lėčiau.
13. Norėdami perprogramuoti PR sritį, dešiniuoju pelės mygtuku spustelėkite .rbf file Programuotoje ir spustelėkite Keisti PR programavimą File.
14. Pasirinkite .rbf files, kad kiti du asmenys stebėtų elgesį lentoje. Įkeliamas blinking_led_default.rbf file sukelia šviesos diodų mirksėjimą tam tikru dažniu ir įkeliamas blinking_led_empty.rbf file todėl šviesos diodai lieka įjungti.

„Intel Agilex F-Series FPGA Development Board“ programavimasAparatinės įrangos testavimo srautas

Toliau pateiktose sekose aprašomas etaloninio dizaino aparatinės įrangos testavimo srautas.
„Intel Agilex“ įrenginio išorinės prieglobos aparatinės įrangos sąranka

Programuokite pagalbinį FPGA (išorinį pagrindinį kompiuterį)
Šioje sekoje aprašomas pagalbinio FPGA, kuris veikia kaip PR proceso išorinis pagrindinis kompiuteris, programavimas:

1. Nurodykite „Avalon“ srautinio perdavimo sąsajos nustatymą, atitinkantį jūsų pasirinktą režimą (x8, x16 arba x32).
2. Inicijuokite platformą programuodami pagalbinį FPGA naudodami Intel Quartus Prime programuotoją ir prijungtą konfigūracijos kabelį.
3. Naudodami pagalbinį FPGA, nuskaitykite CONF_DONE ir AVST_READY signalus. CONF_DONE turėtų būti 0, AVST_READY – 1. Aukštas šio kaiščio logika rodo, kad SDM yra pasirengęs priimti duomenis iš išorinio pagrindinio kompiuterio. Ši išvestis yra SDM įvesties/išvesties dalis.

Pastaba: CONF_DONE kaištis signalizuoja išoriniam kompiuteriui, kad bitų srauto perdavimas sėkmingas. Naudokite šiuos signalus tik visam lusto konfigūravimo procesui stebėti. Daugiau informacijos apie šį kaištį rasite Intel Agilex Configuration User Guide.

Programuokite DUT FPGA su viso lusto SOF per išorinį pagrindinį kompiuterį Šioje sekoje aprašomas DUT FPGA programavimas su viso lusto SRAM objektu File (.sof) naudojant pagrindinę Avalon srautinio perdavimo sąsają:

1. Įrašykite visą lusto bitų srautą į pagalbinio FPGA (išorinio pagrindinio kompiuterio) DDR4 išorinę atmintį.
2. Sukonfigūruokite DUT FPGA su visu lustu .sof naudodami „Avalon“ srautinio perdavimo sąsają (x8, x16, x32).
3. Nuskaitykite būsenos DUT FPGA konfigūracijos signalus. CONF_DONE turi būti 1, AVST_READY – 0.

Laiko specifikacijos: Dalinis perkonfigūravimas Išorinis valdiklis Intel FPGA IP

Užprogramuokite DUT FPGA su pirmąja persona per išorinį pagrindinį kompiuterį

1. Užšaldykite tikslinę PR sritį DUT FPGA.
2. Naudodami „Intel Quartus Prime System Console“, patvirtinkite pr_request, kad pradėtumėte dalinį perkonfigūravimą. AVST_READY turėtų būti 1.
3. Įrašykite pirmąjį PR persona bitų srautą į pagalbinio FPGA (išorinio pagrindinio kompiuterio) DDR4 išorinę atmintį.
4. Naudodami „Avalon“ srautinio perdavimo sąsają (x8, x16, x32), iš naujo sukonfigūruokite DUT FPGA su pirmuoju asmens bitų srautu.
5. Norėdami stebėti PR būseną, spustelėkite Įrankiai ➤ Sistemos konsolė, kad paleistumėte sistemos konsolę. Sistemos konsolėje stebėkite PR būseną:
   • pr_error yra 2 – vyksta pakartotinė konfigūracija.
   • pr_error yra 3 – perkonfigūravimas baigtas.
6. DUT FPGA PR srityje užtepkite atšaldymą.

Pastaba: Jei PR operacijos metu įvyksta klaida, pvz., nepavyksta tikrinti versijos arba tikrinant autorizaciją, PR operacija nutraukiama.

Susijusi informacija

• „Intel Agilex“ konfigūracijos vartotojo vadovas
• „Intel Quartus Prime Pro Edition“ vartotojo vadovas: derinimo įrankiai

AN 991 dokumento peržiūros istorija: dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinis pagrindinis kompiuteris) „Intel Agilex F-Series FPGA Development Board“ informacinis dizainas

Dokumento versija	Intel Quartus Prime versija	Pakeitimai
2022.11.14	22.3	• Pradinis išleidimas.

AN 991: dalinis perkonfigūravimas naudojant konfigūracijos kaiščius (išorinio pagrindinio kompiuterio) orientacinis dizainas: skirtas „Intel Agilex F-Series FPGA Development Board“

Atsakymai į populiariausius DUK:

• Q Kas yra PR per konfigūracijos kaiščius?
• A Išorinio pagrindinio kompiuterio konfigūracija 3 puslapyje
• Q Ko man reikia šiam etaloniniam dizainui?
• A Nuoroda į dizaino reikalavimus 6 puslapyje
• Q Kur galiu gauti etaloninį dizainą?
• A Nuoroda į dizaino reikalavimus 6 puslapyje
• Q Kaip atlikti PR naudojant išorinę konfigūraciją?
• A Nuorodų dizaino apžvalga 6 puslapyje
• Q Kas yra PR persona?
• A Asmenų apibrėžimas 11 puslapyje
• Q Kaip užprogramuoti lentą?
• A Programuokite lentą 17 puslapyje
• Q Kokios yra žinomos PR problemos ir apribojimai?
• A Intel FPGA palaikymo forumai: PR
• Q Ar turite PR mokymus?
• A Intel FPGA techninių mokymų katalogas

Internetinė versija Siųsti atsiliepimą

• ID: 750856
• Versija: 2022.11.14

Dokumentai / Ištekliai

intel 750856 Agilex FPGA plėtros valdyba [pdfVartotojo vadovas 750856, 750857, 750856 Agilex FPGA plėtros valdyba, Agilex FPGA plėtros valdyba, FPGA kūrimo taryba, kūrimo taryba, valdyba

Nuorodos

• Vartotojo vadovas