intel 750856 Ban phát triển Agilex FPGA
Thông tin sản phẩm
Thiết kế tham chiếu này dành cho Bo mạch phát triển FPGA Intel Agilex F-Series. Nó sử dụng IP Intel FPGA của Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần và có vùng PR đơn giản. Thiết lập phần cứng máy chủ bên ngoài thiết bị Intel Agilex bao gồm một thiết bị bên ngoài (FPGA trợ giúp), DUT FPGA và thiết kế máy chủ bên ngoài của bạn. Thiết kế máy chủ trong thiết bị bên ngoài chịu trách nhiệm lưu trữ quá trình PR. Các chân PR được sử dụng để kết nối cả hai thiết bị và có thể là bất kỳ I/O nào của người dùng có sẵn.
Hướng dẫn sử dụng sản phẩm
Cấu hình máy chủ bên ngoài
Để thực hiện cấu hình máy chủ bên ngoài, hãy làm theo các bước sau:
- Tạo thiết kế máy chủ trong thiết bị bên ngoài để lưu trữ quy trình PR.
- Kết nối các chân PR từ thiết bị bên ngoài với Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần IP Intel FPGA trong DUT FPGA.
- Truyền dữ liệu cấu hình từ thiết kế máy chủ đến các chân giao diện phát trực tuyến Intel Agilex Avalon tương ứng với các tín hiệu bắt tay PR từ IP.
Cấu hình lại một phần thông qua Hoạt động ghim cấu hình
Trình tự sau đây mô tả hoạt động cấu hình lại một phần thông qua các chân cấu hình:
- Xác nhận chân pr_request được kết nối với IP Intel FPGA của Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần.
- IP xác nhận tín hiệu bận để cho biết quá trình PR đang diễn ra (tùy chọn).
- Nếu hệ thống cấu hình sẵn sàng cho hoạt động PR, chân avst_ready được xác nhận, cho biết rằng nó đã sẵn sàng chấp nhận dữ liệu.
- Truyền dữ liệu cấu hình PR qua các chân avst_data và chân avst_valid, tuân theo thông số kỹ thuật phát trực tuyến của Avalon để truyền dữ liệu với áp suất ngược.
- Quá trình phát trực tuyến dừng khi mã pin avst_ready không được xác nhận.
- Hủy xác nhận mã pin avst_ready để cho biết rằng không cần thêm dữ liệu cho hoạt động PR.
- Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần Intel FPGA IP xác nhận tín hiệu bận để cho biết sự kết thúc của quá trình (tùy chọn).
Cấu hình lại một phần thông qua các chân cấu hình (Máy chủ bên ngoài)
Ghi chú ứng dụng này thể hiện cấu hình lại một phần thông qua các chân cấu hình (máy chủ bên ngoài) trên bo mạch phát triển FPGA chuỗi Intel® Agilex® F.
Thiết kế tham khảo kết thúcview
Tính năng cấu hình lại một phần (PR) cho phép bạn cấu hình lại một phần của FPGA một cách linh hoạt, trong khi thiết kế FPGA còn lại vẫn tiếp tục hoạt động. Bạn có thể tạo nhiều diện mạo cho một khu vực cụ thể trong thiết kế của mình mà không ảnh hưởng đến hoạt động ở các khu vực bên ngoài khu vực này. Phương pháp này có hiệu quả trong các hệ thống có nhiều chức năng chia sẻ thời gian với cùng một tài nguyên thiết bị FPGA. Phiên bản hiện tại của phần mềm Intel Quartus® Prime Pro Edition giới thiệu quy trình biên dịch mới và đơn giản hóa để cấu hình lại một phần. Thiết kế tham chiếu Intel Agilex này sử dụng IP Intel FPGA Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần và có vùng PR đơn giản.
Thiết lập phần cứng máy chủ bên ngoài thiết bị Intel Agilex
Cấu hình máy chủ bên ngoài
Trong cấu hình máy chủ bên ngoài, trước tiên bạn phải tạo một thiết kế máy chủ trong thiết bị bên ngoài để lưu trữ quy trình PR, như Thiết lập phần cứng máy chủ bên ngoài thiết bị Intel Agilex cho biết. Thiết kế máy chủ truyền dữ liệu cấu hình tới các chân giao diện truyền trực tuyến Intel Agilex Avalon tương ứng với các tín hiệu bắt tay PR đến từ Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần Intel FPGA IP. Các chân PR mà bạn sử dụng để kết nối cả hai thiết bị có thể là bất kỳ I/O người dùng khả dụng nào.
Trình tự sau đây mô tả việc cấu hình lại một phần thông qua hoạt động của các chân cấu hình:
- Trước tiên, hãy xác nhận chân pr_request được kết nối với IP Intel FPGA của Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần.
- IP xác nhận tín hiệu bận để cho biết quá trình PR đang diễn ra (tùy chọn).
- Nếu hệ thống cấu hình sẵn sàng trải qua thao tác PR, chân avst_ready được xác nhận cho biết rằng hệ thống đã sẵn sàng chấp nhận dữ liệu.
- Bắt đầu truyền dữ liệu cấu hình PR qua các chân avst_data và chân avst_valid, đồng thời quan sát thông số phát trực tuyến của Avalon để truyền dữ liệu với áp suất ngược.
- Quá trình phát trực tuyến sẽ dừng bất cứ khi nào mã pin avst_ready bị hủy xác nhận.
- Sau khi truyền trực tuyến tất cả dữ liệu cấu hình, chân avst_ready được hủy xác nhận để cho biết rằng không cần thêm dữ liệu cho hoạt động PR.
- Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần Intel FPGA IP loại bỏ tín hiệu bận để cho biết sự kết thúc của quá trình (tùy chọn).
- Bạn có thể kiểm tra các chân pr_done và pr_error để xác nhận xem hoạt động PR có hoàn thành thành công hay không. Nếu xảy ra lỗi, chẳng hạn như lỗi kiểm tra phiên bản và kiểm tra ủy quyền, hoạt động PR sẽ chấm dứt.
Thông tin liên quan
- Bộ công cụ phát triển FPGA Intel Agilex F-Series Web Trang
- Hướng dẫn sử dụng Bộ công cụ phát triển FPGA Intel Agilex F-Series
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Cấu hình lại một phần
Cấu hình lại một phần Bộ điều khiển cấu hình bên ngoài Intel FPGA IP
Cần có Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần để sử dụng các chân cấu hình để truyền dữ liệu PR cho hoạt động PR. Bạn phải kết nối tất cả các cổng cấp cao nhất của Intel FPGA IP Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần với chân pr_request để cho phép bắt tay máy chủ với trình quản lý thiết bị an toàn (SDM) từ lõi. SDM xác định loại chân cấu hình nào sẽ sử dụng, tùy theo cài đặt MSEL của bạn.
Cấu hình lại một phần Bộ điều khiển cấu hình bên ngoài Intel FPGA IP
Cấu hình lại một phần Cài đặt thông số bộ điều khiển cấu hình bên ngoài
| Tham số | Giá trị | Sự miêu tả |
| Bật giao diện bận | Cho phép or
Vô hiệu hóa |
Cho phép bạn Bật hoặc Tắt giao diện Bận, xác nhận tín hiệu cho biết rằng quá trình xử lý PR đang diễn ra trong quá trình cấu hình bên ngoài.
Cài đặt mặc định là Vô hiệu hóa. |
Cấu hình lại một phần Cổng bộ điều khiển cấu hình bên ngoài
| Tên cổng | Chiều rộng | Phương hướng | Chức năng |
| pr_request | 1 | Đầu vào | Cho biết rằng quá trình PR đã sẵn sàng để bắt đầu. Tín hiệu là một ống dẫn không đồng bộ với bất kỳ tín hiệu đồng hồ nào. |
| pr_error | 2 | Đầu ra | Cho biết lỗi cấu hình lại một phần.:
• 2'b01—lỗi PR chung • 2'b11—lỗi dòng bit không tương thích Các tín hiệu này là các ống dẫn không đồng bộ với bất kỳ nguồn đồng hồ nào. |
| pr_done | 1 | Đầu ra | Cho biết quá trình PR đã hoàn tất. Tín hiệu là một ống dẫn không đồng bộ với bất kỳ tín hiệu đồng hồ nào. |
| bắt đầu_addr | 1 | Đầu vào | Chỉ định địa chỉ bắt đầu của dữ liệu PR trong Active Serial Flash. Bạn kích hoạt tín hiệu này bằng cách chọn một trong hai Avalon®-ST or Đang hoạt động cho Kích hoạt Ghim Avalon-ST hoặc Ghim nối tiếp hoạt động tham số. Tín hiệu là một ống dẫn không đồng bộ với bất kỳ tín hiệu đồng hồ nào. |
| cài lại | 1 | Đầu vào | Đang hoạt động cao, tín hiệu đặt lại đồng bộ. |
| out_clk | 1 | Đầu ra | Nguồn đồng hồ tạo ra từ bộ tạo dao động bên trong. |
| bận | 1 | Đầu ra | IP xác nhận tín hiệu này để cho biết đang tiến hành truyền dữ liệu PR. Bạn kích hoạt tín hiệu này bằng cách chọn Cho phép cho Kích hoạt giao diện bận tham số. |
Yêu cầu thiết kế tham khảo
Việc sử dụng thiết kế tham chiếu này yêu cầu những điều sau:
- Cài đặt Intel Quartus Prime Pro Edition phiên bản 22.3 có hỗ trợ dòng thiết bị Intel Agilex.
- Kết nối với bo mạch phát triển FPGA Intel Agilex F-Series trên bàn làm việc.
- Tải về thiết kế cũamptập tin có sẵn ở vị trí sau: https://github.com/intel/fpga-partial-reconfig.
Để tải xuống thiết kế cũamplê:
- Nhấp vào Sao chép hoặc tải xuống.
- Nhấp vào Tải xuống ZIP. Giải nén fpga-partial-reconfig-master.zip file.
- Điều hướng đến thư mục con tutorials/agilex_external_pr_configuration để truy cập thiết kế tham chiếu.
Hướng dẫn thiết kế tham khảo
Các bước sau đây mô tả việc thực hiện cấu hình lại một phần thông qua các chân cấu hình (máy chủ bên ngoài) trên bo mạch phát triển FPGA Intel Agilex F-Series:
- Bước 1: Bắt đầu
- Bước 2: Tạo phân vùng thiết kế
- Bước 3: Phân bổ vị trí và khu vực định tuyến
- Bước 4: Thêm IP Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần
- Bước 5: Xác định Persona
- Bước 6: Tạo bản sửa đổi
- Bước 7: Biên soạn bản sửa đổi cơ sở
- Bước 8: Chuẩn bị sửa đổi thực hiện PR
- Bước 9: Lập trình bảng
Bước 1: Bắt đầu
Để sao chép thiết kế tham khảo files vào môi trường làm việc của bạn và biên dịch thiết kế phẳng Blinking_led:
- Tạo một thư mục trong môi trường làm việc của bạn, Agilex_pcie_devkit_blinking_led_pr.
- Sao chép thư mục con tutorials/agilex_pcie_devkit_blinking_led/flat đã tải xuống vào thư mục Agilex_pcie_devkit_blinking_led_pr.
- Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ Mở Project và chọn Blinking_led.qpf.
- Để xây dựng hệ thống phân cấp của thiết kế phẳng, hãy nhấp vào Đang xử lý ➤ Bắt đầu ➤ Bắt đầu Phân tích & Tổng hợp. Ngoài ra, tại dòng lệnh, hãy chạy lệnh sau: quartus_synlinking_led -c blinking_led
Tạo phân vùng thiết kế
Bạn phải tạo các phân vùng thiết kế cho từng vùng PR mà bạn muốn cấu hình lại một phần. Các bước sau đây tạo phân vùng thiết kế cho phiên bản u_blinking_led.
Tạo phân vùng thiết kế
- Bấm chuột phải vào phiên bản u_blinking_led trong Project Navigator và bấm vào Phân vùng thiết kế ➤ Có thể cấu hình lại. Biểu tượng phân vùng thiết kế xuất hiện bên cạnh mỗi phiên bản được đặt làm phân vùng.
- Bấm vào Bài tập ➤ Cửa sổ thiết kế phân vùng. Cửa sổ hiển thị tất cả các phân vùng thiết kế trong dự án.
- Chỉnh sửa tên phân vùng trong Cửa sổ phân vùng thiết kế bằng cách bấm đúp vào tên. Đối với thiết kế tham chiếu này, hãy đổi tên tên phân vùng thành pr_partition
- Ghi chú: Khi bạn tạo phân vùng, phần mềm Intel Quartus Prime sẽ tự động tạo tên phân vùng, dựa trên tên phiên bản và đường dẫn phân cấp. Tên phân vùng mặc định này có thể thay đổi theo từng phiên bản.
- Để xuất vùng tĩnh đã hoàn thiện từ quá trình biên dịch sửa đổi cơ sở, bấm đúp vào mục nhập cho root_partition trong phần Xuất cuối cùng File cột và gõ nhấp nháy_led_static. gdb.
Xuất ảnh chụp cuối cùng của bài đăng trong cửa sổ phân vùng thiết kế
Xác minh rằng Blinking_led.qsf chứa các nhiệm vụ sau, tương ứng với phân vùng thiết kế có thể cấu hình lại của bạn:
Thông tin liên quan
“Tạo phân vùng thiết kế” trong Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Cấu hình lại một phần
Phân bổ vị trí và vùng định tuyến cho phân vùng PR
Đối với mỗi bản sửa đổi cơ sở bạn tạo, quy trình thiết kế PR sẽ đặt lõi cá nhân tương ứng vào vùng phân vùng PR của bạn. Để xác định vị trí và chỉ định vùng PR trong sơ đồ tầng thiết bị cho bản sửa đổi cơ sở của bạn:
- Nhấp chuột phải vào phiên bản u_blinking_led trong Project Navigator và nhấp vào Vùng khóa logic ➤ Tạo Vùng khóa logic mới. Vùng này xuất hiện trên Cửa sổ Vùng khóa logic.
- Vùng vị trí của bạn phải kèm theo logic nhấp nháy_led. Chọn vùng vị trí bằng cách định vị nút trong Công cụ lập kế hoạch chip. Nhấp chuột phải vào tên vùng u_blinking_led trong Cửa sổ Khu vực Khóa Logic và nhấp vào
Xác định vị trí nút ➤ Xác định vị trí trong Chip Planner. Vùng u_blinking_led được mã hóa màu
Chip Planner Vị trí Nút cho Blinking_led
- Trong cửa sổ Vùng khóa logic, chỉ định tọa độ vùng vị trí trong cột Gốc. Điểm gốc tương ứng với góc dưới bên trái của vùng. Dành cho người yêu cũample, để đặt vùng vị trí có tọa độ (X1 Y1) là (163 4), chỉ định Gốc là X163_Y4. Phần mềm Intel Quartus Prime tự động tính toán tọa độ (X2 Y2) (trên cùng bên phải) cho vùng vị trí, dựa trên chiều cao và chiều rộng bạn chỉ định.
- Ghi chú: Hướng dẫn này sử dụng tọa độ (X1 Y1) – (163 4), chiều cao và chiều rộng là 20 cho vùng vị trí. Xác định bất kỳ giá trị nào cho vùng vị trí. Đảm bảo rằng vùng bao gồm logic nhấp nháy_led.
- Kích hoạt các tùy chọn Dành riêng và Chỉ cốt lõi.
- Bấm đúp vào tùy chọn Vùng định tuyến. Hộp thoại Cài đặt vùng định tuyến khóa logic xuất hiện.
- Chọn Cố định với mở rộng cho loại Định tuyến. Việc chọn tùy chọn này sẽ tự động gán độ dài mở rộng là 2.
- Ghi chú: Vùng định tuyến phải lớn hơn vùng vị trí để cung cấp thêm tính linh hoạt cho Fitter khi công cụ định tuyến các diện mạo khác nhau.
Cửa sổ khu vực khóa logic
Xác minh rằng Blinking_led.qsf chứa các nhiệm vụ sau, tương ứng với sơ đồ tầng của bạn:
Thông tin liên quan
“Sơ đồ thiết kế cấu hình lại một phần” trong Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Cấu hình lại một phần
Thêm Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần Intel FPGA IP
Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần Intel FPGA IP giao tiếp với khối điều khiển Intel Agilex PR để quản lý nguồn dòng bit. Bạn phải thêm IP này vào thiết kế của mình để triển khai cấu hình bên ngoài. Hãy làm theo các bước sau để thêm Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần
IP Intel FPGA cho dự án của bạn:
- Nhập Cấu hình lại một phần vào trường tìm kiếm Danh mục IP (Công cụ ➤ Danh mục IP).
- Bấm đúp vào Bộ điều khiển cấu hình bên ngoài cấu hình lại một phần IP Intel FPGA.
- Trong hộp thoại Tạo biến thể IP, nhập external_host_pr_ip làm File đặt tên rồi bấm vào Tạo. Trình chỉnh sửa tham số xuất hiện.
- Đối với tham số Bật giao diện bận, hãy chọn Tắt (cài đặt mặc định). Khi cần sử dụng tín hiệu này, bạn có thể chuyển cài đặt sang Bật.
Kích hoạt tham số giao diện bận trong trình chỉnh sửa tham số
- Nhấp chuột File ➤ Lưu và thoát trình chỉnh sửa tham số mà không tạo hệ thống. Trình chỉnh sửa tham số tạo biến thể IP external_host_pr_ip.ip file và thêm vào file đến dự án nhấp nháy_led. AN 991: Cấu hình lại một phần thông qua Chân cấu hình (Máy chủ bên ngoài) Thiết kế tham chiếu 750856 | 2022.11.14 AN 991:
- Ghi chú:
- a. Nếu bạn đang sao chép external_host_pr_ip.ip file từ thư mục pr, hãy chỉnh sửa Blinking_led.qsf theo cách thủ công file để bao gồm dòng sau: set_global_assignment -name IP_FILE pr_ip.ip
- b. Đặt IP_FILE chuyển nhượng sau SDC_FILE bài tập (blinking_led. dc) trong blinking_led.qsf của bạn file. Thứ tự này đảm bảo ràng buộc thích hợp lõi IP của Bộ điều khiển cấu hình lại một phần.
- Ghi chú: Để phát hiện đồng hồ, .sdc file đối với IP PR phải tuân theo bất kỳ .sdc nào tạo đồng hồ mà lõi IP sử dụng. Bạn tạo điều kiện thuận lợi cho đơn đặt hàng này bằng cách đảm bảo rằng .ip file đối với lõi PR IP xuất hiện sau bất kỳ .ip nào files hoặc .sdc files mà bạn sử dụng để xác định các đồng hồ này trong .qsf file cho bản sửa đổi dự án Intel Quartus Prime của bạn. Để biết thêm thông tin, hãy tham khảo Hướng dẫn sử dụng giải pháp cấu hình lại một phần IP.
Cập nhật thiết kế cấp cao nhất
Để cập nhật top.sv file với phiên bản PR_IP:
- Để thêm phiên bản external_host_pr_ip vào thiết kế cấp cao nhất, hãy bỏ ghi chú các khối mã sau trong top.sv file:
Xác định Persona
Thiết kế tham chiếu này xác định ba diện mạo riêng biệt cho phân vùng PR duy nhất. Để xác định và đưa các nhân vật vào dự án của bạn:
- Tạo ba SystemVerilog files, blinking_led.sv, blinking_led_slow.sv và blinking_led_empty.sv trong thư mục làm việc của bạn cho ba cá tính.
Personas thiết kế tham khảo
Ghi chú:
- Blinking_led.sv đã có sẵn như một phần của filebạn sao chép từ thư mục phẳng/ con. Bạn chỉ có thể sử dụng lại cái này file.
- Nếu bạn tạo SystemVerilog files từ Trình soạn thảo văn bản Intel Quartus Prime, hãy tắt tùy chọn Thêm file vào tùy chọn dự án hiện tại, khi lưu files.
Tạo bản sửa đổi
Luồng thiết kế PR sử dụng tính năng sửa đổi dự án trong phần mềm Intel Quartus Prime. Thiết kế ban đầu của bạn là bản sửa đổi cơ sở, trong đó bạn xác định ranh giới vùng tĩnh và các vùng có thể cấu hình lại trên FPGA. Từ bản sửa đổi cơ sở, bạn tạo nhiều bản sửa đổi. Những bản sửa đổi này chứa các cách triển khai khác nhau cho các vùng PR. Tuy nhiên, tất cả các bản sửa đổi triển khai PR đều sử dụng cùng các kết quả định tuyến và vị trí cấp cao nhất từ bản sửa đổi cơ sở. Để biên soạn một thiết kế PR, bạn phải tạo một bản sửa đổi triển khai PR cho từng cá nhân. Ngoài ra, bạn phải chỉ định loại sửa đổi cho mỗi phiên bản. Các loại sửa đổi có sẵn là:
- Cấu hình lại một phần – Cơ sở
- Cấu hình lại một phần – Triển khai Persona
Bảng sau liệt kê tên bản sửa đổi và loại bản sửa đổi cho từng bản sửa đổi:
Tên và loại sửa đổi
| Tên sửa đổi | Loại sửa đổi |
| nhấp nháy_led.qsf | Cấu hình lại một phần – Cơ sở |
| nhấp nháy_led_default.qsf | Cấu hình lại một phần – Triển khai Persona |
| nhấp nháy_led_slow.qsf | Cấu hình lại một phần – Triển khai Persona |
| nhấp nháy_led_empty.qsf | Cấu hình lại một phần – Triển khai Persona |
Đặt loại sửa đổi cơ sở
- Nhấp vào Dự án ➤ Bản sửa đổi.
- Trong Tên bản sửa đổi, chọn bản sửa đổi có đèn LED nhấp nháy rồi bấm Đặt hiện tại.
- Nhấp vào Áp dụng. Bản sửa đổi nhấp nháy_led hiển thị dưới dạng bản sửa đổi hiện tại.
- Để đặt Loại sửa đổi cho nhấp nháy_led, hãy nhấp vào Bài tập ➤ Cài đặt ➤ Chung.
- Đối với Loại sửa đổi, chọn Cấu hình lại một phần – Cơ sở, sau đó bấm OK.
- Xác minh rằng Blinking_led.qsf hiện có chứa bài tập sau: ##blinking_led.qsf set_global_taskment -name REVISION_TYPE PR_BASE
Tạo bản sửa đổi triển khai
- Để mở hộp thoại Bản sửa đổi, nhấp vào Dự án ➤ Bản sửa đổi.
- Để tạo bản sửa đổi mới, bấm đúp vào < >.
- Trong Tên bản sửa đổi, chỉ định nhấp nháy_led_default và chọn nhấp nháy_led cho Dựa trên bản sửa đổi.
- Đối với loại Sửa đổi, hãy chọn Cấu hình lại một phần – Triển khai cá nhân.
Tạo bản sửa đổi
- Tương tự, đặt loại Bản sửa đổi cho các bản sửa đổi nhấp nháy_led_slow và nhấp nháy_led_empty.
- Xác minh rằng mỗi .qsf file hiện chứa bài tập sau: set_global_taskment -name REVISION_TYPE PR_IMPL set_instance_signment -name ENTITY_REBINDING \ place_holder -to u_blinking_led trong đó, place_holder là tên thực thể mặc định cho bản sửa đổi triển khai PR mới được tạo.
Sửa đổi dự án
Biên soạn bản sửa đổi cơ sở
- Để biên dịch bản sửa đổi cơ sở, nhấp vào Đang xử lý ➤ Bắt đầu biên dịch. Ngoài ra, lệnh sau sẽ biên dịch bản sửa đổi cơ sở: quartus_sh –flow biên dịch nhấp nháy_led -c nhấp nháy_led
- Kiểm tra dòng bit files tạo ra ở đầu ra_filethư mục s.
Đã tạo ra Files
| Tên | Kiểu | Sự miêu tả |
| nhấp nháy_led.sof | Lập trình cơ sở file | Được sử dụng cho cấu hình cơ sở toàn chip |
| nhấp nháy_led.pr_partition.rbf | Dòng bit PR file cho nhân vật cơ bản | Được sử dụng để cấu hình lại một phần nhân vật cơ sở. |
| nhấp nháy_led_static.qdb | cơ sở dữ liệu .qdb file | Cơ sở dữ liệu hoàn thiện file được sử dụng để nhập vùng tĩnh. |
Thông tin liên quan
- “Sơ đồ thiết kế cấu hình lại một phần” trong Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Cấu hình lại một phần
- “Áp dụng các ràng buộc sơ đồ tầng tăng dần” trong Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Cấu hình lại một phần
Chuẩn bị các sửa đổi thực hiện PR
Bạn phải chuẩn bị các bản sửa đổi triển khai PR trước khi có thể biên dịch và tạo dòng bit PR cho lập trình thiết bị. Thiết lập này bao gồm việc thêm vùng tĩnh .qdb file như nguồn file cho mỗi lần sửa đổi thực hiện. Ngoài ra, bạn phải chỉ định thực thể tương ứng của vùng PR.
- Để đặt bản sửa đổi hiện tại, hãy nhấp vào Dự án ➤ Bản sửa đổi, chọnlinking_led_default làm tên Bản sửa đổi, sau đó nhấp vào Đặt hiện tại.
- Để xác minh nguồn chính xác cho mỗi bản sửa đổi triển khai, hãy nhấp vào Dự án ➤Thêm/Xóa Files trong Dự án. Nhấp nháy_led.sv file xuất hiện trong file danh sách.
Files Trang
- Lặp lại các bước từ 1 đến 2 để xác minh nguồn sửa đổi triển khai khác files:
| Tên sửa đổi thực hiện | Nguồn File |
| nhấp nháy_led_default | nhấp nháy_led.sv |
| nhấp nháy_led_empty | nhấp nháy_led_empty.sv |
| nhấp nháy_led_slow | nhấp nháy_led_slow.sv |
- Để xác minh .qdb file được liên kết với phân vùng gốc, nhấp vào Bài tập ➤ Cửa sổ thiết kế phân vùng. Xác nhận rằng cơ sở dữ liệu phân vùng File chỉ định nhấp nháy_led_static.qdb file, hoặc bấm đúp vào Cơ sở dữ liệu phân vùng File ô để xác định điều này file. Ngoài ra, lệnh sau gán điều này file: set_instance_signment -name QDB_FILE_PARTITION \ nhấp nháy_led_static.qdb -to |
- Trong ô Liên kết lại thực thể, chỉ định tên thực thể của từng phân vùng PR mà bạn thay đổi trong bản sửa đổi triển khai. Đối với bản sửa đổi triển khai blinking_led_default, tên thực thể là blinking_led. Trong hướng dẫn này, bạn ghi đè phiên bản u_blinking_led từ bản biên dịch sửa đổi cơ sở bằng thực thể blinking_led mới.
Ghi chú: Việc gán lại ràng buộc của thực thể giữ chỗ được tự động thêm vào bản sửa đổi triển khai. Tuy nhiên, bạn phải thay đổi tên thực thể mặc định trong nhiệm vụ thành tên thực thể phù hợp cho thiết kế của mình.
| Tên sửa đổi thực hiện | Liên kết lại thực thể |
| nhấp nháy_led_default | nhấp nháy_led |
| nhấp nháy_led_slow | nhấp nháy_led_slow |
| nhấp nháy_led_empty | nhấp nháy_led_empty |
Liên kết lại thực thể
- Để biên dịch thiết kế, nhấp vào Đang xử lý ➤ Bắt đầu biên dịch. Ngoài ra, lệnh sau sẽ biên dịch dự án này: quartus_sh –flow biên dịch blinking_led –c blinking_led_default
- Lặp lại các bước trên để chuẩn bị các bản sửa đổi nhấp nháy_led_slow và nhấp nháy_led_empty: quartus_sh –flow biên dịch nhấp nháy_led –c nhấp nháy_led_slow quartus_sh –biên dịch dòng chảy nhấp nháy_led –c nhấp nháy_led_empt
Ghi chú: Bạn có thể chỉ định bất kỳ cài đặt cụ thể nào của Fitter mà bạn muốn áp dụng trong quá trình biên dịch triển khai PR. Cài đặt cụ thể của người điều chỉnh chỉ tác động đến sự phù hợp của cá nhân mà không ảnh hưởng đến vùng tĩnh đã nhập.
Lập trình bảng
Hướng dẫn này sử dụng bo mạch phát triển FPGA Intel Agilex F-Series trên bàn làm việc, bên ngoài khe cắm PCIe* trong máy chủ của bạn. Trước khi lập trình bảng, hãy đảm bảo rằng bạn đã hoàn thành các bước sau:
- Kết nối nguồn điện với bo mạch phát triển FPGA Intel Agilex F-Series.
- Kết nối Cáp tải xuống Intel FPGA giữa cổng USB PC của bạn và cổng Cáp tải xuống Intel FPGA trên bo mạch phát triển.
Để chạy thiết kế trên bo mạch phát triển FPGA Intel Agilex F-Series:
- Mở phần mềm Intel Quartus Prime và nhấp vào Công cụ ➤ Lập trình viên.
- Trong Lập trình viên, nhấp vào Thiết lập phần cứng và chọn USB-Blaster.
- Nhấp vào Tự động phát hiện và chọn thiết bị, AGFB014R24AR0.
- Bấm vào đồng ý. Phần mềm Intel Quartus Prime phát hiện và cập nhật Lập trình viên với ba thiết bị FPGA trên bo mạch.
- Chọn thiết bị AGFB014R24AR0, nhấp vào Thay đổi File và tải Blinking_led_default.sof file.
- Bật Chương trình/Cấu hình cho flashing_led_default.sof file.
- Nhấp vào Bắt đầu và đợi thanh tiến trình đạt 100%.
- Quan sát các đèn LED trên bảng nhấp nháy cùng tần số với thiết kế phẳng ban đầu.
- Để chỉ lập trình vùng PR, hãy nhấp chuột phải vào phần nhấp nháy_led_default.sof file trong Lập trình viên và nhấp vào Thêm Lập trình PR File.
- Chọn nhấp nháy_led_slow.pr_partition.rbf file.
- Vô hiệu hoá Chương trình/Cấu hình cho blinking_led_default.sof file.
- Bật Chương trình/Cấu hình cho flashing_led_slow.pr_partition.rbf file và nhấp vào Bắt đầu. Trên bảng, quan sát đèn LED[0] và đèn LED[1] tiếp tục nhấp nháy. Khi thanh tiến trình đạt 100%, đèn LED[2] và LED[3] nhấp nháy chậm hơn.
- Để lập trình lại vùng PR, bấm chuột phải vào .rbf file trong Lập trình viên và nhấp vào Thay đổi lập trình PR File.
- Chọn .rbf files để hai người khác quan sát hành vi trên bảng. Đang tải nhấp nháy_led_default.rbf file làm cho đèn LED nhấp nháy ở một tần số cụ thể và tải tệp nhấp nháy_led_empty.rbf file làm cho các đèn LED luôn BẬT.
Lập trình Bo mạch phát triển FPGA Intel Agilex F-Series
Quy trình kiểm tra phần cứng
Các trình tự sau đây mô tả quy trình thử nghiệm phần cứng thiết kế tham chiếu.
Thiết lập phần cứng máy chủ bên ngoài thiết bị Intel Agilex
Lập trình FPGA trợ giúp (Máy chủ bên ngoài)
Trình tự sau đây mô tả việc lập trình FPGA trợ giúp hoạt động như máy chủ bên ngoài của quy trình PR:
- Chỉ định cài đặt giao diện phát trực tuyến Avalon tương ứng với chế độ bạn chọn (x8, x16 hoặc x32).
- Khởi tạo nền tảng bằng cách lập trình FPGA trợ giúp bằng cách sử dụng Intel Quartus Prime Programmer và cáp cấu hình được kết nối.
- Sử dụng FPGA trợ giúp, đọc tín hiệu CONF_DONE và AVST_READY. CONF_DONE phải là 0, AVST_READY phải là 1. Logic cao trên chân này cho biết SDM đã sẵn sàng chấp nhận dữ liệu từ máy chủ bên ngoài. Đầu ra này là một phần của I/O SDM.
Ghi chú: Chân CONF_DONE báo hiệu cho máy chủ bên ngoài rằng việc truyền dòng bit thành công. Chỉ sử dụng các tín hiệu này để giám sát toàn bộ quá trình cấu hình chip. Tham khảo Hướng dẫn sử dụng cấu hình Intel Agilex để biết thêm thông tin về chân này.
Lập trình DUT FPGA với SOF chip đầy đủ thông qua máy chủ bên ngoài Trình tự sau đây mô tả việc lập trình DUT FPGA với đối tượng SRAM chip đầy đủ File (.sof) bằng giao diện phát trực tuyến Avalon của máy chủ:
- Ghi toàn bộ dòng bit chip vào bộ nhớ ngoài DDR4 của FPGA trợ giúp (máy chủ bên ngoài).
- Định cấu hình DUT FPGA với chip .sof đầy đủ bằng giao diện phát trực tuyến Avalon (x8, x16, x32).
- Đọc trạng thái tín hiệu cấu hình DUT FPGA. CONF_DONE phải là 1, AVST_READY phải là 0.
Thông số kỹ thuật về thời gian: Bộ điều khiển bên ngoài cấu hình lại một phần Intel FPGA IP
Lập trình DUT FPGA với Persona đầu tiên thông qua máy chủ bên ngoài
- Áp dụng tính năng đóng băng trên vùng PR mục tiêu trong DUT FPGA.
- Sử dụng Bảng điều khiển hệ thống Intel Quartus Prime, xác nhận pr_request để bắt đầu cấu hình lại một phần. AVST_READY phải là 1.
- Ghi dòng bit PR cá nhân đầu tiên vào bộ nhớ ngoài DDR4 của FPGA trợ giúp (máy chủ bên ngoài).
- Sử dụng giao diện phát trực tuyến Avalon (x8, x16, x32), cấu hình lại DUT FPGA với dòng bit cá nhân đầu tiên.
- Để theo dõi trạng thái PR, nhấp vào Công cụ ➤ Bảng điều khiển Hệ thống để khởi chạy Bảng điều khiển Hệ thống. Trong Bảng điều khiển Hệ thống, theo dõi trạng thái PR:
- pr_error là 2—đang trong quá trình cấu hình lại.
- pr_error là 3—việc cấu hình lại đã hoàn tất.
- Áp dụng giải phóng vùng PR trong DUT FPGA.
Ghi chú: Nếu xảy ra lỗi trong quá trình vận hành PR, chẳng hạn như lỗi kiểm tra phiên bản hoặc kiểm tra ủy quyền, thì hoạt động PR sẽ chấm dứt.
Thông tin liên quan
- Hướng dẫn sử dụng cấu hình Intel Agilex
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Công cụ gỡ lỗi
Lịch sử sửa đổi tài liệu cho AN 991: Cấu hình lại một phần thông qua các chân cấu hình (Máy chủ bên ngoài) Thiết kế tham chiếu cho Bo mạch phát triển FPGA Intel Agilex F-Series
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Thay đổi |
| 2022.11.14 | 22.3 | • Phát hành lần đầu. |
AN 991: Cấu hình lại một phần thông qua các chân cấu hình (Máy chủ bên ngoài) Thiết kế tham khảo: dành cho Bo mạch phát triển FPGA dòng F của Intel Agilex
Câu trả lời cho Câu hỏi thường gặp hàng đầu:
- Q PR thông qua các chân cấu hình là gì?
- A Cấu hình máy chủ bên ngoài ở trang 3
- Q Tôi cần gì cho thiết kế tham khảo này?
- A Yêu cầu thiết kế tham khảo ở trang 6
- Q Tôi có thể lấy thiết kế tham khảo ở đâu?
- A Yêu cầu thiết kế tham khảo ở trang 6
- Q Làm cách nào để thực hiện PR thông qua cấu hình bên ngoài?
- A Hướng dẫn thiết kế tham khảo ở trang 6
- Q Nhân vật PR là gì?
- A Định nghĩa Personas ở trang 11
- Q Làm thế nào để lập trình bảng?
- A Lập trình cho Hội đồng quản trị ở trang 17
- Q Các vấn đề và hạn chế đã biết của PR là gì?
- A Diễn đàn hỗ trợ Intel FPGA: PR
- Q Bạn có được đào tạo về PR không?
- A Danh mục đào tạo kỹ thuật Intel FPGA
Phiên bản trực tuyến Gửi phản hồi
- NHẬN DẠNG: 750856
- Phiên bản: 2022.11.14
Tài liệu / Tài nguyên
 |
bo mạch phát triển intel 750856 Agilex FPGA [tập tin pdf] Hướng dẫn sử dụng 750856, 750857, 750856 Bo mạch phát triển Agilex FPGA, Bo mạch phát triển Agilex FPGA, Bo mạch phát triển FPGA, Bo mạch phát triển, Bo mạch |