Intel 750856 Agilex FPGA Development Board

Produktaj Informoj

Ĉi tiu referenca dezajno estas por la Intel Agilex F-Series FPGA Development Board. Ĝi uzas la Partan Rekonfiguran Eksteran Agordan Regilon Intel FPGA IP kaj havas simplan PR-regionon. La Intel Agilex Device External Host Hardware Setup konsistas el ekstera aparato (Helper FPGA), DUT FPGA, kaj via ekstera gastiganta dezajno. La gastiga dezajno en la ekstera aparato respondecas pri gastigado de la PR-procezo. La PR-pingloj estas uzataj por konekti ambaŭ aparatojn kaj povas esti ajnaj disponeblaj uzantI/Oj.

Produktaj Uzado-Instrukcioj

Agordo de Ekstera Gastiganto

Por plenumi eksteran gastigan agordon, sekvu ĉi tiujn paŝojn:

1. Kreu gastigan dezajnon en ekstera aparato por gastigi la PR-procezon.
2. Konektu la PR-pinglojn de la ekstera aparato al la Parta Rekonfiguracia Ekstera Agordo-Regilo Intel FPGA IP en la DUT FPGA.
3. Fluu agordajn datumojn de la gastiganta dezajno al la Intel Agilex Avalon-fluaj interfacaj pingloj, kiuj respondas al la PR-manpremaj signaloj de la IP.

Parta Reagordo per Agordo-Pingloj-Operacio

La sekva sekvenco priskribas la operacion de parta reagordo per agordaj stiftoj:

1. Aserti la pr_request-stifton konektitan al la Parta Rekonfiguracia Ekstera Agordo-Regilo Intel FPGA IP.
2. La IP asertas okupatan signalon por indiki ke la PR-procezo estas en progreso (laŭvola).
3. Se la agorda sistemo estas preta por PR-operacio, la avst_ready pinglo estas asertita, indikante ke ĝi estas preta akcepti datumojn.
4. Fluu la PR-agordajn datumojn super la avst_data-pingloj kaj la avst_valid-pingloj, sekvante la Avalon-streaming-specifon por datumtransigo kun kontraŭpremo.
5. Fluado ĉesas kiam la avst_ready pinglo estas de-asertita.
6. De-aserti la avst_ready pinglo por indiki ke ne pli da datumoj estas bezonataj por la PR-operacio.
7. La Parta Rekonfiguracia Ekstera Agordo-Regilo Intel FPGA IP malakceptas la okupatan signalon por indiki la finon de la procezo (laŭvola).

Parta Reagordo per Agordo-Pingloj (Ekstera Gastiganto) Referenca Dezajno

Ĉi tiu aplika noto montras partan reagordon per agordaj pingloj (ekstera gastiganto) sur la disvolva tabulo Intel® Agilex® F-Series FPGA.

Referenco Dezajno Superview

La parta reagorda funkcio (PR) permesas al vi reagordi parton de la FPGA dinamike, dum la restanta FPGA-dezajno daŭre funkcias. Vi povas krei plurajn personojn por aparta regiono en via dezajno, kiuj ne influas operacion en areoj ekster ĉi tiu regiono. Ĉi tiu metodaro estas efika en sistemoj kie multoblaj funkcioj tempo-dividas la samajn FPGA-aparatajn rimedojn. La nuna versio de la programaro Intel Quartus® Prime Pro Edition enkondukas novan kaj simpligitan kompilfluon por parta reagordo. Ĉi tiu referenca dezajno de Intel Agilex uzas la Partan Rekonfiguran Eksteran Agordan Regilon Intel FPGA IP kaj havas simplan PR-regionon.

Agordo de Aparato de Ekstera Gastiganta Intel Agilex

Agordo de Ekstera Gastiganto

En ekstera gastiga agordo, vi unue devas krei gastigan dezajnon en ekstera aparato por gastigi la PR-procezon, kiel montras Intel Agilex Device External Host Hardware Setup. La mastro-dezajno fluas agordajn datumojn al la Intel Agilex Avalon-fluaj interfacaj pingloj, kiuj respondas al la PR-manpremsignaloj, kiuj venas de la Parta Reconfiguration External Configuration Controller Intel FPGA IP. La PR-pingloj, kiujn vi uzas por konekti ambaŭ aparatojn, povas esti ajnaj disponeblaj uzantI/Oj.

La sekva sekvenco priskribas la partan reagordon per agorda stifta operacio:

1. Unue aserti la pr_request-pinglon, kiu estas konektita al la Parta Reagorda Ekstera Agordo-Regilo Intel FPGA IP.
2. La IP asertas okupatan signalon por indiki ke la PR-procezo estas en progreso (laŭvola).
3. Se la agorda sistemo estas preta sperti PR-operacion, la avst_ready pinglo estas asertita indikante ke ĝi estas preta akcepti datumojn.
4. Komencu flui la PR-agordajn datumojn super la avst_data-pingloj kaj la avst_valid-pinglo, observante la Avalon-streaming-specifon por datumtransigo kun kontraŭpremo.
5. Fluado ĉesas kiam ajn la avst_ready pinglo estas de-asertita.
6. Post elsendado de ĉiuj agordaj datumoj, la avst_ready pinglo estas de-asertita por indiki ke ne pli da datumoj estas bezonataj por PR-operacio.
7. La Parta Reconfiguration External Configuration Controller Intel FPGA IP desertas la okupatan signalon por indiki la finon de la procezo (laŭvola).
8. Vi povas kontroli la pinglojn pr_done kaj pr_error por konfirmi ĉu la PR-operacio sukcese finiĝis. Se okazas eraro, kiel malsukceso en versio-kontrolado kaj rajtigo-kontrolado, la PR-operacio finiĝas.

Rilataj Informoj

• Intel Agilex F-Series FPGA Development Kit Web Paĝo
• Intel Agilex F-Series FPGA Development Kit User Guide
• Intel Quartus Prime Pro Edition User Guide: Parta Reagordo

Parta Reagordo Ekstera Agordo-Regilo Intel FPGA IP
La Parta Reconfiguration External Configuration Controller estas postulata por uzi agordajn pinglojn por flui PR-datumojn por PR-operacio. Vi devas konekti ĉiujn plej altnivelajn havenojn de la Parta Rekonfiguracia Ekstera Agordo-Regilo Intel FPGA IP al la pr_request pinglo por permesi la manpremadon de la gastiganto kun la sekura aparato-administranto (SDM) de la kerno. La SDM determinas kiajn agordajn pinglojn uzi, laŭ via MSEL-agordo.

Parta Reagordo Ekstera Agordo-Regilo Intel FPGA IP

Parta Reagordo Ekstera Agordo Kontrolilo Parametro Agordoj

Parametro	Valoro	Priskribo
Ebligu Okupita Interfaco	Ebligu or Malebligu	Permesas al vi Ebligi aŭ Malŝalti la Okupita interfaco, kiu asertas signalon por indiki ke PR-pretigo estas en progreso dum ekstera agordo. Defaŭlta agordo estas Malebligu.

Parta Reagordo Ekstera Agordo Regilo Havenoj

Haveno Nomo	Larĝo	Direkto	Funkcio
pr_peto	1	Enigo	Indikas, ke la PR-procezo estas preta komenci. La signalo estas kanalo ne sinkrona al iu horloĝsignalo.
pr_eraro	2	Eligo	Indikas partan reagordan eraron.: • 2'b01—ĝenerala PR-eraro • 2'b11—malkongrua bitflua eraro Tiuj signaloj estas kanaloj ne sinkronaj al iu horloĝfonto.
pr_farita	1	Eligo	Indikas, ke la PR-procezo estas kompleta. La signalo estas kanalo ne sinkrona al iu horloĝsignalo.
start_addr	1	Enigo	Specifas la komencan adreson de PR-datumoj en Active Serial Flash. Vi ebligas ĉi tiun signalon elektante ĉu Avalon®-ST or Aktiva Serio por la Ebligu Avalon-ST-Stiftojn aŭ Aktivajn Seriajn Stiftojn parametro. La signalo estas kanalo ne sinkrona al iu horloĝsignalo.
restarigi	1	Enigo	Aktiva alta, sinkrona rekomencigita signalo.
el_klk	1	Eligo	Horloĝfonto kiu generas de interna oscilatoro.
okupata	1	Eligo	La IP asertas ĉi tiun signalon por indiki PR-datumtranslokigon en progreso. Vi ebligas ĉi tiun signalon elektante Ebligu por la Ebligu okupatan interfacon parametro.

Referencaj Dezajnaj Postuloj

Uzo de ĉi tiu referenca dezajno postulas la jenon:

• Instalado de la Intel Quartus Prime Pro Edition versio 22.3 kun subteno por la Intel Agilex-aparatfamilio.
• Konekto al la disvolva tabulo Intel Agilex F-Series FPGA sur la benko.
• Elŝuto de la dezajno ekzample disponebla en la sekva loko: https://github.com/intel/fpga-partial-reconfig.

Por elŝuti la dezajnon ekzample:

1. Alklaku Kloni aŭ elŝuti.
2. Klaku Elŝuti ZIP. Malfermu la fpga-partial-reconfig-master.zip file.
3. Iru al la lerniloj/agilex_external_pr_configuration subdosierujo por aliri la referencan dezajnon.

Referenca Dezajno Promenado

La sekvaj paŝoj priskribas la efektivigon de parta reagordo per agordaj pingloj (ekstera gastiganto) sur la disvolva tabulo Intel Agilex F-Series FPGA:

• Paŝo 1: Komencante
• Paŝo 2: Kreante Dezajnan Sekcion
• Paŝo 3: Asignado de Lokigo kaj Vojaj Regionoj
• Paŝo 4: Aldonante la IP de Parta Rekonfiguracia Ekstera Agordo-Regilo
• Paŝo 5: Difinaj Personajoj
• Paŝo 6: Kreante Reviziojn
• Paŝo 7: Kompilante la Bazan Revizion
• Paŝo 8: Preparante PR-Efektivigajn Reviziojn
• Paŝo 9: Programado de la Estraro

Paŝo 1: Komencu
Kopii la referencan dezajnon files al via labormedio kaj kompilu la ebenan dezajnon:

1. Kreu dosierujon en via labormedio, agilex_pcie_devkit_blinking_led_pr.
2. Kopiu la elŝutitan lernilojn/agilex_pcie_devkit_blinking_led/platan subdosierujon al la dosierujo, agilex_pcie_devkit_blinking_led_pr.
3. En la programaro Intel Quartus Prime Pro Edition, alklaku File ➤ Malfermu Projekton kaj elektu blinking_led.qpf.
4. Por ellabori la hierarkion de la plata dezajno, alklaku Procesado ➤ Komenco ➤ Komencu Analizon kaj Sintezon. Alternative, ĉe la komandlinio, rulu la sekvan komandon: quartus_syn blinking_led -c blinking_led

Kreante Dezajnan Sekcion

Vi devas krei dezajnajn sekciojn por ĉiu PR-regiono, kiun vi volas parte reagordi. La sekvaj paŝoj kreas projektan sekcion por la u_blinking_led kazo.

Kreante Dezajnaj Sekcioj

1. Dekstre alklaku la u_blinking_led ekzemplon en la Projekta Navigilo kaj alklaku Dezajna Dispartigo ➤ Reagordebla. Apud ĉiu kazo, kiu estas agordita kiel subdisko, aperas ikono pri dezajna sekcio.
2. Alklaku Taskojn ➤ Fenestro de Dezajni Dispartigojn. La fenestro montras ĉiujn desegnajn sekciojn en la projekto.
3. Redaktu la nomon de la subdisko en la Fenestro de Dispartigoj de Dezajno per duoble alklakante la nomon. Por ĉi tiu referencdezajno, renomu la sekcionomon al pr_partition
   • Notu: Kiam vi kreas sekcion, la programaro Intel Quartus Prime aŭtomate generas sekcionomon, bazitan sur la petnomo kaj hierarkia vojo. Ĉi tiu defaŭlta sekcionomo povas varii laŭ ĉiu kazo.
4. Por eksporti la finpretigitan senmovan regionon el la baza revizia kompilo, duoble alklaku la eniron por root_partition en la Post Fina Eksporto File kolumno, kaj tajpu blinking_led_static. gdb.

Eksportante Afiŝu Finan Snapshot en Dezajna Dispartigoj FenestroKontrolu, ke la blinking_led.qsf enhavas la sekvajn taskojn, respondantajn al via reagordebla desegna sekcio:

Rilataj Informoj
"Krei Dezajnaj Dispartigoj" en Intel Quartus Prime Pro Edition Uzantgvidilo: Parta Reagordo

Asignado de Lokigo kaj Voja Regiono por PR-Sekcio
Por ĉiu baza revizio, kiun vi kreas, la PR-dezajna fluo metas la respondan personan kernon en vian PR-diskonregionon. Por lokalizi kaj asigni la PR-regionon en la aparato-plano por via baza revizio:

1. Dekstre alklaku la u_blinking_led kazon en la Projekta Navigilo kaj alklaku Logika Ŝlosilregiono ➤ Krei Novan Logikŝlosilregionon. La regiono aperas sur la Logic Lock Regions Fenestro.
2. Via lokiga regiono devas enfermi la logikon blinking_led. Elektu la lokigan regionon lokante la nodon en Chip Planner. Dekstre alklaku la u_blinking_led regionnomon en la Fenestro de Logika Ŝlosilo Regionoj kaj alklaku

Loki Node ➤ Loki en Chip Planner. La regiono u_blinking_led estas kolorkodita

Chip Planner Nodo Loko por blinking_led

1. En la fenestro Logika Ŝlosilo Regionoj, specifu la lokaregiono-koordinatoj en la Origina kolumno. La origino egalrilatas al la malsupra-maldekstra angulo de la regiono. Por ekzample, por agordi lokigan regionon kun (X1 Y1) koordinatoj kiel (163 4), specifu la Originon kiel X163_Y4. La programaro Intel Quartus Prime aŭtomate kalkulas la (X2 Y2) koordinatojn (supre-dekstre) por la lokiga regiono, surbaze de la alteco kaj larĝo, kiujn vi specifas.
   • Notu: Ĉi tiu lernilo uzas la (X1 Y1) koordinatojn – (163 4), kaj altecon kaj larĝon de 20 por la lokiga regiono. Difinu ajnan valoron por la lokiga regiono. Certigu, ke la regiono kovras la logikon blinking_led.
2. Ebligu la Rezervita kaj Kerna-Nur-opcioj.
3. Duoble alklaku la opcion de Voja Regiono. La dialogujo de Logic Lock Routing Region Settings aperas.
4. Elektu Riparita kun ekspansio por la Voja tipo. Elektante ĉi tiun opcion aŭtomate asignas vastiĝlongon de 2.
   • Notu: La vojregiono devas esti pli granda ol la allokigregiono, por disponigi ekstran flekseblecon por la Fitter kiam la motoro direktas malsamajn rolulojn.

Fenestro de Logika Ŝlosilo RegionojKontrolu, ke la blinking_led.qsf enhavas la sekvajn taskojn, konformajn al via etaĝoplanado:

Rilataj Informoj
"Etaĝoplano la Parta Reagorda Dezajno" en Intel Quartus Prime Pro Edition Uzantgvidilo: Parta Reagordo

Aldonante la Partan Rekonfiguracion Eksteran Agordo-Regilon Intel FPGA IP
La Parta Reconfiguration External Configuration Controller Intel FPGA IP interfacas kun la Intel Agilex PR-kontrolbloko por administri la bitfluan fonton. Vi devas aldoni ĉi tiun IP al via dezajno por efektivigi eksteran agordon. Sekvu ĉi tiujn paŝojn por aldoni la Partan Rekonfiguran Eksteran Agordan Regilon
Intel FPGA IP al via projekto:

1. Tajpu Partan Rekonfiguradon en la serĉkampo de IP Katalogo (Iloj ➤ IP Katalogo).
2. Duoble alklaku Parta Reconfiguration External Configuration Controller Intel FPGA IP.
3. En la dialogujo Krei IP-variaĵon, tajpu external_host_pr_ip kiel la File nomo, kaj tiam alklaku Krei. La parametra redaktilo aperas.
4. Por la parametro Ebligi okupata interfaco, elektu Malebligu (la defaŭlta agordo). Kiam vi bezonas uzi ĉi tiun signalon, vi povas ŝanĝi la agordon al Ebligi.

Ebligu Okupita Interfaco-Parametron en Parametro-Redaktilo

1. Klaku File ➤ Konservu kaj eliru la parametran redaktilon sen generi la sistemon. La parametra redaktilo generas la IP-variaĵon external_host_pr_ip.ip file kaj aldonas la file al la projekto palpebrumante. AN 991: Parta Reagordo per Agordaj Stiftoj (Ekstera Gastiganto) Referenca Dezajno 750856 | 2022.11.14 AN 991:
   • Notu:
   • a. Se vi kopias la external_host_pr_ip.ip file el la pr-dosierujo, mane redaktu la blinking_led.qsf file por inkluzivi la sekvan linion: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Metu la IP_FILE tasko post la SDC_FILE taskoj (blinking_led. dc) en via blinking_led.qsf file. Ĉi tiu mendo certigas taŭgan limigon de la IP-kerno de Parta Rekonfigura Regilo.
   • Notu: Por detekti la horloĝojn, la .sdc file ĉar la PR IP devas sekvi ajnan .sdc kiu kreas la horloĝojn kiujn la IP-kerno uzas. Vi faciligas ĉi tiun ordon certigante ke la .ip file ĉar la PR IP-kerno aperas post iu ajn .ip files aŭ .sdc files, kiujn vi uzas por difini ĉi tiujn horloĝojn en la .qsf file por via revizio de la projekto Intel Quartus Prime. Por pliaj informoj, raportu al la Uzanto-Gvidilo pri Parta Rekonfiguracia IP Solvoj.

Ĝisdatigi la Plejaltnivelan Dezajnon

Por ĝisdatigi la top.sv file kun la PR_IP-instanco:

1. Por aldoni la ekzemplon external_host_pr_ip al la supranivela dezajno, malkomenti la sekvajn kodblokojn en la supra.sv file:

Difinaj Personajoj
Ĉi tiu referenca dezajno difinas tri apartajn personojn por la ununura PR-sekcio. Por difini kaj inkluzivi la personojn en via projekto:

1. Kreu tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, kaj blinking_led_empty.sv en via labordosierujo por la tri personoj.

Referenco Dezajno-personoj

Notu:

• blinking_led.sv jam disponeblas kiel parto de la files vi kopias el la ebena/ subdosierujo. Vi povas simple reuzi ĉi tion file.
• Se vi kreas la SystemVerilog files de la Intel Quartus Prime Text Editor, malŝaltu la Aldoni file al nuna projektopcio, dum konservado de la files.

Kreante Reviziojn

La PR-dezajna fluo uzas la projektajn reviziojn en la programaro Intel Quartus Prime. Via komenca dezajno estas la baza revizio, kie vi difinas la senmovajn regionlimojn kaj reagordeblajn regionojn sur la FPGA. El la baza revizio, vi kreas plurajn reviziojn. Tiuj revizioj enhavas la malsamajn efektivigojn por la PR-regionoj. Tamen, ĉiuj PR-efektivrevizioj uzas la saman altnivelan allokigon kaj vojigrezultojn de la baza revizio. Por kompili PR-dezajnon, vi devas krei PR-efektivigan revizion por ĉiu persono. Krome, vi devas asigni reviziotipojn por ĉiu el la revizioj. La disponeblaj reviziotipoj estas:

• Parta Rekonfiguracio - Bazo
• Parta Reagordo - Persona Efektivigo

La sekva tabelo listigas la revizionomon kaj la reviziospecon por ĉiu el la revizioj:

Reviziaj Nomoj kaj Tipoj

Nomo de Revizio	Tipo de Revizio
palpebrumante_led.qsf	Parta Rekonfiguracio - Bazo
blinking_led_default.qsf	Parta Reagordo - Persona Efektivigo
palpebrumante_led_slow.qsf	Parta Reagordo - Persona Efektivigo
blinking_led_empty.qsf	Parta Reagordo - Persona Efektivigo

Agordi la Bazan Revizio-Tipon

1. Alklaku Projekto ➤ Revizioj.
2. En Nomo de Revizio, elektu la revizion blinking_led, kaj tiam alklaku Agordi Nunan.
3. Klaku Apliki. La blinking_led revizio montriĝas kiel la nuna revizio.
4. Por agordi la Revizio-Tipon por blinking_led, alklaku Asignojn ➤ Agordoj ➤ Ĝenerala.
5. Por Revizio-Tipo, elektu Parta Reagordo - Bazo, kaj tiam alklaku OK.
6. Kontrolu, ke la blinking_led.qsf nun enhavas la sekvan taskon: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Kreante Realigajn Reviziojn

1. Por malfermi la dialogujon de Revizioj, alklaku Projekto ➤ Revizioj.
2. Por krei novan revizion, duoble alklaku < >.
3. En Revizionomo, specifu blinking_led_default kaj elektu blinking_led por Bazita sur revizio.
4. Por la Revizia tipo, elektu Parta Reagordo - PersonaImplementation.

Kreante Reviziojn

1. Simile, agordu la Reviziospecon por blinking_led_slow kaj blinking_led_empty revizioj.
2. Kontrolu, ke ĉiu .qsf file nun enhavas la sekvan taskon: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kie, place_holder estas la defaŭlta entonomo por la lastatempe kreita PR-efektiva revizio.

Projektaj Revizioj

Kompilante la Bazan Revizion

1. Por kompili la bazan revizion, alklaku Prilaboradon ➤ Komencu Kompiladon. Alternative, la sekva komando kompilas la bazan revizion: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspektu la bitfluon files kiuj generas en la eligo_files dosierujo.

Generita Files

Nomo	Tajpu	Priskribo
palpebrumante_led.sof	Baza programado file	Uzita por plen-blata baza agordo
palpebrumante_led.pr_partition.rbf	PR bitfluo file por baza persono	Uzita por parta reagordo de baza persono.
blinking_led_static.qdb	.qdb datumbazo file	Finpretigita datumbazo file uzata por importi la statikan regionon.

Rilataj Informoj

• "Etaĝoplano la Parta Reagorda Dezajno" en Intel Quartus Prime Pro Edition Uzantgvidilo: Parta Reagordo
• "Apliki Limigojn de Planoplanoj Pligrande" en Intel Quartus Prime Pro Edition Uzantgvidilo: Parta Reagordo

Preparante PR-Efektivigajn Reviziojn
Vi devas prepari la PR-efektivigajn reviziojn antaŭ ol vi povas kompili kaj generi la PR-bitfluon por aparata programado. Ĉi tiu aranĝo inkluzivas aldoni la statikan regionon .qdb file kiel la fonto file por ĉiu efektiviga revizio. Krome, vi devas specifi la respondan enton de la PR-regiono.

1. Por agordi la nunan revizion, alklaku Projekto ➤ Revizioj, elektu blinking_led_default kiel la Revizionomo, kaj tiam alklaku Agordi Nunan.
2. Por kontroli la ĝustan fonton por ĉiu efektiviga revizio, alklaku Projekto ➤Aldoni/Forigi Files en Projekto. La palpebrumante_led.sv file aperas en la file listo.

FilesPaĝo

1. Ripetu paŝojn 1 ĝis 2 por kontroli la alian realigan revizian fonton files:

Nomo de Revizio de Efektivigo	Fonto File
palpebrumante_led_defaŭlte	palpebrumante_led.sv
palpebrumante_led_malplena	palpebrumante_led_empty.sv
palpebrumante_led_malrapide	palpebrumante_led_slow.sv

1. Por kontroli la .qdb file asociita kun la radika subdisko, alklaku Taskoj ➤ Fenestro Dezajni Dispartigojn. Konfirmu, ke la Dispartiga Datumbazo File specifas la blinking_led_static.qdb file, aŭ duoble alklaku la Dispartigan datumbazon File ĉelo por specifi ĉi tion file. Alternative, la sekva komando asignas ĉi tion file: set_instance_assignment -name QDB_FILE_PARTIO \ blinking_led_static.qdb -to |
2. En la ĉelo de Ento-Religado, specifu la entan nomon de ĉiu PR-disko, kiun vi ŝanĝas en la efektiviga revizio. Por la revizio de efektivigo blinking_led_default, la entonomo estas blinking_led. En ĉi tiu lernilo, vi anstataŭigas la u_blinking_led-instancon de la baza revizia kompilo kun la nova blinking_led ento.

Notu: Loktenilo-unuo-religa tasko estas aldonita aŭtomate al la efektiviga revizio. Tamen, vi devas ŝanĝi la defaŭltan entan nomon en la tasko al taŭga enta nomo por via dezajno.

Nomo de Revizio de Efektivigo	Ento Re-ligado
palpebrumante_led_defaŭlte	palpebrumante_gvidita
palpebrumante_led_malrapide	palpebrumante_led_malrapide
palpebrumante_led_malplena	palpebrumante_led_malplena

Ento Rebinding

1. Por kompili la dezajnon, alklaku Prilaboradon ➤ Komencu Kompiladon. Alternative, la sekva komando kompilas ĉi tiun projekton: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ripetu la suprajn paŝojn por prepari blinking_led_slow kaj blinking_led_empty reviziojn: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Notu: Vi povas specifi iujn ajn specifajn agordojn de Fitter, kiujn vi volas apliki dum la kompilo pri efektivigo de PR. Pli taŭgaj specifaj agordoj influas nur la taŭgecon de la persono, sen tuŝi la importitan statikan regionon.

Programado de la Estraro
Ĉi tiu lernilo uzas Intel Agilex F-Series FPGA evolutabulo sur la benko, ekster la PCIe* fendo en via gastiga maŝino. Antaŭ ol vi programi la tabulon, certigu, ke vi plenumis la sekvajn paŝojn:

1. Konektu la nutradon al la disvolva tabulo Intel Agilex F-Series FPGA.
2. Konektu la Intel FPGA-Elŝuta Kablo inter via komputila USB-haveno kaj la Intel FPGA-Elŝut-kablo-haveno sur la evolutabulo.

Por ruli la dezajnon sur la disvolva tabulo Intel Agilex F-Series FPGA:

1. Malfermu la programaron Intel Quartus Prime kaj alklaku Iloj ➤ Programisto.
2. En la Programisto, alklaku Aparataro kaj elektu USB-Blaster.
3. Alklaku Aŭtomatan Detekton kaj elektu la aparaton, AGFB014R24AR0.
4. Klaku OK. La Intel Quartus Prime-programaro detektas kaj ĝisdatigas la Programiston per la tri FPGA-aparatoj sur la tabulo.
5. Elektu la AGFB014R24AR0-aparaton, alklaku Ŝanĝi File kaj ŝarĝu la blinking_led_default.sof file.
6. Ebligu Programon/Agordu por blinking_led_default.sof file.
7. Klaku Komencu kaj atendu, ke la progresbreto atingas 100%.
8. Rigardu la LED-ojn sur la tabulo palpebrumante je la sama frekvenco kiel la originala plata dezajno.
9. Por programi nur la PR-regionon, dekstre alklaku la blinking_led_default.sof file en la Programisto kaj alklaku Aldoni PR-Programadon File.
10. Elektu la blinking_led_slow.pr_partition.rbf file.
11. Malebligu Programon/Agordu por blinking_led_default.sof file.
12. Ebligu Programon/Agordu por blinking_led_slow.pr_partition.rbf file kaj alklaku Komencu. Sur la tabulo, observu LED[0] kaj LED[1] daŭre palpebrumi. Kiam la progresbreto atingas 100%, LED[2] kaj LED[3] palpebrumas pli malrapide.
13. Por reprogrami la PR-regionon, dekstre alklaku la .rbf file en la Programisto kaj alklaku Ŝanĝi PR-Programadon File.
14. Elektu la .rbf files por ke la aliaj du personoj observu la konduton sur la tabulo. Ŝargante la blinking_led_default.rbf file igas la LED-ojn palpebrumi je specifa frekvenco, kaj ŝarĝante la blinking_led_empty.rbf file igas la LED-ojn resti ŝaltitaj.

Programado de la Intel Agilex F-Series FPGA Development BoardFluo de Testado de Aparataro

La sekvaj sekvencoj priskribas la referencdezajnan aparatartestfluon.
Agordo de Aparato de Ekstera Gastiganta Intel Agilex

Programu la Helpan FPGA (Ekstera Gastiganto)
La sekva sekvenco priskribas programi la helpan FPGA kiu funkcias kiel la PR-proceza ekstera gastiganto:

1. Specifu la agordon de la fluanta interfaco de Avalon, kiu kongruas kun la reĝimo, kiun vi elektas (x8, x16 aŭ x32).
2. Komencu la platformon programante la helpan FPGA uzante la Intel Quartus Prime Programmer kaj konektitan agordan kablon.
3. Uzante la helpan FPGA, legu la signalojn CONF_DONE kaj AVST_READY. CONF_DONE devus esti 0, AVST_READY devus esti 1. Logiko alta sur ĉi tiu pinglo indikas ke la SDM pretas akcepti datumojn de ekstera gastiganto. Ĉi tiu eligo estas parto de la SDM I/O.

Notu: La CONF_DONE pinglo signalas eksteran gastiganton ke bitflua translokigo estas sukcesa. Uzu ĉi tiujn signalojn nur por kontroli la plenan blatan agordan procezon. Vidu al la Intel Agilex Configuration User Guide por pliaj informoj pri ĉi tiu pinglo.

Programu la DUT FPGA kun Full Chip SOF per Ekstera Gastiganto La sekva sekvenco priskribas programi la DUT FPGA kun la plena blato SRAM Objekto File (.sof) uzante la gastigantan Avalon-fluan interfacon:

1. Skribu la plenan pecetan bitfluon en la eksteran memoron DDR4 de la helpanto FPGA (ekstera gastiganto).
2. Agordu la DUT FPGA kun la plena blato .sof uzante la Avalon-fluan interfacon (x8, x16, x32).
3. Legu la statusajn signalojn de agordo DUT FPGA. CONF_DONE estu 1, AVST_READY estu 0.

Tempospecifoj: Parta Reagordo Ekstera Regilo Intel FPGA IP

Programu la DUT FPGA kun la Unua Persona per Ekstera Gastiganto

1. Apliku la frostigon sur la cela PR-regiono en la DUT FPGA.
2. Uzante la Intel Quartus Prime System Console, aserti pr_request por komenci la partan reagordon. AVST_READY devus esti 1.
3. Skribu la unuan PR-personan bitfluon en la eksteran memoron DDR4 de la helpanto FPGA (ekstera gastiganto).
4. Uzante Avalon-fluan interfacon (x8, x16, x32), reagordu la DUT FPGA kun la unua persona bitfluo.
5. Por kontroli la PR-statuson, alklaku Iloj ➤ Sistemkonzolo por lanĉi Sistemkonzolon. En Sistemkonzolo, monitoru la PR-statuson:
   • pr_error estas 2—reagordo en procezo.
   • pr_error estas 3—reagordo estas kompleta.
6. Apliki malfrostigon sur la PR-regiono en la DUT FPGA.

Notu: Se eraro okazas dum PR-operacio, kiel ekzemple malsukceso en versiokontrolado aŭ rajtigokontrolado, la PR-operacio finiĝas.

Rilataj Informoj

• Intel Agilex Configuration User Guide
• Intel Quartus Prime Pro Edition Uzantgvidilo: Sencimigaj Iloj

Dokumenta Revizia Historio por AN 991: Parta Reagordo per Konfiguraj Stiftoj (Ekstera Gastiganto) Referenca Dezajno por Intel Agilex F-Series FPGA Development Board

Dokumenta Versio	Intel Quartus Prime Version	Ŝanĝoj
2022.11.14	22.3	• Komenca liberigo.

AN 991: Parta Reagordo per Konfiguraj Stiftoj (Ekstera Gastiganto) Referenca Dezajno: por Intel Agilex F-Series FPGA Development Board

Respondoj al Ĉefaj Oftaj Demandoj:

• Q Kio estas PR per agordaj pingloj?
• A Agordo de Ekstera Gastiganto sur paĝo 3
• Q Kion mi bezonas por ĉi tiu referenca dezajno?
• A Referencaj Dezajnaj Postuloj sur paĝo 6
• Q Kie mi povas akiri la referencan dezajnon?
• A Referencaj Dezajnaj Postuloj sur paĝo 6
• Q Kiel mi plenumas PR per ekstera agordo?
• A Promenado pri Referenca Dezajno sur paĝo 6
• Q Kio estas PR-persono?
• A Difinante rolulojn sur paĝo 11
• Q Kiel mi programas la tabulon?
• A Programu la Estraron sur paĝo 17
• Q Kio estas la PR konataj problemoj kaj limigoj?
• A Intel FPGA Subtenaj Forumoj: PR
• Q Ĉu vi havas trejnadon pri PR?
• A Intel FPGA Teknika Trejnada Katalogo

Enreta Versio Sendu Reago

• ID: 750856
• Versio: 2022.11.14

Dokumentoj/Rimedoj

intel 750856 Agilex FPGA Development Board [pdf] Uzantogvidilo 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referencoj

• Uzanto Manlibro