intel 750856 Agilex FPGA Development Board

Impormasyon sa Produkto

Kini nga reference nga disenyo kay para sa Intel Agilex F-Series FPGA Development Board. Gigamit niini ang Partial Reconfiguration External Configuration Controller Intel FPGA IP ug adunay yano nga PR nga rehiyon. Ang Intel Agilex Device External Host Hardware Setup naglangkob sa external device (Helper FPGA), usa ka DUT FPGA, ug ang imong external host design. Ang disenyo sa host sa external device maoy responsable sa pag-host sa proseso sa PR. Ang PR pins gigamit sa pagkonektar sa duha ka device ug mahimong bisan unsa nga magamit nga user I/Os.

Mga Instruksyon sa Paggamit sa Produkto

External Host Configuration

Aron mahimo ang eksternal nga pag-configure sa host, sunda kini nga mga lakang:

1. Paghimo usa ka laraw sa host sa usa ka eksternal nga aparato aron ma-host ang proseso sa PR.
2. Ikonektar ang PR pin gikan sa external device ngadto sa Partial Reconfiguration External Configuration Controller Intel FPGA IP sa DUT FPGA.
3. Stream configuration data gikan sa host design ngadto sa Intel Agilex Avalon streaming interface pins nga katumbas sa PR handshaking signal gikan sa IP.

Partial Reconfiguration pinaagi sa Configuration Pins Operation

Ang mosunod nga han-ay naghulagway sa operasyon sa partial reconfiguration pinaagi sa configuration pins:

1. Ihatag ang pr_request pin nga konektado sa Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Ang IP nagpahayag sa usa ka busy nga signal aron ipakita nga ang proseso sa PR nagpadayon (opsyonal).
3. Kung ang sistema sa pag-configure andam na alang sa usa ka operasyon sa PR, ang avst_ready pin gipahayag, nga nagpakita nga andam na kini nga modawat sa datos.
4. I-stream ang PR configuration data sa avst_data pins ug avst_valid pin, subay sa Avalon streaming specification alang sa data transfer nga adunay backpressure.
5. Ang pag-stream mohunong kung ang avst_ready nga pin matangtang.
6. I-de-assert ang avst_ready pin aron ipakita nga wala nay data ang gikinahanglan para sa PR operation.
7. Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP nag-de-assert sa busy nga signal aron ipakita ang katapusan sa proseso (opsyonal).

Partial Reconfiguration pinaagi sa Configuration Pins (External Host) Reference Design

Kini nga nota sa aplikasyon nagpakita sa partial reconfiguration pinaagi sa configuration pins (external host) sa Intel® Agilex® F-Series FPGA development board.

Reference Design Overview

Ang bahin sa partial reconfiguration (PR) nagtugot kanimo sa pag-reconfigure sa usa ka bahin sa FPGA sa dinamikong paagi, samtang ang nahabilin nga disenyo sa FPGA nagpadayon sa paglihok. Makahimo ka og daghang persona para sa usa ka partikular nga rehiyon sa imong disenyo nga dili makaapekto sa operasyon sa mga lugar gawas niini nga rehiyon. Epektibo ang kini nga pamaagi sa mga sistema diin daghang mga gimbuhaton ang nag-ambit sa parehas nga mga kapanguhaan sa aparato sa FPGA. Ang kasamtangan nga bersyon sa Intel Quartus® Prime Pro Edition software nagpaila sa usa ka bag-o ug gipasimple nga dagan sa compilation alang sa partial reconfiguration. Kining Intel Agilex reference design naggamit sa Partial Reconfiguration External Configuration Controller Intel FPGA IP ug adunay yano nga PR nga rehiyon.

Intel Agilex Device External Host Hardware Setup

External Host Configuration

Sa eksternal nga pag-configure sa host, kinahanglan una nga maghimo ka usa ka disenyo sa host sa usa ka eksternal nga aparato aron ma-host ang proseso sa PR, ingon sa gipakita sa Intel Agilex Device External Host Hardware Setup. Ang host design nag-stream sa configuration data ngadto sa Intel Agilex Avalon streaming interface pins nga katumbas sa PR handshaking signal nga gikan sa Partial Reconfiguration External Configuration Controller Intel FPGA IP. Ang mga PR pin nga imong gigamit sa pagkonektar sa duha ka mga himan mahimong bisan unsang magamit nga user I/Os.

Ang mosunod nga han-ay naghulagway sa partial reconfiguration pinaagi sa configuration pins operation:

1. Una ipahayag ang pr_request pin nga konektado sa Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Ang IP nagpahayag sa usa ka busy nga signal aron ipakita nga ang proseso sa PR nagpadayon (opsyonal).
3. Kung ang sistema sa pag-configure andam na nga moagi sa usa ka operasyon sa PR, ang avst_ready pin gipahayag nga nagpaila nga andam na kini nga modawat sa datos.
4. Pagsugod sa pag-stream sa PR configuration data sa ibabaw sa avst_data pins ug sa avst_valid pin, samtang nag-obserbar sa Avalon streaming specification alang sa data transfer nga adunay backpressure.
5. Ang pag-stream mohunong sa matag higayon nga ang avst_ready nga pin matangtang.
6. Pagkahuman sa pag-stream sa tanan nga datos sa pag-configure, ang avst_ready pin gi-de-asserted aron ipakita nga wala na kinahanglana nga datos alang sa operasyon sa PR.
7. Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP desserts ang busy nga signal aron ipakita ang katapusan sa proseso (opsyonal).
8. Mahimo nimong susihon ang pr_done ug pr_error pin aron makumpirma kung malampuson ba nga nahuman ang operasyon sa PR. Kung adunay mahitabo nga sayup, sama sa kapakyasan sa pagsusi sa bersyon ug pagsusi sa pagtugot, ang operasyon sa PR matapos.

May Kalabutan nga Impormasyon

• Intel Agilex F-Series FPGA Development Kit Web Panid
• Giya sa Gumagamit sa Intel Agilex F-Series FPGA Development Kit
• Giya sa Gumagamit sa Intel Quartus Prime Pro Edition: Partial Reconfiguration

Partial Reconfiguration External Configuration Controller Intel FPGA IP
Ang Partial Reconfiguration External Configuration Controller gikinahanglan nga mogamit ug configuration pins aron i-stream ang PR data para sa PR operation. Kinahanglan nimong ikonektar ang tanang top-level nga mga pantalan sa Partial Reconfiguration External Configuration Controller Intel FPGA IP ngadto sa pr_request pin aron tugotan ang handshaking sa host gamit ang secure device manager (SDM) gikan sa kinauyokan. Gitino sa SDM kung unsang mga klase sa mga pin sa pag-configure ang gamiton, sumala sa imong setting sa MSEL.

Partial Reconfiguration External Configuration Controller Intel FPGA IP

Partial Reconfiguration External Configuration Controller Parameter Settings

Parameter	Bili	Deskripsyon
I-enable ang Busy Interface	Makapahimo or Pag-disable	Gitugotan ka sa Pag-enable o Pag-disable sa Busy interface, nga nagpahayag sa usa ka signal aron ipakita nga ang pagproseso sa PR nagpadayon sa panahon sa eksternal nga pag-configure. Default nga setting mao ang Pag-disable.

Partial Reconfiguration External Configuration Controller Ports

Ngalan sa Port	Lapad	Direksyon	Kalihokan
pr_hangyo	1	Input	Nagpakita nga ang proseso sa PR andam na nga magsugod. Ang signal usa ka agianan nga dili dungan sa bisan unsang signal sa orasan.
pr_error	2	Output	Nagpakita ug partial reconfiguration error.: • 2'b01—kinatibuk-ang sayop sa PR • 2'b11—dili katugbang nga bitstream error Kini nga mga signal mga agianan nga dili dungan sa bisan unsang gigikanan sa orasan.
pr_human	1	Output	Nagpakita nga ang proseso sa PR kompleto na. Ang signal usa ka agianan nga dili dungan sa bisan unsang signal sa orasan.
pagsugod_addr	1	Input	Gipiho ang pagsugod nga adres sa PR data sa Active Serial Flash. Mahimo nimo kini nga signal pinaagi sa pagpili sa bisan hain Avalon®-ST or Aktibo nga Serial para sa I-enable ang Avalon-ST Pins o Active Serial Pins parametro. Ang signal usa ka agianan nga dili dungan sa bisan unsang signal sa orasan.
i-reset	1	Input	Aktibo nga taas, synchronous nga reset signal.
gawas_clk	1	Output	Ang gigikanan sa orasan nga nagmugna gikan sa usa ka internal nga oscillator.
busy	1	Output	Ang IP nagpahayag niini nga signal aron ipakita ang PR data transfer nga nagpadayon. Mahimo nimo kini nga signal pinaagi sa pagpili Makapahimo para sa I-enable ang busy nga interface parametro.

Mga Reperensya sa Disenyo sa Reperensya

Ang paggamit niini nga reference design nagkinahanglan sa mosunod:

• Pag-instalar sa Intel Quartus Prime Pro Edition nga bersyon 22.3 nga adunay suporta alang sa pamilya sa Intel Agilex device.
• Koneksyon sa Intel Agilex F-Series FPGA development board sa bench.
• Pag-download sa disenyo exampmagamit sa mosunod nga lokasyon: https://github.com/intel/fpga-partial-reconfig.

Aron ma-download ang disenyo example:

1. I-klik ang Clone o i-download.
2. I-klik ang Download ZIP. Unzip ang fpga-partial-reconfig-master.zip file.
3. Pagdala ngadto sa mga tutorial/agilex_external_pr_configuration subfolder aron ma-access ang reference nga disenyo.

Reference Design Walkthrough

Ang mosunod nga mga lakang naghulagway sa pagpatuman sa partial reconfiguration pinaagi sa configuration pins (external host) sa Intel Agilex F-Series FPGA development board:

• Lakang 1: Pagsugod
• Lakang 2: Paghimo usa ka Disenyo nga Partisyon
• Lakang 3: Pag-alok sa Placement ug Routing nga mga Rehiyon
• Lakang 4: Pagdugang sa Partial Reconfiguration External Configuration Controller IP
• Lakang 5: Paghubit sa mga Persona
• Lakang 6: Paghimo og mga Rebisyon
• Lakang 7: Pag-compile sa Base nga Rebisyon
• Lakang 8: Pag-andam sa PR Implementation Revisions
• Lakang 9: Pagprograma sa Lupon

Lakang 1: Pagsugod
Aron kopyahon ang reference nga disenyo files sa imong palibot sa pagtrabaho ug pag-compile sa blinking_led flat nga disenyo:

1. Paghimo og direktoryo sa imong palibot nga nagtrabaho, agilex_pcie_devkit_blinking_led_pr.
2. Kopyaha ang na-download nga mga tutorial/agilex_pcie_devkit_blinking_led/flat sub-folder sa direktoryo, agilex_pcie_devkit_blinking_led_pr.
3. Sa software nga Intel Quartus Prime Pro Edition, i-klik File ➤ Ablihi ang Proyekto ug pilia ang blinking_led.qpf.
4. Aron maklaro ang hierarchy sa patag nga disenyo, i-klik ang Processing ➤ Start ➤ Start Analysis & Synthesis. Sa laing bahin, sa command-line, padagana ang mosunod nga sugo: quartus_syn blinking_led -c blinking_led

Paghimo usa ka Disenyo nga Partisyon

Kinahanglan ka nga maghimo og mga partisyon sa disenyo alang sa matag rehiyon sa PR nga gusto nimo nga partially reconfigure. Ang mosunud nga mga lakang maghimo usa ka partisyon sa disenyo alang sa pananglitan nga u_blinking_led.

Paghimo sa mga partisyon sa Disenyo

1. I-right-click ang u_blinking_led instance sa Project Navigator ug i-klik ang Design Partition ➤ Reconfigurable. Ang icon nga partition sa disenyo makita sunod sa matag higayon nga gitakda isip partition.
2. I-klik ang Mga Assignment ➤ Design Partitions Window. Gipakita sa bintana ang tanan nga mga partisyon sa disenyo sa proyekto.
3. I-edit ang ngalan sa partisyon sa Design Partitions Window pinaagi sa pag-double click sa ngalan. Alang niini nga reference nga disenyo, ilisan ang ngalan sa partition name ngadto sa pr_partition
   • Mubo nga sulat: Kung maghimo ka og partition, ang Intel Quartus Prime software awtomatik nga makamugna og partition name, base sa instance name ug hierarchy path. Kini nga default nga ngalan sa partisyon mahimong magkalainlain sa matag higayon.
4. Aron ma-export ang finalized static nga rehiyon gikan sa base revision compile, double-click ang entry para sa root_partition sa Post Final Export File kolum, ug i-type ang blinking_led_static. gdb.

Pag-export sa Post Final Snapshot sa Design Partitions WindowTinoa nga ang blinking_led.qsf naglangkob sa mosunod nga mga buluhaton, nga katumbas sa imong ma-reconfigurable nga partition sa disenyo:

May Kalabutan nga Impormasyon
"Paghimo Mga Partisyon sa Disenyo" sa Giya sa Gumagamit sa Intel Quartus Prime Pro Edition: Partial Reconfiguration

Pag-alok sa Placement ug Routing Region para sa PR Partition
Para sa matag base nga rebisyon nga imong gihimo, ang PR design flow nagbutang sa katugbang nga persona core sa imong PR partition region. Para pangitaon ug itudlo ang PR region sa floorplan sa device para sa imong base nga rebisyon:

1. I-right-click ang u_blinking_led instance sa Project Navigator ug i-klik ang Logic Lock Region ➤ Create New Logic Lock Region. Ang rehiyon makita sa Logic Lock Regions Window.
2. Ang imong placement nga rehiyon kinahanglang maglakip sa blinking_led logic. Pilia ang placement nga rehiyon pinaagi sa pagpangita sa node sa Chip Planner. I-right-click ang u_blinking_led nga ngalan sa rehiyon sa Logic Lock Regions Window ug i-klik

Pangitaa ang Node ➤ Pangitaa sa Chip Planner. Ang u_blinking_led nga rehiyon kay color-coded

Lokasyon sa Chip Planner Node para sa blinking_led

1. Sa window sa Logic Lock Regions, ipiho ang placement region co-ordinates sa Origin column. Ang gigikanan katumbas sa ubos nga wala nga suok sa rehiyon. Kay example, para magbutang ug placement region nga adunay (X1 Y1) co-ordinates isip (163 4), ipiho ang Origin as X163_Y4. Ang Intel Quartus Prime software awtomatik nga nagkalkula sa (X2 Y2) co-ordinates (ibabaw sa tuo) alang sa placement nga rehiyon, base sa gitas-on ug gilapdon nga imong gitakda.
   • Mubo nga sulat: Kini nga panudlo naggamit sa (X1 Y1) co-ordinate - (163 4), ug usa ka gitas-on ug gilapdon nga 20 alang sa placement region. Ipasabut ang bisan unsang kantidad alang sa rehiyon sa pagbutang. Siguroha nga ang rehiyon naglangkob sa blinking_led logic.
2. I-enable ang Reserved ug Core-Only nga mga opsyon.
3. Doble-klik ang opsyon sa Routing Region. Ang Logic Lock Routing Region Settings dialog box makita.
4. Pilia ang Fixed with expansion para sa Routing type. Ang pagpili niini nga opsyon awtomatik nga maghatag ug pagpalapad nga gitas-on nga 2.
   • Mubo nga sulat: Ang routing nga rehiyon kinahanglang mas dako pa kay sa placement region, aron makahatag og dugang nga pagka-flexible alang sa Fitter kung ang makina nag-ruta sa lain-laing mga persona.

Window sa Mga Rehiyon sa Logic LockTinoa nga ang blinking_led.qsf naglangkob sa mosunod nga mga buluhaton, nga katumbas sa imong floorplanning:

May Kalabutan nga Impormasyon
"Floorplan ang Partial Reconfiguration Design" sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Pagdugang sa Partial Reconfiguration External Configuration Controller Intel FPGA IP
Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP interface uban sa Intel Agilex PR control block aron madumala ang bitstream source. Kinahanglan nimong idugang kini nga IP sa imong disenyo aron mapatuman ang eksternal nga pag-configure. Sunda kini nga mga lakang aron idugang ang Partial Reconfiguration External Configuration Controller
Intel FPGA IP sa imong proyekto:

1. Type Partial Reconfiguration sa IP Catalog search field (Tools ➤ IP Catalog).
2. Doble nga pag-klik sa Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Diha sa Create IP Variant dialog box, i-type ang external_host_pr_ip isip ang File ngalan, ug dayon i-klik ang Paghimo. Ang parameter editor makita.
4. Para sa Enable busy interface parameter, pilia ang Disable (ang default setting). Kung kinahanglan nimo gamiton kini nga signal, mahimo nimong ibalhin ang setting sa Enable.

I-enable ang Busy Interface Parameter sa Parameter Editor

1. Pag-klik File ➤ Pag-save ug paggawas sa editor sa parameter nga wala’y paghimo sa sistema. Ang parameter editor nagmugna sa external_host_pr_ip.ip IP variation file ug midugang sa file sa blinking_led nga proyekto. AN 991: Partial Reconfiguration pinaagi sa Configuration Pins (External Host) Reference Design 750856 | 2022.11.14 AN 991:
   • Mubo nga sulat:
   • a. Kung imong gikopya ang external_host_pr_ip.ip file gikan sa direktoryo sa pr, i-edit sa kamut ang blinking_led.qsf file aron iapil ang mosunod nga linya: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Ibutang ang IP_FILE assignment human sa SDC_FILE mga buluhaton (blinking_led. dc) sa imong blinking_led.qsf file. Kini nga pag-order nagsiguro sa tukma nga pagpugong sa Partial Reconfiguration Controller IP core.
   • Mubo nga sulat: Aron mahibal-an ang mga orasan, ang .sdc file kay ang PR IP kinahanglang mosunod sa bisan unsang .sdc nga nagmugna sa mga orasan nga gigamit sa IP core. Gipadali nimo kini nga order pinaagi sa pagsiguro nga ang .ip file kay ang PR IP core makita human sa bisan unsa nga .ip files o .sdc files nga imong gigamit sa paghubit niini nga mga orasan sa .qsf file alang sa imong Intel Quartus Prime nga rebisyon sa proyekto. Para sa dugang nga impormasyon, tan-awa ang Partial Reconfiguration IP Solutions User Guide.

Pag-update sa Top-Level nga Disenyo

Aron ma-update ang top.sv file uban sa PR_IP nga pananglitan:

1. Aron idugang ang external_host_pr_ip nga instance sa top-level nga disenyo, uncomment ang mosunod nga code blocks sa top.sv file:

Paghubit sa mga Persona
Kini nga disenyo sa pakisayran naghubit sa tulo ka managlahing persona para sa usa ka partisyon sa PR. Aron ipasabut ug iapil ang mga persona sa imong proyekto:

1. Paghimo og tulo ka SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, ug blinking_led_empty.sv sa imong working directory para sa tulo ka persona.

Reference Design Personas

Mubo nga sulat:

• Ang blinking_led.sv anaa na isip kabahin sa files imong kopyahon gikan sa flat/sub-directory. Mahimo nimo kining gamiton pag-usab file.
• Kung imong gimugna ang SystemVerilog filegikan sa Intel Quartus Prime Text Editor, i-disable ang Add file sa kasamtangan nga opsyon sa proyekto, kung gitipigan ang files.

Paghimo og mga Rebisyon

Ang PR design flow naggamit sa project revisions feature sa Intel Quartus Prime software. Ang imong inisyal nga disenyo mao ang base nga rebisyon, diin imong gihubit ang static nga mga utlanan sa rehiyon ug mga rehiyon nga ma-reconfigur sa FPGA. Gikan sa base nga rebisyon, naghimo ka og daghang mga rebisyon. Kini nga mga rebisyon naglangkob sa lain-laing mga pagpatuman alang sa mga rehiyon sa PR. Bisan pa, ang tanan nga mga rebisyon sa pagpatuman sa PR naggamit sa parehas nga top-level nga pagbutang ug mga resulta sa ruta gikan sa base nga pagbag-o. Aron ma-compile ang usa ka disenyo sa PR, kinahanglan ka maghimo usa ka rebisyon sa pagpatuman sa PR para sa matag persona. Dugang pa, kinahanglan nimong itudlo ang mga tipo sa rebisyon alang sa matag usa sa mga pagbag-o. Ang magamit nga mga tipo sa pagbag-o mao ang:

• Partial Reconfiguration – Base
• Partial Reconfiguration - Pagpatuman sa Persona

Ang mosunod nga talaan naglista sa ngalan sa rebisyon ug sa matang sa rebisyon alang sa matag usa sa mga rebisyon:

Mga Ngalan ug Mga Uri sa Rebisyon

Ngalan sa Rebisyon	Uri sa Pagbag-o
blinking_led.qsf	Partial Reconfiguration – Base
blinking_led_default.qsf	Partial Reconfiguration - Pagpatuman sa Persona
blinking_led_slow.qsf	Partial Reconfiguration - Pagpatuman sa Persona
blinking_led_empty.qsf	Partial Reconfiguration - Pagpatuman sa Persona

Pagbutang sa Base Revision Type

1. I-klik ang Project ➤ Revisions.
2. Sa Ngalan sa Rebisyon, pilia ang blinking_led nga rebisyon, ug dayon i-klik ang Set Current.
3. I-klik ang Apply. Ang blinking_led nga rebisyon nagpakita isip kasamtangan nga rebisyon.
4. Para i-set ang Revision Type para sa blinking_led, i-klik ang Assignments ➤ Settings ➤ General.
5. Para sa Revision Type, pilia ang Partial Reconfiguration - Base, ug dayon i-klik ang OK.
6. Tinoa nga ang blinking_led.qsf karon naglangkob sa mosunod nga buluhaton: ##blinking_led.qsf set_global_assignment -ngalan REVISION_TYPE PR_BASE

Paghimo og mga Rebisyon sa Implementasyon

1. Aron maablihan ang dialog box sa Revisions, i-klik ang Project ➤ Revisions.
2. Aron makahimo og bag-ong rebisyon, pag-double click < >.
3. Sa ngalan sa Rebisyon, ipiho ang blinking_led_default ug pilia ang blinking_led para Base sa rebisyon.
4. Para sa Revision type, pilia ang Partial Reconfiguration – PersonaImplementation.

Paghimo og mga Rebisyon

1. Sa susama, itakda ang Revision type para sa blinking_led_slow ug blinking_led_empty nga mga rebisyon.
2. Tinoa nga ang matag .qsf file karon naglangkob sa mosunod nga buluhaton: set_global_assignment -ngalan REVISION_TYPE PR_IMPL set_instance_assignment -ngalan ENTITY_REBINDING \ place_holder -to u_blinking_led diin, ang place_holder mao ang default nga ngalan sa entity para sa bag-ong gibuhat nga PR nga rebisyon sa pagpatuman.

Mga Pagbag-o sa Proyekto

Pag-compile sa Base nga Rebisyon

1. Aron ma-compile ang base nga rebisyon, i-klik ang Processing ➤ Start Compilation. Sa laing bahin, ang mosunod nga sugo nag-compile sa base nga rebisyon: quartus_sh –flow compile blinking_led -c blinking_led
2. Susiha ang bitstream files nga makamugna sa output_files direktoryo.

Namugna Files

Ngalan	Type	Deskripsyon
blinking_led.sof	Base nga programming file	Gigamit alang sa bug-os-chip base configuration
blinking_led.pr_partition.rbf	PR bitstream file para sa base persona	Gigamit alang sa partial reconfiguration sa base persona.
blinking_led_static.qdb	.qdb database file	Natapos nga database file gigamit sa pag-import sa static nga rehiyon.

May Kalabutan nga Impormasyon

• "Floorplan ang Partial Reconfiguration Design" sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration
• "Pag-apply sa Floorplan Constraints Incrementally" sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Pag-andam sa PR Implementation Revisions
Kinahanglan nimong andamon ang mga rebisyon sa pagpatuman sa PR sa dili pa nimo ma-compile ug makamugna ang PR bitstream alang sa pagprograma sa aparato. Kini nga setup naglakip sa pagdugang sa static nga rehiyon .qdb file ingon ang gigikanan file alang sa matag rebisyon sa pagpatuman. Dugang pa, kinahanglan nimong ipiho ang katugbang nga entidad sa rehiyon sa PR.

1. Aron itakda ang kasamtangan nga rebisyon, i-klik ang Project ➤ Revisions, pilia ang blinking_led_default isip Revision name, ug dayon i-klik ang Set Current.
2. Aron mapamatud-an ang husto nga tinubdan sa matag rebisyon sa pagpatuman, i-klik ang Project ➤Add/Remove Files sa Project. Ang blinking_led.sv file makita sa file listahan.

FilesPage

1. Balika ang mga lakang 1 hangtod 2 aron mapamatud-an ang lain nga gigikanan sa pagbag-o sa pagpatuman files:

Ngalan sa Pagbag-o sa Implementasyon	Tinubdan File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Aron mapamatud-an ang .qdb file nalambigit sa root partition, i-klik ang Assignments ➤ Design Partitions Window. Kumpirma nga ang Partition Database File nagtino sa blinking_led_static.qdb file, o doble-klik ang Partition Database File cell aron matino kini file. Sa laing paagi, ang mosunod nga sugo nag-assign niini file: set_instance_assignment -ngalan QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Sa Entity Re-binding cell, ipiho ang ngalan sa entidad sa matag partisyon sa PR nga imong usbon sa rebisyon sa pagpatuman. Alang sa blinking_led_default nga rebisyon sa pagpatuman, ang ngalan sa entidad kay blinking_led. Niini nga panudlo, imong gi-overwrite ang u_blinking_led instance gikan sa base revision compile uban sa bag-ong blinking_led entity.

Mubo nga sulat: Awtomatikong gidugang ang usa ka placeholder nga entidad nga nag-rebinding nga assignment sa rebisyon sa pagpatuman. Bisan pa, kinahanglan nimo nga usbon ang default nga ngalan sa entidad sa buluhaton sa usa ka angay nga ngalan sa entidad alang sa imong disenyo.

Ngalan sa Pagbag-o sa Implementasyon	Entity Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Pag-usab sa Entidad

1. Aron ma-compile ang disenyo, i-klik ang Processing ➤ Start Compilation. Sa laing bahin, ang mosunod nga sugo nag-compile niini nga proyekto: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Balika ang mga lakang sa ibabaw sa pag-andam sa blinking_led_slow ug blinking_led_empty nga mga rebisyon: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Mubo nga sulat: Mahimo nimong ipiho ang bisan unsang piho nga mga setting sa Fitter nga gusto nimo i-apply sa panahon sa paghugpong sa pagpatuman sa PR. Ang espesipikong mga setting sa fitter makaapekto lamang sa pagkahaom sa persona, nga dili makaapekto sa gi-import nga static nga rehiyon.

Pagprograma sa Lupon
Kini nga tutorial naggamit ug Intel Agilex F-Series FPGA development board sa bench, gawas sa PCIe* slot sa imong host machine. Sa dili pa nimo iprograma ang board, siguroha nga imong nakompleto ang mosunod nga mga lakang:

1. Ikonektar ang suplay sa kuryente sa Intel Agilex F-Series FPGA development board.
2. Ikonektar ang Intel FPGA Download Cable tali sa imong PC USB port ug ang Intel FPGA Download Cable port sa development board.

Sa pagpadagan sa disenyo sa Intel Agilex F-Series FPGA development board:

1. Ablihi ang Intel Quartus Prime software ug i-klik ang Tools ➤ Programmer.
2. Sa Programmer, i-klik ang Hardware Setup ug pilia ang USB-Blaster.
3. I-klik ang Auto Detect ug pilia ang device, AGFB014R24AR0.
4. I-klik ang OK. Ang Intel Quartus Prime software nakamatikod ug nag-update sa Programmer sa tulo ka FPGA device sa board.
5. Pilia ang AGFB014R24AR0 device, i-klik ang Change File ug i-load ang blinking_led_default.sof file.
6. I-enable ang Program/Configure para sa blinking_led_default.sof file.
7. I-klik ang Start ug hulata ang progress bar nga makaabot sa 100%.
8. Tan-awa ang mga LED sa pisara nga nagkidlap sa parehas nga frequency sa orihinal nga patag nga disenyo.
9. Sa programa lamang sa PR nga rehiyon, i-right-click ang blinking_led_default.sof file sa Programmer ug i-klik Add PR Programming File.
10. Pilia ang blinking_led_slow.pr_partition.rbf file.
11. I-disable ang Program/Configure para sa blinking_led_default.sof file.
12. I-enable ang Program/Configure para sa blinking_led_slow.pr_partition.rbf file ug i-klik ang Start. Sa pisara, tan-awa ang LED[0] ug LED[1] nga nagpadayon sa pagkidlap. Kung ang progress bar moabot sa 100%, ang LED[2] ug LED[3] mas hinay nga mokidlap.
13. Aron ma-reprogram ang PR nga rehiyon, i-right-click ang .rbf file sa Programmer ug i-klik Change PR Programing File.
14. Pilia ang .rbf filepara sa laing duha ka persona nga mag-obserbar sa kinaiya sa pisara. Nagkarga sa blinking_led_default.rbf file hinungdan nga ang mga LED mokidlap sa usa ka piho nga frequency, ug nagkarga sa blinking_led_empty.rbf file hinungdan nga ang mga LED magpabilin nga ON.

Pagprograma sa Intel Agilex F-Series FPGA Development BoardDaloy sa Pagsulay sa Hardware

Ang mosunod nga mga han-ay naghulagway sa reference design hardware testing dagan.
Intel Agilex Device External Host Hardware Setup

Programa ang Helper FPGA (External Host)
Ang mosunod nga han-ay naghulagway sa pagprograma sa katabang nga FPGA nga naglihok isip proseso sa PR external host:

1. Ipiho ang Avalon streaming interface setting nga katumbas sa mode nga imong gipili (x8, x16, o x32).
2. Pagsugod sa plataporma pinaagi sa pagprograma sa katabang nga FPGA gamit ang Intel Quartus Prime Programmer ug konektado nga configuration cable.
3. Gamit ang helper nga FPGA, basaha ang CONF_DONE ug AVST_READY signal. Ang CONF_DONE kinahanglan nga 0, ang AVST_READY kinahanglan nga 1. Ang lohika nga taas niini nga pin nagpakita nga ang SDM andam sa pagdawat sa datos gikan sa usa ka eksternal nga host. Kini nga output kabahin sa SDM I/O.

Mubo nga sulat: Ang CONF_DONE pin nagsenyas sa usa ka eksternal nga host nga malampuson ang pagbalhin sa bitstream. Gamita kini nga mga signal aron mamonitor ang tibuuk nga proseso sa pag-configure sa chip. Tan-awa ang Giya sa Gumagamit sa Intel Agilex Configuration alang sa dugang nga kasayuran bahin niini nga pin.

Programa ang DUT FPGA nga adunay Full Chip SOF pinaagi sa External Host Ang mosunod nga han-ay naghulagway sa pagprograma sa DUT FPGA nga adunay bug-os nga chip nga SRAM Object File (.sof) gamit ang host Avalon streaming interface:

1. Isulat ang tibuok chip bitstream ngadto sa DDR4 external memory sa helper FPGA (external host).
2. I-configure ang DUT FPGA nga adunay bug-os nga chip .sof gamit ang Avalon streaming interface (x8, x16, x32).
3. Basaha ang status DUT FPGA configuration signals. Ang CONF_DONE kinahanglan nga 1, ang AVST_READY kinahanglan nga 0.

Mga Detalye sa Timing: Partial Reconfiguration External Controller Intel FPGA IP

Programa ang DUT FPGA sa Unang Persona pinaagi sa External Host

1. Ibutang ang freeze sa target nga PR nga rehiyon sa DUT FPGA.
2. Gamit ang Intel Quartus Prime System Console, ipahayag ang pr_request aron masugdan ang partial reconfiguration. Ang AVST_READY kinahanglan nga 1.
3. Isulat ang unang PR persona bitstream ngadto sa DDR4 external memory sa helper FPGA (external host).
4. Gamit ang Avalon streaming interface (x8, x16, x32), i-reconfigure ang DUT FPGA gamit ang unang persona bitstream.
5. Aron mamonitor ang kahimtang sa PR, i-klik ang Tools ➤ System Console aron ilunsad ang System Console. Sa System Console, bantayan ang kahimtang sa PR:
   • pr_error mao ang 2-reconfiguration sa proseso.
   • pr_error kay 3—kompleto na ang reconfiguration.
6. Ibutang ang unfreeze sa PR region sa DUT FPGA.

Mubo nga sulat: Kung adunay sayup nga mahitabo sa panahon sa PR nga operasyon, sama sa kapakyasan sa pagsusi sa bersyon o pagsusi sa pagtugot, ang operasyon sa PR matapos.

May Kalabutan nga Impormasyon

• Giya sa Gumagamit sa Intel Agilex Configuration
• Giya sa Gumagamit sa Intel Quartus Prime Pro Edition: Mga Himan sa Pag-debug

Kasaysayan sa Pagbag-o sa Dokumento para sa AN 991: Partial Reconfiguration pinaagi sa Configuration Pins (External Host) Reference Design para sa Intel Agilex F-Series FPGA Development Board

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Mga kausaban
2022.11.14	22.3	• Inisyal nga pagpagawas.

AN 991: Partial Reconfiguration pinaagi sa Configuration Pins (External Host) Reference Design: para sa Intel Agilex F-Series FPGA Development Board

Mga tubag sa Top FAQs:

• Q Unsa ang PR pinaagi sa configuration pins?
• A External Host Configuration sa panid 3
• Q Unsa ang akong gikinahanglan alang niini nga reference design?
• A Reference Design Requirements sa panid 6
• Q Asa nako makuha ang reference nga disenyo?
• A Reference Design Requirements sa panid 6
• Q Unsaon nako pagbuhat ang PR pinaagi sa external configuration?
• A Reference Design Walkthrough sa panid 6
• Q Unsa ang usa ka PR persona?
• A Paghubit sa mga Persona sa panid 11
• Q Unsaon nako pagprograma ang board?
• A Programa ang Lupon sa panid 17
• Q Unsa ang nahibal-an nga mga isyu ug limitasyon sa PR?
• A Mga Forum sa Suporta sa Intel FPGA: PR
• Q Aduna ka bay pagbansay sa PR?
• A Katalogo sa Teknikal nga Pagbansay sa Intel FPGA

Online nga Bersyon Ipadala ang Feedback

• ID: 750856
• Bersyon: 2022.11.14

Mga Dokumento / Mga Kapanguhaan

intel 750856 Agilex FPGA Development Board [pdf] Giya sa Gumagamit 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Mga pakisayran

• Manwal sa Gumagamit