intel 750856 Agilex FPGA razvojna ploča

Informacije o proizvodu

Ovaj referentni dizajn je za Intel Agilex F-Series FPGA razvojnu ploču. Koristi Partial Reconfiguration External Configuration Controller Intel FPGA IP i ima jednostavnu PR regiju. Podešavanje hardvera eksternog hosta Intel Agilex uređaja sastoji se od eksternog uređaja (Helper FPGA), DUT FPGA i vašeg eksternog dizajna hosta. Dizajn hosta u eksternom uređaju odgovoran je za hostovanje PR procesa. PR pinovi se koriste za povezivanje oba uređaja i mogu biti bilo koji dostupni korisnički I/O.

Upute za upotrebu proizvoda

Eksterna konfiguracija hosta

Da izvršite eksternu konfiguraciju hosta, slijedite ove korake:

1. Kreirajte dizajn hosta na eksternom uređaju za hostovanje PR procesa.
2. Povežite PR pinove sa vanjskog uređaja na Intel FPGA IP kontroler za eksternu konfiguraciju djelomične rekonfiguracije u DUT FPGA.
3. Stream konfiguracijske podatke od dizajna hosta do pinova interfejsa za strimovanje Intel Agilex Avalon koji odgovaraju PR signalima rukovanja sa IP-a.

Djelomična rekonfiguracija putem operacije konfiguracijskih pinova

Sljedeća sekvenca opisuje rad djelomične rekonfiguracije putem konfiguracijskih pinova:

1. Potvrdite pin pr_request povezan na Intel FPGA IP kontroler eksterne konfiguracije djelomične rekonfiguracije.
2. IP potvrđuje signal zauzetosti kako bi ukazao da je PR proces u toku (opciono).
3. Ako je konfiguracijski sistem spreman za PR operaciju, potvrđuje se pin avst_ready, što pokazuje da je spreman za prihvatanje podataka.
4. Strimujte PR konfiguracijske podatke preko pinova avst_data i pina avst_valid, slijedeći Avalon specifikaciju striminga za prijenos podataka uz protupritisak.
5. Streaming se zaustavlja kada se pin avst_ready poništi.
6. Poništite pin avst_ready kako biste naznačili da za PR operaciju nisu potrebni više podaci.
7. Intel FPGA IP kontroler eksterne konfiguracije za delimičnu rekonfiguraciju deaktivira signal zauzetosti da bi označio kraj procesa (opciono).

Djelomična rekonfiguracija preko konfiguracijskih pinova (eksterni host) Referentni dizajn

Ova napomena o aplikaciji pokazuje delimičnu rekonfiguraciju preko konfiguracionih pinova (eksterni host) na Intel® Agilex® F-Series FPGA razvojnoj ploči.

Referentni dizajn je završenview

Funkcija djelomične rekonfiguracije (PR) vam omogućava da dinamički rekonfigurirate dio FPGA, dok preostali FPGA dizajn nastavlja funkcionirati. Možete kreirati više osoba za određeni region u svom dizajnu koje ne utiču na rad u oblastima izvan ovog regiona. Ova metodologija je efikasna u sistemima u kojima više funkcija dijele iste resurse FPGA uređaja. Trenutna verzija softvera Intel Quartus® Prime Pro Edition uvodi novi i pojednostavljeni tok kompilacije za delimičnu rekonfiguraciju. Ovaj Intel Agilex referentni dizajn koristi Intel FPGA IP kontroler eksterne konfiguracije s djelomičnom rekonfiguracijom i ima jednostavnu PR regiju.

Podešavanje hardvera eksternog hosta Intel Agilex uređaja

Eksterna konfiguracija hosta

U konfiguraciji eksternog hosta, prvo morate kreirati dizajn hosta na eksternom uređaju za hostovanje PR procesa, kao što pokazuje podešavanje hardvera eksternog hosta Intel Agilex uređaja. Dizajn hosta prenosi podatke o konfiguraciji na pinove interfejsa za strimovanje Intel Agilex Avalon koji odgovaraju PR signalima rukovanja koji dolaze iz kontrolera eksterne konfiguracije delimičnog rekonfigurisanja Intel FPGA IP. PR pinovi koje koristite za povezivanje oba uređaja mogu biti bilo koji dostupni korisnički I/O.

Sljedeći slijed opisuje djelomičnu rekonfiguraciju putem operacije konfiguracijskih pinova:

1. Prvo potvrdite pin pr_request koji je povezan na Intel FPGA IP kontroler eksterne konfiguracije djelomične rekonfiguracije.
2. IP potvrđuje signal zauzetosti kako bi ukazao da je PR proces u toku (opciono).
3. Ako je konfiguracijski sistem spreman da se podvrgne PR operaciji, pin avst_ready se potvrđuje što pokazuje da je spreman da prihvati podatke.
4. Počnite prenositi PR konfiguracijske podatke preko pinova avst_data i pina avst_valid, dok promatrate Avalon specifikaciju striminga za prijenos podataka uz protupritisak.
5. Streaming se zaustavlja kad god se pin avst_ready deaktivira.
6. Nakon prijenosa svih konfiguracijskih podataka, pin avst_ready se deaktivira kako bi se naznačilo da više podataka nije potrebno za PR operaciju.
7. Intel FPGA IP kontroler eksterne konfiguracije delimične rekonfiguracije šalje signal zauzetosti da bi označio kraj procesa (opciono).
8. Možete provjeriti pinove pr_done i pr_error da potvrdite da li je PR operacija uspješno završena. Ako dođe do greške, kao što je neuspjeh u provjeri verzije i autorizaciji, PR operacija se prekida.

Povezane informacije

• Intel Agilex F-Series FPGA razvojni komplet Web Stranica
• Korisnički priručnik za Intel Agilex F-Series FPGA razvojni komplet
• Korisnički vodič za Intel Quartus Prime Pro Edition: Djelimična rekonfiguracija

Delimična rekonfiguracija Eksterni kontroler konfiguracije Intel FPGA IP
Kontroler eksterne konfiguracije djelomične rekonfiguracije je potreban da koristi konfiguracijske pinove za strujanje PR podataka za PR operaciju. Morate povezati sve portove najvišeg nivoa Intel FPGA IP kontrolera eksterne konfiguracije djelomične rekonfiguracije na pin pr_request da biste omogućili rukovanje hostom sa sigurnim upraviteljem uređaja (SDM) iz jezgre. SDM određuje koje tipove konfiguracijskih pinova koristiti, u skladu s vašim MSEL postavkama.

Delimična rekonfiguracija Eksterni kontroler konfiguracije Intel FPGA IP

Djelomična rekonfiguracija Postavke parametara kontrolera vanjske konfiguracije

Parametar	Vrijednost	Opis
Omogući zauzeto sučelje	Omogući or Onemogući	Omogućava vam da omogućite ili onemogućite interfejs zauzetosti, koji potvrđuje signal koji ukazuje da je PR obrada u toku tokom eksterne konfiguracije. Zadana postavka je Onemogući.

Djelomična rekonfiguracija Portovi kontrolera vanjske konfiguracije

Port Name	Širina	Smjer	Funkcija
pr_request	1	Input	Označava da je PR proces spreman za početak. Signal je kanal koji nije sinhroni ni sa jednim taktnim signalom.
pr_error	2	Izlaz	Ukazuje na djelomičnu grešku rekonfiguracije.: • 2'b01—opšta PR greška • 2'b11—nekompatibilna greška toka bitova Ovi signali su vodovi koji nisu sinhroni sa bilo kojim izvorom takta.
pr_done	1	Izlaz	Označava da je PR proces završen. Signal je kanal koji nije sinhroni ni sa jednim taktnim signalom.
start_addr	1	Input	Određuje početnu adresu PR podataka u Active Serial Flash. Ovaj signal omogućavate odabirom bilo kojeg Avalon®-ST or Active Serial za Omogućite Avalon-ST pinove ili aktivne serijske pinove parametar. Signal je kanal koji nije sinhroni ni sa jednim taktnim signalom.
reset	1	Input	Aktivan visoki, sinhroni signal resetovanja.
out_clk	1	Izlaz	Izvor takta koji generiše iz internog oscilatora.
zauzet	1	Izlaz	IP potvrđuje ovaj signal kako bi ukazao da je prijenos PR podataka u toku. Ovaj signal omogućavate odabirom Omogući za Omogući zauzet interfejs parametar.

Referentni zahtjevi dizajna

Upotreba ovog referentnog dizajna zahtijeva sljedeće:

• Instalacija Intel Quartus Prime Pro Edition verzije 22.3 sa podrškom za porodicu Intel Agilex uređaja.
• Povezivanje na Intel Agilex F-Series FPGA razvojnu ploču na klupi.
• Preuzmite dizajn prampdostupan na sljedećoj lokaciji: https://github.com/intel/fpga-partial-reconfig.

Za preuzimanje dizajna nprample:

1. Kliknite na Kloniraj ili preuzmi.
2. Kliknite Preuzmi ZIP. Raspakujte fpga-partial-reconfig-master.zip file.
3. Idite do podfoldera tutorials/agilex_external_pr_configuration da biste pristupili referentnom dizajnu.

Referentni dizajn Walkthrough

Sljedeći koraci opisuju implementaciju djelomične rekonfiguracije putem konfiguracijskih pinova (eksterni host) na Intel Agilex F-Series FPGA razvojnoj ploči:

• Korak 1: Počinjemo
• Korak 2: Kreiranje dizajnerske particije
• Korak 3: Dodjela regija za postavljanje i usmjeravanje
• Korak 4: Dodavanje IP kontrolera vanjske konfiguracije djelomične rekonfiguracije
• Korak 5: Definisanje Persona
• Korak 6: Kreiranje revizija
• Korak 7: Sastavljanje osnovne revizije
• Korak 8: Priprema revizije implementacije PR-a
• Korak 9: Programiranje odbora

Korak 1: Početak
Da kopirate referentni dizajn files u vaše radno okruženje i kompajlirajte blinking_led flat dizajn:

1. Kreirajte direktorij u svom radnom okruženju, agilex_pcie_devkit_blinking_led_pr.
2. Kopirajte preuzete tutorijale/agilex_pcie_devkit_blinking_led/flat podfolder u direktorij, agilex_pcie_devkit_blinking_led_pr.
3. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ Otvorite Project i izaberite blinking_led.qpf.
4. Da biste razradili hijerarhiju ravnog dizajna, kliknite na Obrada ➤ Start ➤ Start Analysis & Synthesis. Alternativno, na komandnoj liniji pokrenite sljedeću naredbu: quartus_syn blinking_led -c blinking_led

Kreiranje dizajnerske particije

Morate kreirati dizajn particije za svaku PR regiju koju želite djelomično rekonfigurirati. Sljedeći koraci kreiraju particiju dizajna za instancu u_blinking_led.

Kreiranje dizajnerskih particija

1. Kliknite desnim tasterom miša na instancu u_blinking_led u Project Navigatoru i kliknite na Dizajn particije ➤ Rekonfigurabilno. Ikona dizajn particije se pojavljuje pored svake instance koja je postavljena kao particija.
2. Kliknite na Assignments ➤ Design Partitions Window. Prozor prikazuje sve dizajnerske particije u projektu.
3. Uredite naziv particije u prozoru Dizajn particija dvostrukim klikom na ime. Za ovaj referentni dizajn, preimenujte ime particije u pr_partition
   • Napomena: Kada kreirate particiju, softver Intel Quartus Prime automatski generiše naziv particije na osnovu naziva instance i hijerarhijske putanje. Ovo zadano ime particije može varirati za svaku instancu.
4. Da izvezete finaliziranu statičku regiju iz kompajliranja osnovne revizije, dvaput kliknite na unos za root_partition u post-završnom izvozu File stupac i upišite blinking_led_static. gdb.

Izvoz konačnog snimka u prozoru Design PartitionsProvjerite da blinking_led.qsf sadrži sljedeće zadatke, koji odgovaraju vašoj rekonfigurabilnoj dizajnerskoj particiji:

Povezane informacije
“Kreirajte dizajnerske particije” u Intel Quartus Prime Pro Edition korisničkom vodiču: Djelimična rekonfiguracija

Dodjela regije za postavljanje i usmjeravanje za PR particiju
Za svaku osnovnu reviziju koju kreirate, tok dizajna PR-a postavlja odgovarajuću personalnu jezgru u regiju vaše PR particije. Da biste locirali i dodijelili PR regiju u tlocrtu uređaja za vašu osnovnu reviziju:

1. Desnom tipkom miša kliknite instancu u_blinking_led u Navigatoru projekta i kliknite Region Logic Lock ➤ Create New Logic Lock Region. Region se pojavljuje u prozoru Logic Lock Regions.
2. Vaša regija položaja mora obuhvatiti logiku blinking_led. Odaberite regiju postavljanja locirajući čvor u Chip Planner. Kliknite desnim tasterom miša na ime regiona u_blinking_led u prozoru Logic Lock Regions i kliknite

Locate node ➤ Locate in Chip Planner. Regija u_blinking_led je kodirana bojama

Lokacija čvora planera čipa za blinking_led

1. U prozoru Logic Lock Regions, navedite koordinate regije položaja u koloni Porijeklo. Porijeklo odgovara donjem lijevom uglu regije. Za nprample, da postavite regiju postavljanja sa (X1 Y1) koordinatama kao (163 4), navedite Porijeklo kao X163_Y4. Softver Intel Quartus Prime automatski izračunava (X2 Y2) koordinate (gore desno) za regiju postavljanja, na osnovu visine i širine koju odredite.
   • Napomena: Ovaj vodič koristi koordinate (X1 Y1) – (163 4), te visinu i širinu od 20 za regiju postavljanja. Definirajte bilo koju vrijednost za regiju postavljanja. Osigurajte da regija pokriva logiku blinking_led.
2. Omogućite opcije Rezervirano i Samo za jezgro.
3. Dvaput kliknite na opciju Routing Region. Pojavljuje se okvir za dijalog Logic Lock Routing Region Settings.
4. Odaberite Fiksno s proširenjem za tip usmjeravanja. Odabirom ove opcije automatski se dodjeljuje dužina proširenja od 2.
   • Napomena: Region rutiranja mora biti veći od regiona postavljanja, kako bi se obezbedila dodatna fleksibilnost za montera kada motor usmerava različite osobe.

Logic Lock Regions WindowProvjerite da li blinking_led.qsf sadrži sljedeće zadatke, koji odgovaraju vašem tlocrtu:

Povezane informacije
“Tloorplan the Partial Reconfiguration Design” u korisničkom vodiču za Intel Quartus Prime Pro Edition: Djelomična rekonfiguracija

Dodavanje kontrolera eksterne konfiguracije djelomične rekonfiguracije Intel FPGA IP
Kontroler eksterne konfiguracije sa delimičnom rekonfiguracijom Intel FPGA IP se povezuje sa Intel Agilex PR kontrolnim blokom za upravljanje izvorom bitova. Morate dodati ovu IP adresu svom dizajnu da biste implementirali eksternu konfiguraciju. Slijedite ove korake da dodate vanjski kontroler za konfiguraciju djelomične rekonfiguracije
Intel FPGA IP za vaš projekat:

1. U polje za pretragu IP kataloga otkucajte Delimična rekonfiguracija (Alati ➤ IP Katalog).
2. Dvaput kliknite na Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. U dijaloškom okviru Kreiraj varijantu IP-a upišite external_host_pr_ip kao File ime, a zatim kliknite na Kreiraj. Pojavljuje se uređivač parametara.
4. Za parametar Omogući zauzeto sučelje, odaberite Onemogući (podrazumevana postavka). Kada trebate koristiti ovaj signal, možete prebaciti postavku na Omogući.

Omogućite parametar zauzetog interfejsa u uređivaču parametara

1. Kliknite File ➤ Sačuvajte i izađite iz editora parametara bez generisanja sistema. Editor parametara generiše varijaciju IP external_host_pr_ip.ip file i dodaje file na projekat blinking_led. AN 991: Djelomična rekonfiguracija preko konfiguracijskih pinova (eksterni host) Referentni dizajn 750856 | 2022.11.14 AN 991:
   • Napomena:
   • a. Ako kopirate external_host_pr_ip.ip file iz pr direktorija, ručno uredite blinking_led.qsf file uključiti sljedeći red: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Postavite IP_FILE zadatak nakon SDC_FILE zadaci (blinking_led. dc) u vašem blinking_led.qsf file. Ovaj poredak osigurava odgovarajuće ograničenje IP jezgra kontrolera djelomične rekonfiguracije.
   • Napomena: Za detekciju satova, .sdc file jer PR IP mora pratiti bilo koji .sdc koji kreira taktove koje koristi IP jezgro. Olakšavate ovu narudžbu tako što ćete osigurati da .ip file za PR IP jezgro se pojavljuje nakon bilo kojeg .ip files ili .sdc files koje koristite za definiranje ovih satova u .qsf file za reviziju vašeg Intel Quartus Prime projekta. Za više informacija pogledajte Vodič za korisnike IP rješenja za djelomičnu rekonfiguraciju.

Ažuriranje dizajna najvišeg nivoa

Za ažuriranje top.sv file sa PR_IP instancom:

1. Da biste instancu external_host_pr_ip dodali u dizajn najviše razine, dekomentirajte sljedeće blokove koda u top.sv file:

Definisanje Persona
Ovaj referentni dizajn definira tri odvojene persone za jednu PR particiju. Da biste definirali i uključili persone u svoj projekat:

1. Kreirajte tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv i blinking_led_empty.sv u vašem radnom direktoriju za tri osobe.

Referentni dizajn Persona

Napomena:

• blinking_led.sv je već dostupan kao dio fileKopirate iz flat/poddirektorijuma. Ovo možete jednostavno ponovo koristiti file.
• Ako kreirate SystemVerilog files iz Intel Quartus Prime Text Editor-a, onemogućite Add file na trenutnu opciju projekta, prilikom spremanja files.

Kreiranje revizija

Tok PR dizajna koristi funkciju revizije projekta u softveru Intel Quartus Prime. Vaš početni dizajn je osnovna revizija, gdje definirate statičke granice regije i rekonfigurabilne regije na FPGA. Iz osnovne revizije, vi kreirate više revizija. Ove revizije sadrže različite implementacije za PR regione. Međutim, sve revizije implementacije PR-a koriste iste rezultate postavljanja najvišeg nivoa i rutiranja iz osnovne revizije. Da biste sastavili PR dizajn, morate kreirati reviziju implementacije PR-a za svaku osobu. Dodatno, morate dodijeliti tipove revizije za svaku od revizija. Dostupne vrste revizija su:

• Djelomična rekonfiguracija – baza
• Djelomična rekonfiguracija – Implementacija Persona

Sljedeća tabela navodi ime revizije i tip revizije za svaku od revizija:

Nazivi i tipovi revizija

Naziv revizije	Vrsta revizije
blinking_led.qsf	Djelomična rekonfiguracija – baza
blinking_led_default.qsf	Djelomična rekonfiguracija – Implementacija Persona
blinking_led_slow.qsf	Djelomična rekonfiguracija – Implementacija Persona
blinking_led_empty.qsf	Djelomična rekonfiguracija – Implementacija Persona

Postavljanje tipa osnovne revizije

1. Kliknite Projekt ➤ Revizije.
2. U Ime Revizije, izaberite blinking_led reviziju, a zatim kliknite Postavi trenutnu.
3. Kliknite na Primijeni. Blinking_led revizija se prikazuje kao trenutna revizija.
4. Da postavite tip revizije za blinking_led, kliknite na Zadaci ➤ Postavke ➤ Općenito.
5. Za Tip revizije, odaberite Djelomična rekonfiguracija – Baza, a zatim kliknite U redu.
6. Provjerite da blinking_led.qsf sada sadrži sljedeći zadatak: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Kreiranje revizija implementacije

1. Da biste otvorili okvir za dijalog Revizije, kliknite Projekt ➤ Revizije.
2. Da kreirate novu reviziju, dvaput kliknite < >.
3. U Ime revizije, specificirajte blinking_led_default i izaberite blinking_led za Zasnovano na reviziji.
4. Za tip revizije, izaberite Djelomična rekonfiguracija – PersonaImplementation.

Kreiranje revizija

1. Slično, postavite tip revizije za blinking_led_slow i blinking_led_empty revizije.
2. Provjerite da li svaki .qsf file sada sadrži sljedeću dodjelu: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led gdje je place_holder podrazumevano ime entiteta za novokreiranu reviziju PR implementacije.

Revizije projekta

Kompajliranje osnovne revizije

1. Da kompajlirate osnovnu reviziju, kliknite Obrada ➤ Pokreni kompilaciju. Alternativno, sljedeća naredba kompajlira osnovnu reviziju: quartus_sh –flow compile blinking_led -c blinking_led
2. Pregledajte bitstream files koje generiraju u output_files imenik.

Generirano Files

Ime	Tip	Opis
blinking_led.sof	Osnovno programiranje file	Koristi se za konfiguraciju baze sa punim čipom
blinking_led.pr_partition.rbf	PR bitstream file za baznu osobu	Koristi se za djelomičnu rekonfiguraciju osnovne persone.
blinking_led_static.qdb	.qdb baza podataka file	Finalizirana baza podataka file koristi se za uvoz statičke regije.

Povezane informacije

• “Tloorplan the Partial Reconfiguration Design” u korisničkom vodiču za Intel Quartus Prime Pro Edition: Djelomična rekonfiguracija
• “Postepena primjena ograničenja tlocrta” u korisničkom vodiču za Intel Quartus Prime Pro Edition: Djelomična rekonfiguracija

Priprema revizije implementacije PR-a
Morate pripremiti revizije implementacije PR prije nego što možete kompajlirati i generirati PR bitstream za programiranje uređaja. Ovo podešavanje uključuje dodavanje statičkog regiona .qdb file kao izvor file za svaku reviziju implementacije. Osim toga, morate navesti odgovarajući entitet PR regije.

1. Da postavite trenutnu reviziju, kliknite Projekat ➤ Revizije, izaberite blinking_led_default kao ime revizije, a zatim kliknite Postavi trenutnu.
2. Za provjeru ispravnog izvora za svaku reviziju implementacije, kliknite Projekt ➤Dodaj/ukloni Files u projektu. The blinking_led.sv file pojavljuje se u file lista.

Files Stranica

1. Ponovite korake 1 do 2 da provjerite drugi izvor revizije implementacije files:

Naziv revizije implementacije	Izvor File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Za provjeru .qdb file povezane s korijenskom particijom, kliknite na Dodjela ➤ Dizajn particija prozora. Potvrdite da je Particiona baza podataka File specificira blinking_led_static.qdb file, ili dvaput kliknite na Particionu bazu podataka File ćeliju da navedete ovo file. Alternativno, sljedeća komanda ovo dodjeljuje file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -do |
2. U ćeliji Ponovno vezanje entiteta, specificirajte ime entiteta svake PR particije koju promijenite u reviziji implementacije. Za reviziju implementacije blinking_led_default, ime entiteta je blinking_led. U ovom vodiču, vi prepisujete instancu u_blinking_led iz kompajliranja osnovne revizije sa novim blinking_led entitetom.

Napomena: Dodjela ponovnog povezivanja entiteta rezerviranog mjesta se automatski dodaje u reviziju implementacije. Međutim, morate promijeniti zadano ime entiteta u dodjeli u odgovarajuće ime entiteta za vaš dizajn.

Naziv revizije implementacije	Ponovno vezivanje entiteta
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Ponovno povezivanje entiteta

1. Da kompajlirate dizajn, kliknite Obrada ➤ Pokreni kompilaciju. Alternativno, sljedeća naredba kompajlira ovaj projekat: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ponovite gore navedene korake da pripremite blinking_led_slow i blinking_led_empty revizije: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Napomena: Možete odrediti bilo koje postavke specifične za montera koje želite primijeniti tokom kompilacije implementacije PR-a. Specifične postavke montažera utiču samo na uklapanje ličnosti, bez uticaja na uvezeni statički region.

Programiranje odbora
Ovaj vodič koristi Intel Agilex F-Series FPGA razvojnu ploču na klupi, izvan PCIe* slota na vašoj host mašini. Prije nego što programirate ploču, provjerite jeste li dovršili sljedeće korake:

1. Povežite napajanje na Intel Agilex F-Series FPGA razvojnu ploču.
2. Povežite Intel FPGA kabl za preuzimanje između USB porta vašeg računara i porta Intel FPGA kabla za preuzimanje na razvojnoj ploči.

Da biste pokrenuli dizajn na Intel Agilex F-Series FPGA razvojnoj ploči:

1. Otvorite softver Intel Quartus Prime i kliknite na Tools ➤ Programmer.
2. U programatoru kliknite na Hardware Setup i izaberite USB-Blaster.
3. Kliknite na Auto Detect i odaberite uređaj, AGFB014R24AR0.
4. Kliknite OK. Intel Quartus Prime softver otkriva i ažurira programator sa tri FPGA uređaja na ploči.
5. Odaberite AGFB014R24AR0 uređaj, kliknite Promijeni File i učitajte blinking_led_default.sof file.
6. Omogućite Program/Configure za blinking_led_default.sof file.
7. Kliknite na Start i pričekajte da traka napretka dostigne 100%.
8. Posmatrajte kako LED diode na ploči trepću istom frekvencijom kao i originalni ravni dizajn.
9. Da biste programirali samo PR region, kliknite desnim tasterom miša na blinking_led_default.sof file u Programatoru i kliknite Dodaj PR programiranje File.
10. Odaberite blinking_led_slow.pr_partition.rbf file.
11. Onemogućite program/konfiguraciju za blinking_led_default.sof file.
12. Omogućite Program/Configure za blinking_led_slow.pr_partition.rbf file i kliknite na Start. Na ploči pogledajte LED[0] i LED[1] kako nastavljaju da trepere. Kada traka napretka dostigne 100%, LED[2] i LED[3] trepere sporije.
13. Za reprogramiranje PR regiona, kliknite desnim tasterom miša na .rbf file u Programatoru i kliknite na Change PR Programing File.
14. Odaberite .rbf files da druge dvije ličnosti promatraju ponašanje na tabli. Učitavanje blinking_led_default.rbf file uzrokuje da LED diode trepću na određenoj frekvenciji i učitavaju blinking_led_empty.rbf file uzrokuje da LED diode ostanu uključene.

Programiranje Intel Agilex F-serije FPGA razvojne pločeTok testiranja hardvera

Sljedeće sekvence opisuju tijek testiranja hardvera referentnog dizajna.
Podešavanje hardvera eksternog hosta Intel Agilex uređaja

Programirajte Helper FPGA (eksterni host)
Sljedeća sekvenca opisuje programiranje pomoćnog FPGA koji radi kao vanjski host PR procesa:

1. Odredite postavku interfejsa za striming Avalona koja odgovara režimu koji odaberete (x8, x16 ili x32).
2. Inicijalizirajte platformu programiranjem pomoćne FPGA pomoću Intel Quartus Prime programatora i povezanog konfiguracijskog kabela.
3. Koristeći pomoćni FPGA, pročitajte CONF_DONE i AVST_READY signale. CONF_DONE bi trebao biti 0, AVST_READY bi trebao biti 1. Logički visok nivo na ovom pinu ukazuje da je SDM spreman da prihvati podatke sa vanjskog hosta. Ovaj izlaz je dio SDM I/O.

Napomena: CONF_DONE pin signalizira vanjskom hostu da je prijenos bitstreama uspješan. Koristite ove signale samo za praćenje cijelog procesa konfiguracije čipa. Pogledajte Korisnički vodič za Intel Agilex konfiguraciju za više informacija o ovom pinu.

Programirajte DUT FPGA s punim čipom SOF preko vanjskog hosta Sljedeća sekvenca opisuje programiranje DUT FPGA sa punim čipom SRAM objekta File (.sof) koristeći host Avalon streaming interfejs:

1. Upišite puni tok bitova u DDR4 eksternu memoriju pomoćne FPGA (eksterni host).
2. Konfigurišite DUT FPGA sa punim .sof čipom koristeći Avalon streaming interfejs (x8, x16, x32).
3. Pročitajte status DUT FPGA konfiguracijskih signala. CONF_DONE bi trebao biti 1, AVST_READY bi trebao biti 0.

Vremenske specifikacije: Delimična rekonfiguracija Eksterni kontroler Intel FPGA IP

Programirajte DUT FPGA sa First Persona putem vanjskog hosta

1. Primijenite zamrzavanje na ciljnu PR regiju u DUT FPGA.
2. Koristeći Intel Quartus Prime sistemsku konzolu, potvrdite pr_request za pokretanje djelomične rekonfiguracije. AVST_READY bi trebao biti 1.
3. Upišite prvi PR persona bitstream u DDR4 eksternu memoriju pomoćnog FPGA (eksterni host).
4. Koristeći Avalon striming interfejs (x8, x16, x32), rekonfigurišite DUT FPGA sa prvim persona bitstreamom.
5. Da nadgledate PR status, kliknite Alati ➤ Sistemska konzola da pokrenete Sistemsku konzolu. U sistemskoj konzoli pratite PR status:
   • pr_error je 2—rekonfiguracija je u procesu.
   • pr_error je 3—rekonfiguracija je završena.
6. Primijenite unfreeze na PR regiju u DUT FPGA.

Napomena: Ako dođe do greške tijekom PR operacije, kao što je neuspjeh u provjeri verzije ili provjera ovlaštenja, PR operacija se prekida.

Povezane informacije

• Korisnički vodič za Intel Agilex konfiguraciju
• Korisnički vodič za Intel Quartus Prime Pro Edition: Alati za otklanjanje grešaka

Istorija revizije dokumenta za AN 991: Djelimična rekonfiguracija putem konfiguracijskih pinova (eksterni host) Referentni dizajn za Intel Agilex F-Series FPGA razvojnu ploču

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2022.11.14	22.3	• Prvo izdanje.

AN 991: Djelomična rekonfiguracija putem konfiguracijskih pinova (eksterni host) Referentni dizajn: za Intel Agilex F-Series FPGA razvojnu ploču

Odgovori na najčešća pitanja:

• Q Šta je PR putem konfiguracijskih pinova?
• A Konfiguracija vanjskog hosta na stranici 3
• Q Šta mi je potrebno za ovaj referentni dizajn?
• A Zahtjevi za referentni dizajn na stranici 6
• Q Gdje mogu dobiti referentni dizajn?
• A Zahtjevi za referentni dizajn na stranici 6
• Q Kako da obavim PR putem eksterne konfiguracije?
• A Referentni dizajn Walkthrough na stranici 6
• Q Šta je PR persona?
• A Definiranje ličnosti na stranici 11
• Q Kako da programiram ploču?
• A Programirajte ploču na stranici 17
• Q Koji su poznati problemi i ograničenja PR-a?
• A Forumi podrške za Intel FPGA: PR
• Q Da li imate obuku o PR-u?
• A Intel FPGA Technical Training Catalog

Online verzija Pošalji povratne informacije

• ID: 750856
• verzija: 2022.11.14

Dokumenti / Resursi

intel 750856 Agilex FPGA razvojna ploča [pdf] Korisnički priručnik 750856, 750857, 750856 Agilex FPGA razvojna ploča, Agilex FPGA razvojna ploča, FPGA razvojna ploča, razvojna ploča, ploča

Reference

• Uputstvo za upotrebu