intel 750856 Agilex FPGA Development Board

Impormasyon ng Produkto

Ang reference na disenyo na ito ay para sa Intel Agilex F-Series FPGA Development Board. Ginagamit nito ang Partial Reconfiguration External Configuration Controller Intel FPGA IP at may simpleng PR region. Ang Intel Agilex Device External Host Hardware Setup ay binubuo ng isang panlabas na device (Helper FPGA), isang DUT FPGA, at iyong panlabas na disenyo ng host. Ang disenyo ng host sa panlabas na aparato ay responsable para sa pagho-host ng proseso ng PR. Ang mga PR pin ay ginagamit upang ikonekta ang parehong mga aparato at maaaring maging anumang magagamit na user I/Os.

Mga Tagubilin sa Paggamit ng Produkto

Panlabas na Host Configuration

Upang magsagawa ng external na configuration ng host, sundin ang mga hakbang na ito:

1. Lumikha ng disenyo ng host sa isang panlabas na aparato upang i-host ang proseso ng PR.
2. Ikonekta ang mga PR pin mula sa panlabas na device sa Partial Reconfiguration External Configuration Controller Intel FPGA IP sa DUT FPGA.
3. I-stream ang data ng configuration mula sa disenyo ng host hanggang sa mga pin ng interface ng streaming ng Intel Agilex Avalon na tumutugma sa mga signal ng PR handshaking mula sa IP.

Bahagyang Reconfiguration sa pamamagitan ng Configuration Pins Operation

Inilalarawan ng sumusunod na pagkakasunud-sunod ang pagpapatakbo ng bahagyang muling pagsasaayos sa pamamagitan ng mga pin ng pagsasaayos:

1. Igiit ang pr_request pin na konektado sa Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Iginiit ng IP ang isang abalang senyales upang ipahiwatig na ang proseso ng PR ay isinasagawa (opsyonal).
3. Kung handa na ang configuration system para sa isang PR operation, igiit ang avst_ready pin, na nagpapahiwatig na handa na itong tumanggap ng data.
4. I-stream ang data ng configuration ng PR sa mga avst_data pin at sa avst_valid pin, kasunod ng Avalon streaming specification para sa paglilipat ng data na may backpressure.
5. Hihinto ang pag-stream kapag ang avst_ready na pin ay tinanggal.
6. I-de-assert ang avst_ready pin upang ipahiwatig na wala nang data ang kinakailangan para sa PR operation.
7. Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP ay nagde-de-assert sa busy signal upang ipahiwatig ang pagtatapos ng proseso (opsyonal).

Bahagyang Reconfiguration sa pamamagitan ng Configuration Pins (External Host) Reference Design

Ang application note na ito ay nagpapakita ng bahagyang reconfiguration sa pamamagitan ng configuration pins (external host) sa Intel® Agilex® F-Series FPGA development board.

Reference Design Overview

Ang tampok na partial reconfiguration (PR) ay nagbibigay-daan sa iyong i-reconfigure ang isang bahagi ng FPGA nang pabago-bago, habang ang natitirang disenyo ng FPGA ay patuloy na gumagana. Maaari kang lumikha ng maraming persona para sa isang partikular na rehiyon sa iyong disenyo na hindi nakakaapekto sa operasyon sa mga lugar sa labas ng rehiyong ito. Ang pamamaraang ito ay epektibo sa mga system kung saan maraming mga function ang nagbabahagi ng oras sa parehong mga mapagkukunan ng FPGA device. Ang kasalukuyang bersyon ng software ng Intel Quartus® Prime Pro Edition ay nagpapakilala ng bago at pinasimpleng daloy ng compilation para sa bahagyang reconfiguration. Ginagamit ng sangguniang disenyo ng Intel Agilex na ito ang Partial Reconfiguration External Configuration Controller na Intel FPGA IP at may simpleng PR region.

Intel Agilex Device External Host Hardware Setup

Panlabas na Host Configuration

Sa panlabas na pagsasaayos ng host, kailangan mo munang lumikha ng disenyo ng host sa isang panlabas na aparato upang i-host ang proseso ng PR, tulad ng ipinapakita ng Intel Agilex Device External Host Hardware Setup. Ang disenyo ng host ay nag-stream ng data ng configuration sa mga pin ng interface ng streaming ng Intel Agilex Avalon na tumutugma sa mga signal ng PR handshaking na nagmumula sa Partial Reconfiguration External Configuration Controller Intel FPGA IP. Ang mga PR pin na iyong ginagamit upang ikonekta ang parehong mga aparato ay maaaring maging anumang magagamit na user I/Os.

Inilalarawan ng sumusunod na pagkakasunud-sunod ang bahagyang muling pagsasaayos sa pamamagitan ng pagpapatakbo ng mga pin ng pagsasaayos:

1. Igiit muna ang pr_request pin na nakakonekta sa Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. Iginiit ng IP ang isang abalang senyales upang ipahiwatig na ang proseso ng PR ay isinasagawa (opsyonal).
3. Kung handa na ang configuration system na sumailalim sa isang PR operation, iginiit ang avst_ready pin na nagpapahiwatig na handa na itong tumanggap ng data.
4. Simulan ang pag-stream ng data ng configuration ng PR sa mga avst_data pin at sa avst_valid pin, habang sinusunod ang Avalon streaming specification para sa paglilipat ng data na may backpressure.
5. Hihinto ang pag-stream sa tuwing ang avst_ready na pin ay tinanggal.
6. Pagkatapos i-stream ang lahat ng data ng configuration, ang avst_ready na pin ay tinanggal upang ipahiwatig na wala nang data ang kinakailangan para sa PR operation.
7. Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP dessert ang busy signal upang ipahiwatig ang pagtatapos ng proseso (opsyonal).
8. Maaari mong suriin ang pr_done at pr_error pin upang kumpirmahin kung matagumpay na nakumpleto ang operasyon ng PR. Kung may naganap na error, tulad ng pagkabigo sa pagsuri sa bersyon at pagsuri ng awtorisasyon, matatapos ang operasyon ng PR.

Kaugnay na Impormasyon

• Intel Agilex F-Series FPGA Development Kit Web Pahina
• Gabay sa Gumagamit ng Intel Agilex F-Series FPGA Development Kit
• Gabay sa Gumagamit ng Intel Quartus Prime Pro Edition: Bahagyang Reconfiguration

Bahagyang Reconfiguration Panlabas na Configuration Controller Intel FPGA IP
Ang Partial Reconfiguration External Configuration Controller ay kinakailangan na gumamit ng mga configuration pin upang mag-stream ng PR data para sa PR operation. Dapat mong ikonekta ang lahat ng top-level na port ng Partial Reconfiguration External Configuration Controller Intel FPGA IP sa pr_request pin upang payagan ang pakikipagkamay ng host sa secure device manager (SDM) mula sa core. Tinutukoy ng SDM kung aling mga uri ng configuration pin ang gagamitin, ayon sa iyong setting ng MSEL.

Bahagyang Reconfiguration Panlabas na Configuration Controller Intel FPGA IP

Bahagyang Reconfiguration Panlabas na Configuration Mga Setting ng Parameter ng Controller

Parameter	Halaga	Paglalarawan
Paganahin ang Busy Interface	Paganahin or Huwag paganahin	Binibigyang-daan kang Paganahin o Huwag Paganahin ang Busy na interface, na nagsasaad ng senyales upang ipahiwatig na ang pagpoproseso ng PR ay isinasagawa sa panahon ng panlabas na pagsasaayos. Ang default na setting ay Huwag paganahin.

Bahagyang Reconfiguration External Configuration Controller Ports

Pangalan ng Port	Lapad	Direksyon	Function
pr_request	1	Input	Isinasaad na ang proseso ng PR ay handa nang magsimula. Ang signal ay isang conduit na hindi kasabay sa anumang signal ng orasan.
pr_error	2	Output	Nagsasaad ng bahagyang error sa muling pagsasaayos.: • 2'b01—pangkalahatang error sa PR • 2'b11—hindi tugmang bitstream na error Ang mga signal na ito ay mga conduit na hindi kasabay sa anumang pinagmulan ng orasan.
pr_done	1	Output	Isinasaad na kumpleto na ang proseso ng PR. Ang signal ay isang conduit na hindi kasabay sa anumang signal ng orasan.
start_addr	1	Input	Tinutukoy ang panimulang address ng PR data sa Active Serial Flash. I-enable mo ang signal na ito sa pamamagitan ng pagpili sa alinman Avalon®-ST or Aktibong Serial para sa Paganahin ang Avalon-ST Pins o Active Serial Pins parameter. Ang signal ay isang conduit na hindi kasabay sa anumang signal ng orasan.
i-reset	1	Input	Aktibong mataas, kasabay na signal ng pag-reset.
out_clk	1	Output	Pinagmulan ng orasan na bumubuo mula sa isang panloob na oscillator.
abala	1	Output	Iginiit ng IP ang senyales na ito upang ipahiwatig ang paglilipat ng data ng PR na nagaganap. I-enable mo ang signal na ito sa pamamagitan ng pagpili Paganahin para sa Paganahin ang abalang interface parameter.

Reference Design Requirements

Ang paggamit ng reference na disenyong ito ay nangangailangan ng sumusunod:

• Pag-install ng bersyon 22.3 ng Intel Quartus Prime Pro Edition na may suporta para sa pamilya ng Intel Agilex device.
• Koneksyon sa Intel Agilex F-Series FPGA development board sa bench.
• I-download ang disenyo halampmagagamit sa sumusunod na lokasyon: https://github.com/intel/fpga-partial-reconfig.

Upang i-download ang disenyo halample:

1. I-click ang I-clone o i-download.
2. I-click ang I-download ang ZIP. I-unzip ang fpga-partial-reconfig-master.zip file.
3. Mag-navigate sa tutorials/agilex_external_pr_configuration subfolder para ma-access ang reference na disenyo.

Walkthrough sa Disenyo ng Sanggunian

Ang mga sumusunod na hakbang ay naglalarawan sa pagpapatupad ng bahagyang reconfiguration sa pamamagitan ng mga configuration pin (external host) sa Intel Agilex F-Series FPGA development board:

• Hakbang 1: Nagsisimula
• Hakbang 2: Paggawa ng Design Partition
• Hakbang 3: Paglalaan ng Placement at Routing Rehiyon
• Hakbang 4: Pagdaragdag ng Partial Reconfiguration External Configuration Controller IP
• Hakbang 5: Pagtukoy sa mga Persona
• Hakbang 6: Paglikha ng mga Pagbabago
• Hakbang 7: Pag-iipon ng Batayang Rebisyon
• Hakbang 8: Paghahanda ng mga Rebisyon sa Pagpapatupad ng PR
• Hakbang 9: Pagprograma ng Lupon

Hakbang 1: Pagsisimula
Upang kopyahin ang reference na disenyo files sa iyong kapaligiran sa pagtatrabaho at i-compile ang blinking_led flat na disenyo:

1. Lumikha ng isang direktoryo sa iyong kapaligiran sa pagtatrabaho, agilex_pcie_devkit_blinking_led_pr.
2. Kopyahin ang mga na-download na tutorial/agilex_pcie_devkit_blinking_led/flat sub-folder sa direktoryo, agilex_pcie_devkit_blinking_led_pr.
3. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Buksan ang Project at piliin ang blinking_led.qpf.
4. Upang ipaliwanag ang hierarchy ng flat design, i-click ang Processing ➤ Start ➤ Start Analysis & Synthesis. Bilang kahalili, sa command-line, patakbuhin ang sumusunod na command: quartus_syn blinking_led -c blinking_led

Paggawa ng Design Partition

Dapat kang lumikha ng mga partisyon ng disenyo para sa bawat rehiyon ng PR na nais mong bahagyang muling i-configure. Ang mga sumusunod na hakbang ay lumikha ng partition ng disenyo para sa u_blinking_led instance.

Paglikha ng Mga Partisyon ng Disenyo

1. I-right-click ang u_blinking_led instance sa Project Navigator at i-click ang Design Partition ➤ Reconfigurable. Lumilitaw ang icon ng partition ng disenyo sa tabi ng bawat instance na nakatakda bilang partition.
2. I-click ang Mga Assignment ➤ Design Partitions Window. Ipinapakita ng window ang lahat ng mga partisyon ng disenyo sa proyekto.
3. I-edit ang pangalan ng partition sa Design Partitions Window sa pamamagitan ng pag-double click sa pangalan. Para sa reference na disenyong ito, palitan ang pangalan ng pangalan ng partition sa pr_partition
   • Tandaan: Kapag gumawa ka ng partition, awtomatikong bubuo ng pangalan ng partition ang Intel Quartus Prime software, batay sa pangalan ng instance at hierarchy path. Ang default na pangalan ng partition na ito ay maaaring mag-iba sa bawat pagkakataon.
4. Upang i-export ang na-finalize na static na rehiyon mula sa base revision compile, i-double click ang entry para sa root_partition sa Post Final Export File column, at i-type ang blinking_led_static. gdb.

Ine-export ang Post Final Snapshot sa Design Partitions WindowI-verify na ang blinking_led.qsf ay naglalaman ng mga sumusunod na takdang-aralin, na naaayon sa iyong reconfigureable na partition ng disenyo:

Kaugnay na Impormasyon
"Gumawa ng Mga Partition ng Disenyo" sa Gabay sa Gumagamit ng Intel Quartus Prime Pro Edition: Bahagyang Reconfiguration

Paglalaan ng Placement at Routing Region para sa PR Partition
Para sa bawat baseng rebisyon na gagawin mo, inilalagay ng daloy ng disenyo ng PR ang kaukulang persona core sa iyong PR partition region. Upang mahanap at italaga ang PR region sa floorplan ng device para sa iyong base revision:

1. I-right-click ang u_blinking_led instance sa Project Navigator at i-click ang Logic Lock Region ➤ Create New Logic Lock Region. Ang rehiyon ay lilitaw sa Logic Lock Regions Window.
2. Ang iyong placement region ay dapat na nakapaloob ang blinking_led logic. Piliin ang rehiyon ng placement sa pamamagitan ng paghahanap ng node sa Chip Planner. I-right-click ang u_blinking_led na pangalan ng rehiyon sa Logic Lock Regions Window at i-click

Hanapin ang Node ➤ Hanapin sa Chip Planner. Ang u_blinking_led na rehiyon ay color-coded

Lokasyon ng Chip Planner Node para sa blinking_led

1. Sa window ng Logic Lock Regions, tukuyin ang mga co-ordinate ng rehiyon ng placement sa column na Pinagmulan. Ang pinagmulan ay tumutugma sa ibabang kaliwang sulok ng rehiyon. Para kay example, para magtakda ng placement region na may (X1 Y1) co-ordinates bilang (163 4), tukuyin ang Origin bilang X163_Y4. Awtomatikong kinakalkula ng software ng Intel Quartus Prime ang (X2 Y2) na mga co-ordinate (kanan sa itaas) para sa rehiyon ng placement, batay sa taas at lapad na iyong tinukoy.
   • Tandaan: Ginagamit ng tutorial na ito ang (X1 Y1) co-ordinate – (163 4), at taas at lapad na 20 para sa placement region. Tukuyin ang anumang halaga para sa rehiyon ng placement. Tiyaking saklaw ng rehiyon ang blinking_led logic.
2. I-enable ang Reserved at Core-Only na mga opsyon.
3. I-double click ang opsyon sa Routing Region. Lalabas ang dialog box ng Mga Setting ng Logic Lock Routing Region.
4. Piliin ang Fixed with expansion para sa uri ng Routing. Ang pagpili sa opsyong ito ay awtomatikong magtatalaga ng haba ng pagpapalawak na 2.
   • Tandaan: Ang routing region ay dapat na mas malaki kaysa sa placement region, para makapagbigay ng karagdagang flexibility para sa Fitter kapag ang engine ay nagruta ng iba't ibang persona.

Window ng Logic Lock RegionsI-verify na ang blinking_led.qsf ay naglalaman ng mga sumusunod na takdang-aralin, na naaayon sa iyong floorplanning:

Kaugnay na Impormasyon
“Floorplan ang Partial Reconfiguration Design” sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Pagdaragdag ng Partial Reconfiguration External Configuration Controller Intel FPGA IP
Ang Partial Reconfiguration External Configuration Controller Intel FPGA IP ay nakikipag-ugnayan sa Intel Agilex PR control block para pamahalaan ang bitstream source. Dapat mong idagdag ang IP na ito sa iyong disenyo upang ipatupad ang panlabas na pagsasaayos. Sundin ang mga hakbang na ito upang idagdag ang Partial Reconfiguration External Configuration Controller
Intel FPGA IP sa iyong proyekto:

1. I-type ang Partial Reconfiguration sa field ng paghahanap ng IP Catalog (Tools ➤ IP Catalog).
2. I-double click ang Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Sa dialog box na Lumikha ng IP Variant, i-type ang external_host_pr_ip bilang ang File pangalan, at pagkatapos ay i-click ang Lumikha. Lumilitaw ang editor ng parameter.
4. Para sa parameter na I-enable ang busy interface, piliin ang I-disable (ang default na setting). Kapag kailangan mong gamitin ang signal na ito, maaari mong ilipat ang setting sa Paganahin.

Paganahin ang Busy Interface Parameter sa Parameter Editor

1. I-click File ➤ I-save at lumabas sa editor ng parameter nang hindi bumubuo ng system. Binubuo ng editor ng parameter ang external_host_pr_ip.ip na pagkakaiba-iba ng IP file at idinagdag ang file sa blinking_led project. AN 991: Bahagyang Reconfiguration sa pamamagitan ng Configuration Pins (External Host) Reference Design 750856 | 2022.11.14 AN 991:
   • Tandaan:
   • a. Kung kinokopya mo ang external_host_pr_ip.ip file mula sa direktoryo ng pr, manu-manong i-edit ang blinking_led.qsf file upang isama ang sumusunod na linya: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Ilagay ang IP_FILE assignment pagkatapos ng SDC_FILE mga takdang-aralin (blinking_led. dc) sa iyong blinking_led.qsf file. Tinitiyak ng pag-order na ito ang naaangkop na paghihigpit ng Partial Reconfiguration Controller IP core.
   • Tandaan: Upang makita ang mga orasan, ang .sdc file para sa PR IP ay dapat sumunod sa anumang .sdc na lumilikha ng mga orasan na ginagamit ng IP core. Pinapadali mo ang order na ito sa pamamagitan ng pagtiyak na ang .ip file para sa PR IP core ay lilitaw pagkatapos ng anumang .ip files o .sdc files na ginagamit mo upang tukuyin ang mga orasang ito sa .qsf file para sa iyong rebisyon ng proyekto ng Intel Quartus Prime. Para sa higit pang impormasyon, sumangguni sa Gabay sa Gumagamit ng Mga Solusyon sa IP na Bahagyang Reconfiguration.

Ina-update ang Top-Level Design

Upang i-update ang top.sv file gamit ang PR_IP instance:

1. Para idagdag ang external_host_pr_ip instance sa top-level na disenyo, alisin sa komento ang mga sumusunod na block ng code sa top.sv file:

Pagtukoy sa mga Persona
Tinutukoy ng reference na disenyo na ito ang tatlong magkahiwalay na personas para sa iisang PR partition. Upang tukuyin at isama ang mga persona sa iyong proyekto:

1. Lumikha ng tatlong SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, at blinking_led_empty.sv sa iyong gumaganang direktoryo para sa tatlong persona.

Reference Design Personas

Tandaan:

• Ang blinking_led.sv ay magagamit na bilang bahagi ng files kinokopya mo mula sa flat/ sub-directory. Maaari mo lamang itong gamitin muli file.
• Kung gagawin mo ang SystemVerilog filemula sa Intel Quartus Prime Text Editor, huwag paganahin ang Add file sa kasalukuyang opsyon sa proyekto, kapag sine-save ang files.

Paglikha ng mga Pagbabago

Ginagamit ng daloy ng disenyo ng PR ang tampok na mga pagbabago sa proyekto sa software ng Intel Quartus Prime. Ang iyong paunang disenyo ay ang baseng rebisyon, kung saan mo tutukuyin ang mga static na hangganan ng rehiyon at mga rehiyong nare-configure sa FPGA. Mula sa batayang rebisyon, gumawa ka ng maraming rebisyon. Ang mga pagbabagong ito ay naglalaman ng iba't ibang mga pagpapatupad para sa mga rehiyon ng PR. Gayunpaman, ang lahat ng mga rebisyon sa pagpapatupad ng PR ay gumagamit ng parehong top-level na placement at mga resulta ng pagruruta mula sa base na pagbabago. Upang mag-compile ng disenyo ng PR, dapat kang lumikha ng rebisyon sa pagpapatupad ng PR para sa bawat persona. Bilang karagdagan, dapat kang magtalaga ng mga uri ng rebisyon para sa bawat isa sa mga pagbabago. Ang mga magagamit na uri ng rebisyon ay:

• Bahagyang Reconfiguration – Base
• Bahagyang Reconfiguration – Pagpapatupad ng Persona

Inililista ng sumusunod na talahanayan ang pangalan ng rebisyon at ang uri ng rebisyon para sa bawat isa sa mga pagbabago:

Mga Pangalan at Uri ng Rebisyon

Pangalan ng Rebisyon	Uri ng Pagbabago
blinking_led.qsf	Bahagyang Reconfiguration – Base
blinking_led_default.qsf	Bahagyang Reconfiguration – Pagpapatupad ng Persona
blinking_led_slow.qsf	Bahagyang Reconfiguration – Pagpapatupad ng Persona
blinking_led_empty.qsf	Bahagyang Reconfiguration – Pagpapatupad ng Persona

Pagtatakda ng Uri ng Base Revision

1. I-click ang Project ➤ Mga Pagbabago.
2. Sa Pangalan ng Rebisyon, piliin ang blinking_led na rebisyon, at pagkatapos ay i-click ang Itakda ang Kasalukuyan.
3. I-click ang Ilapat. Ang blinking_led na rebisyon ay ipinapakita bilang ang kasalukuyang rebisyon.
4. Upang itakda ang Uri ng Pagbabago para sa blinking_led, i-click ang Mga Takdang-aralin ➤ Mga Setting ➤ Pangkalahatan.
5. Para sa Uri ng Pagbabago, piliin ang Partial Reconfiguration - Base, at pagkatapos ay i-click ang OK.
6. I-verify na ang blinking_led.qsf ay naglalaman na ngayon ng sumusunod na assignment: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Paglikha ng mga Pagbabago sa Pagpapatupad

1. Upang buksan ang dialog box ng Revisions, i-click ang Project ➤ Revisions.
2. Upang lumikha ng bagong rebisyon, i-double click ang < >.
3. Sa pangalan ng Rebisyon, tukuyin ang blinking_led_default at piliin ang blinking_led para sa Batay sa rebisyon.
4. Para sa uri ng Rebisyon, piliin ang Partial Reconfiguration – PersonaImplementation.

Paglikha ng mga Pagbabago

1. Katulad nito, itakda ang uri ng Rebisyon para sa blinking_led_slow at blinking_led_empty na mga rebisyon.
2. I-verify na ang bawat .qsf file naglalaman na ngayon ng sumusunod na takdang-aralin: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kung saan, ang place_holder ay ang default na pangalan ng entity para sa bagong likhang rebisyon sa pagpapatupad ng PR.

Mga Pagbabago ng Proyekto

Pag-iipon ng Batayang Rebisyon

1. Para i-compile ang base na rebisyon, i-click ang Processing ➤ Start Compilation. Bilang kahalili, ang sumusunod na command ay nag-compile ng base revision: quartus_sh –flow compile blinking_led -c blinking_led
2. Suriin ang bitstream files na bumubuo sa output_files direktoryo.

Nabuo Files

Pangalan	Uri	Paglalarawan
blinking_led.sof	Base programming file	Ginagamit para sa full-chip base configuration
blinking_led.pr_partition.rbf	PR bitstream file para sa batayang katauhan	Ginagamit para sa bahagyang reconfiguration ng base persona.
blinking_led_static.qdb	.qdb database file	Natapos ang database file ginagamit upang i-import ang static na rehiyon.

Kaugnay na Impormasyon

• “Floorplan ang Partial Reconfiguration Design” sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration
• “Patuloy na Paglalapat ng Floorplan Constraints” sa Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Paghahanda ng PR Implementation Revisions
Dapat mong ihanda ang mga rebisyon sa pagpapatupad ng PR bago ka makapag-compile at makabuo ng PR bitstream para sa programming ng device. Kasama sa setup na ito ang pagdaragdag ng static na rehiyon .qdb file bilang pinagmulan file para sa bawat rebisyon ng pagpapatupad. Bilang karagdagan, dapat mong tukuyin ang kaukulang entity ng rehiyon ng PR.

1. Upang itakda ang kasalukuyang rebisyon, i-click ang Project ➤ Mga Pagbabago, piliin ang blinking_led_default bilang pangalan ng Rebisyon, at pagkatapos ay i-click ang Itakda ang Kasalukuyan.
2. Upang i-verify ang tamang source para sa bawat rebisyon ng pagpapatupad, i-click ang Project ➤Add/Remove Files sa Project. Ang blinking_led.sv file lumilitaw sa file listahan.

Files Pahina

1. Ulitin ang mga hakbang 1 hanggang 2 para i-verify ang ibang pinagmumulan ng pagbabago sa pagpapatupad files:

Pangalan ng Rebisyon ng Pagpapatupad	Pinagmulan File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Upang i-verify ang .qdb file na nauugnay sa root partition, i-click ang Assignments ➤ Design Partitions Window. Kumpirmahin na ang Partition Database File tumutukoy sa blinking_led_static.qdb file, o i-double click ang Partition Database File cell upang tukuyin ito file. Bilang kahalili, ang sumusunod na utos ay nagtatalaga nito file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Sa Entity Re-binding cell, tukuyin ang pangalan ng entity ng bawat PR partition na babaguhin mo sa rebisyon ng pagpapatupad. Para sa blinking_led_default na rebisyon sa pagpapatupad, ang pangalan ng entity ay blinking_led. Sa tutorial na ito, ino-overwrite mo ang u_blinking_led instance mula sa base revision compile kasama ang bagong blinking_led entity.

Tandaan: Awtomatikong idinaragdag sa rebisyon ng pagpapatupad ang isang placeholder na entity na nagre-rebinding na pagtatalaga. Gayunpaman, dapat mong baguhin ang default na pangalan ng entity sa pagtatalaga sa isang naaangkop na pangalan ng entity para sa iyong disenyo.

Pangalan ng Rebisyon ng Pagpapatupad	Entity Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Pag-rebinding ng Entity

1. Para i-compile ang disenyo, i-click ang Processing ➤ Start Compilation. Bilang kahalili, ang sumusunod na command ay pinagsama-sama ang proyektong ito: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ulitin ang mga hakbang sa itaas para maghanda ng blinking_led_slow at blinking_led_empty na mga pagbabago: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Tandaan: Maaari mong tukuyin ang anumang partikular na setting ng Fitter na gusto mong ilapat sa panahon ng compilation ng pagpapatupad ng PR. Ang mga partikular na setting ng fitter ay nakakaapekto lamang sa akma ng persona, nang hindi naaapektuhan ang na-import na static na rehiyon.

Pagprograma ng Lupon
Gumagamit ang tutorial na ito ng Intel Agilex F-Series FPGA development board sa bench, sa labas ng PCIe* slot sa iyong host machine. Bago mo i-program ang board, tiyaking nakumpleto mo ang mga sumusunod na hakbang:

1. Ikonekta ang power supply sa Intel Agilex F-Series FPGA development board.
2. Ikonekta ang Intel FPGA Download Cable sa pagitan ng iyong PC USB port at ang Intel FPGA Download Cable port sa development board.

Upang patakbuhin ang disenyo sa Intel Agilex F-Series FPGA development board:

1. Buksan ang Intel Quartus Prime software at i-click ang Tools ➤ Programmer.
2. Sa Programmer, i-click ang Hardware Setup at piliin ang USB-Blaster.
3. I-click ang Auto Detect at piliin ang device, AGFB014R24AR0.
4. I-click ang OK. Nakikita at ina-update ng Intel Quartus Prime software ang Programmer kasama ang tatlong FPGA device sa board.
5. Piliin ang AGFB014R24AR0 device, i-click ang Baguhin File at i-load ang blinking_led_default.sof file.
6. I-enable ang Program/Configure para sa blinking_led_default.sof file.
7. I-click ang Start at hintayin ang progress bar na umabot sa 100%.
8. Pagmasdan ang mga LED sa board na kumikislap sa parehong dalas ng orihinal na flat na disenyo.
9. Upang i-program lamang ang rehiyon ng PR, i-right-click ang blinking_led_default.sof file sa Programmer at i-click ang Magdagdag ng PR Programming File.
10. Piliin ang blinking_led_slow.pr_partition.rbf file.
11. Huwag paganahin ang Programa/I-configure para sa blinking_led_default.sof file.
12. I-enable ang Program/Configure para sa blinking_led_slow.pr_partition.rbf file at i-click ang Start. Sa board, pagmasdan ang LED[0] at LED[1] na patuloy na kumukurap. Kapag umabot na sa 100% ang progress bar, mas mabagal na kumukurap ang LED[2] at LED[3].
13. Upang i-reprogram ang rehiyon ng PR, i-right-click ang .rbf file sa Programmer at i-click ang Change PR Programing File.
14. Piliin ang .rbf filepara sa dalawa pang persona na obserbahan ang pag-uugali sa pisara. Nilo-load ang blinking_led_default.rbf file nagiging sanhi ng pagkislap ng mga LED sa isang partikular na frequency, at paglo-load ng blinking_led_empty.rbf file nagiging dahilan upang manatiling ON ang mga LED.

Pagprograma ng Intel Agilex F-Series FPGA Development BoardDaloy ng Pagsubok sa Hardware

Ang mga sumusunod na sequence ay naglalarawan sa reference na disenyo ng hardware testing flow.
Intel Agilex Device External Host Hardware Setup

Programa ang Helper FPGA (External Host)
Ang sumusunod na pagkakasunud-sunod ay naglalarawan sa pagprograma ng helper na FPGA na gumagana bilang ang proseso ng PR external host:

1. Tukuyin ang setting ng Avalon streaming interface na tumutugma sa mode na iyong pinili (x8, x16, o x32).
2. Simulan ang platform sa pamamagitan ng pagprograma ng helper na FPGA gamit ang Intel Quartus Prime Programmer at konektadong configuration cable.
3. Gamit ang helper na FPGA, basahin ang CONF_DONE at AVST_READY signal. Ang CONF_DONE ay dapat na 0, ang AVST_READY ay dapat na 1. Ang logic na mataas sa pin na ito ay nagpapahiwatig na ang SDM ay handa nang tumanggap ng data mula sa isang panlabas na host. Ang output na ito ay bahagi ng SDM I/O.

Tandaan: Ang CONF_DONE pin ay nagpapahiwatig ng isang panlabas na host na matagumpay ang paglipat ng bitstream. Gamitin lamang ang mga signal na ito upang subaybayan ang buong proseso ng pagsasaayos ng chip. Sumangguni sa Intel Agilex Configuration User Guide para sa higit pang impormasyon sa pin na ito.

I-program ang DUT FPGA na may Full Chip SOF sa pamamagitan ng External Host Ang sumusunod na sequence ay naglalarawan ng programming ang DUT FPGA na may buong chip na SRAM Object File (.sof) gamit ang host Avalon streaming interface:

1. Isulat ang buong chip bitstream sa DDR4 external memory ng helper FPGA (external host).
2. I-configure ang DUT FPGA gamit ang buong chip .sof gamit ang Avalon streaming interface (x8, x16, x32).
3. Basahin ang katayuan ng mga signal ng pagsasaayos ng DUT FPGA. Ang CONF_DONE ay dapat na 1, ang AVST_READY ay dapat na 0.

Mga Detalye ng Timing: Bahagyang Reconfiguration Panlabas na Controller Intel FPGA IP

I-program ang DUT FPGA gamit ang First Persona sa pamamagitan ng External Host

1. Ilapat ang freeze sa target na rehiyon ng PR sa DUT FPGA.
2. Gamit ang Intel Quartus Prime System Console, igiit ang pr_request upang simulan ang bahagyang reconfiguration. Ang AVST_READY ay dapat na 1.
3. Isulat ang unang PR persona bitstream sa DDR4 external memory ng helper na FPGA (external host).
4. Gamit ang Avalon streaming interface (x8, x16, x32), muling i-configure ang DUT FPGA gamit ang unang persona bitstream.
5. Upang subaybayan ang katayuan ng PR, i-click ang Mga Tool ➤ System Console upang ilunsad ang System Console. Sa System Console, subaybayan ang status ng PR:
   • Ang pr_error ay 2—nasa proseso ang muling pagsasaayos.
   • Ang pr_error ay 3—kumpleto na ang muling pagsasaayos.
6. Ilapat ang unfreeze sa rehiyon ng PR sa DUT FPGA.

Tandaan: Kung may naganap na error sa panahon ng PR operation, gaya ng failure sa version checking o authorization checking, ang PR operation ay matatapos.

Kaugnay na Impormasyon

• Gabay sa Gumagamit ng Intel Agilex Configuration
• Gabay sa Gumagamit ng Intel Quartus Prime Pro Edition: Mga Debug Tool

Kasaysayan ng Pagbabago ng Dokumento para sa AN 991: Bahagyang Reconfiguration sa pamamagitan ng Configuration Pins (External Host) Reference Design para sa Intel Agilex F-Series FPGA Development Board

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Mga pagbabago
2022.11.14	22.3	• Paunang paglabas.

AN 991: Bahagyang Reconfiguration sa pamamagitan ng Configuration Pins (External Host) Reference Design: para sa Intel Agilex F-Series FPGA Development Board

Mga Sagot sa Mga Nangungunang FAQ:

• Q Ano ang PR sa pamamagitan ng mga configuration pin?
• A Panlabas na Host Configuration sa pahina 3
• Q Ano ang kailangan ko para sa disenyong ito ng sanggunian?
• A Reference Design Requirements sa pahina 6
• Q Saan ko makukuha ang reference na disenyo?
• A Reference Design Requirements sa pahina 6
• Q Paano ko isasagawa ang PR sa pamamagitan ng panlabas na pagsasaayos?
• A Walkthrough ng Reference Design sa pahina 6
• Q Ano ang isang PR persona?
• A Pagtukoy sa Persona sa pahina 11
• Q Paano ko ipoprograma ang board?
• A Programa ang Lupon sa pahina 17
• Q Ano ang mga kilalang isyu at limitasyon ng PR?
• A Mga Forum ng Suporta ng Intel FPGA: PR
• Q May training ka ba sa PR?
• A Katalogo ng Teknikal na Pagsasanay ng Intel FPGA

Online na Bersyon Magpadala ng Feedback

• ID: 750856
• Bersyon: 2022.11.14

Mga Dokumento / Mga Mapagkukunan

intel 750856 Agilex FPGA Development Board [pdf] Gabay sa Gumagamit 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Mga sanggunian

• User Manual