intel 750856 Agilex FPGA განვითარების საბჭო

პროდუქტის ინფორმაცია

ეს საცნობარო დიზაინი განკუთვნილია Intel Agilex F-Series FPGA განვითარების საბჭოსთვის. ის იყენებს ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერს Intel FPGA IP და აქვს მარტივი PR რეგიონი. Intel Agilex Device External Host Hardware Setup შედგება გარე მოწყობილობისგან (Helper FPGA), DUT FPGA და თქვენი გარე ჰოსტის დიზაინისგან. ჰოსტის დიზაინი გარე მოწყობილობაში პასუხისმგებელია PR პროცესის ჰოსტინგზე. PR ქინძისთავები გამოიყენება ორივე მოწყობილობის დასაკავშირებლად და შეიძლება იყოს ნებისმიერი ხელმისაწვდომი მომხმარებლის I/Os.

პროდუქტის გამოყენების ინსტრუქცია

გარე ჰოსტის კონფიგურაცია

გარე ჰოსტის კონფიგურაციის შესასრულებლად, მიჰყევით ამ ნაბიჯებს:

1. შექმენით ჰოსტის დიზაინი გარე მოწყობილობაში PR პროცესის მასპინძლობისთვის.
2. შეაერთეთ PR ქინძისთავები გარე მოწყობილობიდან ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერთან Intel FPGA IP DUT FPGA-ში.
3. სტრიმინგის კონფიგურაციის მონაცემები ჰოსტის დიზაინიდან Intel Agilex Avalon სტრიმინგის ინტერფეისის ქინძისთავებამდე, რომლებიც შეესაბამება PR-ის ხელის ჩამორთმევის სიგნალებს IP-დან.

ნაწილობრივი რეკონფიგურაცია კონფიგურაციის პინების ოპერაციით

შემდეგი თანმიმდევრობა აღწერს ნაწილობრივი რეკონფიგურაციის მოქმედებას კონფიგურაციის ქინძისთავებით:

1. დააყენეთ pr_request pin, რომელიც დაკავშირებულია ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერთან Intel FPGA IP.
2. IP ამტკიცებს დაკავებულის სიგნალს, რათა მიუთითოს, რომ PR პროცესი მიმდინარეობს (არასავალდებულო).
3. თუ კონფიგურაციის სისტემა მზად არის PR ოპერაციისთვის, მითითებულია avst_ready პინი, რაც მიუთითებს, რომ ის მზად არის მიიღოს მონაცემები.
4. გადაიტანეთ PR-ის კონფიგურაციის მონაცემები avst_data ქინძისთავებზე და avst_valid პინზე, Avalon-ის სტრიმინგის სპეციფიკაციის შემდეგ მონაცემთა გადაცემის უკუწნევით.
5. სტრიმინგი ჩერდება, როდესაც avst_ready პინი გამორთულია.
6. გააუქმეთ avst_ready პინი, რათა მიუთითოთ, რომ მეტი მონაცემები არ არის საჭირო PR ოპერაციისთვის.
7. ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერი Intel FPGA IP არ ამტკიცებს დაკავებულ სიგნალს, რათა მიუთითოს პროცესის დასასრული (არასავალდებულო).

ნაწილობრივი ხელახალი კონფიგურაცია კონფიგურაციის ქინძისთავების (გარე ჰოსტის) საცნობარო დიზაინის საშუალებით

აპლიკაციის ეს შენიშვნა აჩვენებს ნაწილობრივ ხელახლა კონფიგურაციას Intel® Agilex® F-Series FPGA განვითარების დაფაზე კონფიგურაციის პინების (გარე ჰოსტის) მეშვეობით.

მინიშნება დიზაინი დასრულდაview

ნაწილობრივი რეკონფიგურაციის (PR) ფუნქცია საშუალებას გაძლევთ ხელახლა დააკონფიგურიროთ FPGA-ის ნაწილი დინამიურად, ხოლო დარჩენილი FPGA დიზაინი განაგრძობს ფუნქციონირებას. თქვენ შეგიძლიათ შექმნათ მრავალი პერსონა კონკრეტული რეგიონისთვის თქვენს დიზაინში, რომლებიც გავლენას არ მოახდენს ფუნქციონირებაზე ამ რეგიონის გარეთ. ეს მეთოდოლოგია ეფექტურია სისტემებში, სადაც მრავალი ფუნქცია დროის ერთსა და იმავე FPGA მოწყობილობის რესურსებს იზიარებს. Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფის მიმდინარე ვერსია წარმოგიდგენთ ახალ და გამარტივებულ კომპილაციის ნაკადს ნაწილობრივი რეკონფიგურაციისთვის. Intel Agilex-ის ეს საცნობარო დიზაინი იყენებს ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერს Intel FPGA IP და აქვს მარტივი PR რეგიონი.

Intel Agilex მოწყობილობის გარე მასპინძელი აპარატურის დაყენება

გარე ჰოსტის კონფიგურაცია

გარე ჰოსტის კონფიგურაციაში, თქვენ ჯერ უნდა შექმნათ ჰოსტის დიზაინი გარე მოწყობილობაში PR პროცესის განსახორციელებლად, როგორც ეს აჩვენებს Intel Agilex Device External Host Hardware Setup. ჰოსტის დიზაინი აწვდის კონფიგურაციის მონაცემებს Intel Agilex Avalon ნაკადის ინტერფეისის ქინძისთავებს, რომლებიც შეესაბამება PR ხელის ჩამორთმევის სიგნალებს, რომლებიც მოდის ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერიდან Intel FPGA IP. PR ქინძისთავები, რომლებსაც იყენებთ ორივე მოწყობილობის დასაკავშირებლად, შეიძლება იყოს ნებისმიერი ხელმისაწვდომი მომხმარებლის I/O.

შემდეგი თანმიმდევრობა აღწერს ნაწილობრივ რეკონფიგურაციას კონფიგურაციის ქინძისთავების მოქმედებით:

1. ჯერ დაამტკიცეთ pr_request pin, რომელიც დაკავშირებულია ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერთან Intel FPGA IP.
2. IP ამტკიცებს დაკავებულის სიგნალს, რათა მიუთითოს, რომ PR პროცესი მიმდინარეობს (არასავალდებულო).
3. თუ კონფიგურაციის სისტემა მზად არის PR ოპერაციის გასატარებლად, დაყენებულია avst_ready პინი, რომელიც მიუთითებს, რომ ის მზად არის მიიღოს მონაცემები.
4. დაიწყეთ PR-ის კონფიგურაციის მონაცემების სტრიმინგი avst_data ქინძისთავებზე და avst_valid პინზე, ხოლო დააკვირდით Avalon-ის სტრიმინგის სპეციფიკაციას მონაცემთა გადაცემის უკუწნევით.
5. სტრიმინგი ჩერდება, როდესაც avst_ready პინი არ არის დადასტურებული.
6. კონფიგურაციის ყველა მონაცემის სტრიმინგის შემდეგ, avst_ready პინი დეფორმირებულია, რათა მიუთითებდეს, რომ მეტი მონაცემები არ არის საჭირო PR ოპერაციისთვის.
7. ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერი Intel FPGA IP დესერტირებს დაკავებული სიგნალს, რათა მიუთითოს პროცესის დასასრული (სურვილისამებრ).
8. შეგიძლიათ შეამოწმოთ pr_done და pr_error პინები, რათა დაადასტუროთ წარმატებით დასრულდა თუ არა PR ოპერაცია. თუ მოხდა შეცდომა, როგორიცაა ვერსიის შემოწმება და ავტორიზაციის შემოწმება, PR ოპერაცია წყდება.

დაკავშირებული ინფორმაცია

• Intel Agilex F-Series FPGA განვითარების ნაკრები Web გვერდი
• Intel Agilex F-Series FPGA განვითარების ნაკრები მომხმარებლის სახელმძღვანელო
• Intel Quartus Prime Pro Edition მომხმარებლის სახელმძღვანელო: ნაწილობრივი რეკონფიგურაცია

ნაწილობრივი რეკონფიგურაცია გარე კონფიგურაციის კონტროლერი Intel FPGA IP
ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერი საჭიროა გამოიყენოს კონფიგურაციის ქინძისთავები PR მონაცემების სტრიმინგისთვის PR ოპერაციისთვის. თქვენ უნდა დააკავშიროთ ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერის Intel FPGA IP-ის ყველა ზედა დონის პორტი pr_request პინთან, რათა დაუშვათ ჰოსტის ხელის ჩამორთმევა უსაფრთხო მოწყობილობის მენეჯერთან (SDM) ბირთვიდან. SDM განსაზღვრავს, თუ რომელი ტიპის კონფიგურაციის ქინძისთავები გამოიყენოს, თქვენი MSEL პარამეტრის მიხედვით.

ნაწილობრივი რეკონფიგურაცია გარე კონფიგურაციის კონტროლერი Intel FPGA IP

ნაწილობრივი რეკონფიგურაცია გარე კონფიგურაციის კონტროლერის პარამეტრის პარამეტრები

პარამეტრი	ღირებულება	აღწერა
ჩართეთ დაკავებული ინტერფეისი	ჩართვა or გამორთვა	საშუალებას გაძლევთ ჩართოთ ან გამორთოთ Busy ინტერფეისი, რომელიც ამტკიცებს სიგნალს, რომელიც მიუთითებს, რომ PR დამუშავება მიმდინარეობს გარე კონფიგურაციის დროს. ნაგულისხმევი პარამეტრია გამორთვა.

ნაწილობრივი რეკონფიგურაცია გარე კონფიგურაციის კონტროლერის პორტები

პორტის სახელი	სიგანე	მიმართულება	ფუნქცია
pr_მოთხოვნა	1	შეყვანა	მიუთითებს, რომ PR პროცესი მზად არის დასაწყებად. სიგნალი არის არხი, რომელიც არ არის სინქრონული ნებისმიერი საათის სიგნალისთვის.
pr_error	2	გამომავალი	მიუთითებს ნაწილობრივი რეკონფიგურაციის შეცდომაზე.: • 2'b01-ზოგადი PR შეცდომა • 2'b11-შეუთავსებელი ბიტიური შეცდომა ეს სიგნალები არ არის სინქრონული არხები საათის რომელიმე წყაროსთან.
pr_done	1	გამომავალი	მიუთითებს, რომ PR პროცესი დასრულებულია. სიგნალი არის არხი, რომელიც არ არის სინქრონული ნებისმიერი საათის სიგნალისთვის.
start_addr	1	შეყვანა	განსაზღვრავს PR მონაცემების დაწყების მისამართს Active Serial Flash-ში. თქვენ ჩართავთ ამ სიგნალს რომელიმეს არჩევით ავალონი®-სტ or აქტიური სერიალი ამისთვის ჩართეთ Avalon-ST პინები ან აქტიური სერიული პინები პარამეტრი. სიგნალი არის არხი, რომელიც არ არის სინქრონული ნებისმიერი საათის სიგნალისთვის.
გადატვირთვა	1	შეყვანა	აქტიური მაღალი, სინქრონული გადატვირთვის სიგნალი.
out_clk	1	გამომავალი	საათის წყარო, რომელიც წარმოიქმნება შიდა ოსცილატორიდან.
დაკავებულია	1	გამომავალი	IP ამტკიცებს ამ სიგნალს, რათა მიუთითოს PR მონაცემთა გადაცემის პროცესი. თქვენ ჩართავთ ამ სიგნალს არჩევით ჩართვა ამისთვის დატვირთული ინტერფეისის ჩართვა პარამეტრი.

საცნობარო დიზაინის მოთხოვნები

ამ საცნობარო დიზაინის გამოყენება მოითხოვს შემდეგს:

• Intel Quartus Prime Pro Edition ვერსიის 22.3 ინსტალაცია Intel Agilex მოწყობილობების ოჯახის მხარდაჭერით.
• დაკავშირება Intel Agilex F-Series FPGA განვითარების დაფაზე სკამზე.
• დიზაინის ჩამოტვირთვა exampხელმისაწვდომია შემდეგ ადგილას: https://github.com/intel/fpga-partial-reconfig.

დიზაინის ჩამოსატვირთად ყოფილიampლე:

1. დააწკაპუნეთ კლონზე ან ჩამოტვირთეთ.
2. დააჭირეთ ჩამოტვირთვა ZIP. გახსენით fpga-partial-reconfig-master.zip file.
3. გადადით tutorials/agilex_external_pr_configuration ქვესაქაღალდეზე, რათა შეხვიდეთ საცნობარო დიზაინზე.

საცნობარო დიზაინის გზამკვლევი

შემდეგი ნაბიჯები აღწერს ნაწილობრივი რეკონფიგურაციის განხორციელებას კონფიგურაციის ქინძისთავებით (გარე ჰოსტი) Intel Agilex F-Series FPGA განვითარების დაფაზე:

• ნაბიჯი 1: Ვიწყებთ
• ნაბიჯი 2: დიზაინის დანაყოფის შექმნა
• ნაბიჯი 3: განთავსებისა და მარშრუტის რეგიონების გამოყოფა
• ნაბიჯი 4: ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერის IP-ის დამატება
• ნაბიჯი 5: პიროვნებების განსაზღვრა
• ნაბიჯი 6: რევიზიების შექმნა
• ნაბიჯი 7: ბაზის რევიზიის შედგენა
• ნაბიჯი 8: PR განხორციელების რევიზიების მომზადება
• ნაბიჯი 9: საბჭოს პროგრამირება

ნაბიჯი 1: დაწყება
საცნობარო დიზაინის კოპირება fileთქვენს სამუშაო გარემოში და შეადგინეთ blinking_led ბრტყელი დიზაინი:

1. შექმენით დირექტორია თქვენს სამუშაო გარემოში, agilex_pcie_devkit_blinking_led_pr.
2. დააკოპირეთ გადმოწერილი გაკვეთილები/agilex_pcie_devkit_blinking_led/flat ქვე-საქაღალდე დირექტორიაში, agilex_pcie_devkit_blinking_led_pr.
3. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში დააწკაპუნეთ File ➤ გახსენით პროექტი და აირჩიეთ blinking_led.qpf.
4. ბრტყელი დიზაინის იერარქიის შესამუშავებლად დააწკაპუნეთ დამუშავება ➤ დაწყება ➤ დაწყება ანალიზი და სინთეზი. ალტერნატიულად, ბრძანების სტრიქონზე გაუშვით შემდეგი ბრძანება: quartus_syn blinking_led -c blinking_led

დიზაინის დანაყოფის შექმნა

თქვენ უნდა შექმნათ დიზაინის ტიხრები თითოეული PR რეგიონისთვის, რომლის ნაწილობრივი კონფიგურაცია გსურთ. შემდეგი ნაბიჯები ქმნის დიზაინის დანაყოფს u_blinking_led ინსტანციისთვის.

დიზაინის ტიხრების შექმნა

1. დააწკაპუნეთ მაუსის მარჯვენა ღილაკით u_blinking_led მაგალითზე Project Navigator-ში და დააწკაპუნეთ Design Partition ➤ Reconfigurable. დიზაინის დანაყოფის ხატულა ჩნდება თითოეული ინსტანციის გვერდით, რომელიც დაყენებულია როგორც დანაყოფი.
2. დააწკაპუნეთ Assignments ➤ Design Partitions Window. ფანჯარა აჩვენებს ყველა დიზაინის დანაყოფს პროექტში.
3. შეცვალეთ დანაყოფის სახელი Design Partitions ფანჯარაში სახელზე ორჯერ დაწკაპუნებით. ამ საცნობარო დიზაინისთვის გადაარქვით დანაყოფის სახელი pr_partition
   • შენიშვნა: დანაყოფის შექმნისას, Intel Quartus Prime პროგრამული უზრუნველყოფა ავტომატურად წარმოქმნის დანაყოფის სახელს, ინსტანციის სახელსა და იერარქიის ბილიკზე დაყრდნობით. ეს ნაგულისხმევი დანაყოფის სახელი შეიძლება განსხვავდებოდეს თითოეული ინსტანციის მიხედვით.
4. დასრულებული სტატიკური რეგიონის ექსპორტისთვის ბაზის რევიზიის კომპილიდან, ორჯერ დააწკაპუნეთ root_partition-ის ჩანაწერზე Post Final Export-ში File სვეტი და აკრიფეთ blinking_led_static. გდბ.

Post Final Snapshot-ის ექსპორტირება დიზაინის დანაყოფების ფანჯარაშიდარწმუნდით, რომ blinking_led.qsf შეიცავს შემდეგ დავალებებს, რომლებიც შეესაბამება თქვენს ხელახლა კონფიგურირებადი დიზაინის დანაყოფს:

დაკავშირებული ინფორმაცია
"შექმენით დიზაინის ტიხრები" Intel Quartus Prime Pro Edition-ში მომხმარებლის სახელმძღვანელო: ნაწილობრივი რეკონფიგურაცია

განთავსებისა და მარშრუტის რეგიონის გამოყოფა PR დანაყოფისთვის
თქვენ მიერ შექმნილ ყოველი საბაზისო გადასინჯვისთვის, PR დიზაინის ნაკადი ათავსებს შესაბამის პიროვნების ბირთვს თქვენს PR დანაყოფის რეგიონში. თქვენი საბაზისო გადასინჯვისთვის PR რეგიონის განთავსება და მინიჭება მოწყობილობის იატაკის გეგმაში:

1. დააწკაპუნეთ მაუსის მარჯვენა ღილაკით u_blinking_led მაგალითზე Project Navigator-ში და დააწკაპუნეთ Logic Lock Region ➤ Create New Logic Lock Region. რეგიონი გამოჩნდება Logic Lock Regions ფანჯარაში.
2. თქვენი განთავსების რეგიონი უნდა დაერთოს blinking_led ლოგიკას. აირჩიეთ განთავსების რეგიონი Chip Planner-ში კვანძის მდებარეობით. დააწკაპუნეთ მარჯვენა ღილაკით u_blinking_led რეგიონის სახელზე Logic Lock Regions ფანჯარაში და დააწკაპუნეთ

იპოვნეთ კვანძი ➤ იპოვეთ ჩიპების დამგეგმავში. u_blinking_led რეგიონი ფერადი კოდირებულია

Chip Planner Node Location for blinking_led

1. Logic Lock Regions ფანჯარაში მიუთითეთ განლაგების რეგიონის კოორდინატები Origin სვეტში. წარმოშობა შეესაბამება რეგიონის ქვედა მარცხენა კუთხეს. მაგample, განლაგების რეგიონის დასაყენებლად (X1 Y1) კოორდინატებით, როგორც (163 4), მიუთითეთ საწყისი, როგორც X163_Y4. Intel Quartus Prime პროგრამული უზრუნველყოფა ავტომატურად ითვლის (X2 Y2) კოორდინატებს (ზემოდან მარჯვნივ) განლაგების რეგიონისთვის, თქვენ მიერ მითითებული სიმაღლისა და სიგანეზე დაყრდნობით.
   • შენიშვნა: ეს სახელმძღვანელო იყენებს (X1 Y1) კოორდინატებს – (163 4) და სიმაღლესა და სიგანეს 20 განთავსების რეგიონისთვის. განსაზღვრეთ ნებისმიერი მნიშვნელობა განლაგების რეგიონისთვის. დარწმუნდით, რომ რეგიონი ფარავს blinking_led ლოგიკას.
2. ჩართეთ Reserved და Core-Only პარამეტრები.
3. ორჯერ დააწკაპუნეთ მარშრუტიზაციის რეგიონის ოფციაზე. Logic Lock Routing Region Settings დიალოგური ფანჯარა გამოჩნდება.
4. აირჩიეთ ფიქსირებული გაფართოებით მარშრუტიზაციის ტიპისთვის. ამ პარამეტრის არჩევა ავტომატურად ანიჭებს გაფართოების სიგრძეს 2-ს.
   • შენიშვნა: მარშრუტის ზონა უნდა იყოს უფრო დიდი ვიდრე განლაგების ზონა, რათა უზრუნველყოს დამატებითი მოქნილობა ფიტერისთვის, როდესაც ძრავა მარშრუტებს სხვადასხვა პერსონებს.

ლოგიკური დაბლოკვის რეგიონების ფანჯარაგადაამოწმეთ, რომ blinking_led.qsf შეიცავს შემდეგ დავალებებს, რომლებიც შეესაბამება თქვენს იატაკის დაგეგმვას:

დაკავშირებული ინფორმაცია
„Floorplan the Partial Reconfiguration Design“ Intel Quartus Prime Pro Edition-ში მომხმარებლის სახელმძღვანელო: ნაწილობრივი რეკონფიგურაცია

ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერის დამატება Intel FPGA IP
ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერი Intel FPGA IP ინტერფეისი Intel Agilex PR საკონტროლო ბლოკთან ბიტტრიმინგის წყაროს სამართავად. თქვენ უნდა დაამატოთ ეს IP თქვენს დიზაინს გარე კონფიგურაციის განსახორციელებლად. მიჰყევით ამ ნაბიჯებს ნაწილობრივი რეკონფიგურაციის გარე კონფიგურაციის კონტროლერის დასამატებლად
Intel FPGA IP თქვენს პროექტზე:

1. IP კატალოგის საძიებო ველში ჩაწერეთ Partial Reconfiguration (Tools ➤ IP Catalog).
2. ორჯერ დააწკაპუნეთ Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. შექმენით IP ვარიანტი დიალოგურ ფანჯარაში, აკრიფეთ external_host_pr_ip როგორც File სახელი და შემდეგ დააწკაპუნეთ შექმნა. გამოჩნდება პარამეტრის რედაქტორი.
4. დატვირთული ინტერფეისის პარამეტრისთვის აირჩიეთ გამორთვა (ნაგულისხმევი პარამეტრი). როდესაც გჭირდებათ ამ სიგნალის გამოყენება, შეგიძლიათ გადართოთ პარამეტრი ჩართვაზე.

ჩართეთ დაკავებული ინტერფეისის პარამეტრი პარამეტრების რედაქტორში

1. დააწკაპუნეთ File ➤ შეინახეთ და გამოდით პარამეტრის რედაქტორიდან სისტემის გენერირების გარეშე. პარამეტრის რედაქტორი წარმოქმნის external_host_pr_ip.ip IP ვარიაციას file და დასძენს, file blinking_led პროექტამდე. AN 991: ნაწილობრივი რეკონფიგურაცია კონფიგურაციის პინების მეშვეობით (გარე ჰოსტი) Reference Design 750856 | 2022.11.14 AN 991:
   • შენიშვნა:
   • a. თუ თქვენ აკოპირებთ external_host_pr_ip.ip file pr დირექტორიადან, ხელით შეცვალეთ blinking_led.qsf file შეიცავდეს შემდეგ ხაზს: set_global_assignment -name IP_FILE pr_ip.ip
   • b. განათავსეთ IP_FILE დავალება SDC_ის შემდეგFILE დავალებები (blinking_led. dc) თქვენს blinking_led.qsf file. ეს შეკვეთა უზრუნველყოფს ნაწილობრივი რეკონფიგურაციის კონტროლერის IP ბირთვის შესაბამის შეზღუდვას.
   • შენიშვნა: საათის ამოსაცნობად, .sdc file რადგან PR IP უნდა დაიცვას ნებისმიერი .sdc, რომელიც ქმნის საათებს, რომლებსაც IP ბირთვი იყენებს. თქვენ ხელს უწყობთ ამ შეკვეთას იმის უზრუნველსაყოფად, რომ .ip file რადგან PR IP ბირთვი გამოჩნდება ნებისმიერი .ip-ის შემდეგ files ან .sdc files, რომელსაც იყენებთ ამ საათების განსაზღვრისთვის .qsf-ში file თქვენი Intel Quartus Prime პროექტის რევიზიისთვის. დამატებითი ინფორმაციისთვის იხილეთ ნაწილობრივი რეკონფიგურაციის IP გადაწყვეტილებების მომხმარებლის სახელმძღვანელო.

ზედა დონის დიზაინის განახლება

ზევით განახლებისთვის.sv file PR_IP მაგალითთან ერთად:

1. საგარეო_host_pr_ip ინსტანციის დასამატებლად ზედა დონის დიზაინში, გააუქმეთ შემდეგი კოდის ბლოკები top.sv-ში. file:

პერსონალის განსაზღვრა
ეს საცნობარო დიზაინი განსაზღვრავს სამ ცალკეულ პერსონას ერთი PR დანაყოფისთვის. თქვენს პროექტში პიროვნებების განსაზღვრა და ჩართვა:

1. შექმენით სამი SystemVerilog files, blinking_led.sv, blinking_led_slow.sv და blinking_led_empty.sv თქვენს სამუშაო დირექტორიაში სამი პერსონისთვის.

საცნობარო დიზაინის პერსონები

შენიშვნა:

• blinking_led.sv უკვე ხელმისაწვდომია, როგორც ნაწილი fileთქვენ კოპირებთ ბინა/ქვედირექტორიიდან. თქვენ შეგიძლიათ უბრალოდ ხელახლა გამოიყენოთ ეს file.
• თუ შექმნით SystemVerilog-ს files Intel Quartus Prime Text Editor-დან, გამორთეთ დამატება file მიმდინარე პროექტის პარამეტრამდე, შენახვისას files.

რევიზიების შექმნა

PR დიზაინის ნაკადი იყენებს პროექტის გადასინჯვის ფუნქციას Intel Quartus Prime პროგრამულ უზრუნველყოფაში. თქვენი საწყისი დიზაინი არის საბაზისო გადახედვა, სადაც თქვენ განსაზღვრავთ სტატიკური რეგიონის საზღვრებს და ხელახლა კონფიგურირებად რეგიონებს FPGA-ზე. ბაზის რევიზიიდან, თქვენ ქმნით მრავალ ვერსიას. ეს გადასინჯვები შეიცავს სხვადასხვა განხორციელებებს PR რეგიონებისთვის. თუმცა, PR განხორციელების ყველა რევიზია იყენებს იგივე ზედა დონის განლაგებას და მარშრუტიზაციის შედეგებს საბაზისო რევიზიიდან. PR დიზაინის შესადგენად, თქვენ უნდა შექმნათ PR განხორციელების რევიზია თითოეული პერსონისთვის. გარდა ამისა, თქვენ უნდა მიანიჭოთ რევიზიის ტიპები თითოეული რევიზიისთვის. ხელმისაწვდომი გადასინჯვის ტიპებია:

• ნაწილობრივი რეკონფიგურაცია - ბაზა
• ნაწილობრივი რეკონფიგურაცია – პერსონალის დანერგვა

შემდეგი ცხრილი ჩამოთვლის რევიზიის სახელს და რევიზიის ტიპს თითოეული ვერსიისთვის:

რევიზიის სახელები და ტიპები

რევიზიის სახელი	გადასინჯვის ტიპი
blinking_led.qsf	ნაწილობრივი რეკონფიგურაცია - ბაზა
blinking_led_default.qsf	ნაწილობრივი რეკონფიგურაცია – პერსონალის დანერგვა
blinking_led_slow.qsf	ნაწილობრივი რეკონფიგურაცია – პერსონალის დანერგვა
მოციმციმე_დაცარიელებული.qsf	ნაწილობრივი რეკონფიგურაცია – პერსონალის დანერგვა

ბაზის რევიზიის ტიპის დაყენება

1. დააწკაპუნეთ Project ➤ Revisions.
2. Revision Name-ში აირჩიეთ blinking_led revision და შემდეგ დააწკაპუნეთ Set Current.
3. დააწკაპუნეთ Apply. blinking_led ვერსია ნაჩვენებია როგორც მიმდინარე ვერსია.
4. Blinking_led-ისთვის Revision Type-ის დასაყენებლად დააწკაპუნეთ Assignments ➤ Settings ➤ General.
5. რევიზიის ტიპისთვის აირჩიეთ ნაწილობრივი რეკონფიგურაცია – ბაზა და შემდეგ დააწკაპუნეთ OK.
6. დარწმუნდით, რომ blinking_led.qsf ახლა შეიცავს შემდეგ დავალებას: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

განხორციელების რევიზიების შექმნა

1. Revisions დიალოგური ფანჯრის გასახსნელად დააწკაპუნეთ Project ➤ Revisions.
2. ახალი რევიზიის შესაქმნელად, ორჯერ დააწკაპუნეთ < >.
3. Revision name-ში მიუთითეთ blinking_led_default და აირჩიეთ blinking_led for Based on revision.
4. რევიზიის ტიპისთვის აირჩიეთ ნაწილობრივი რეკონფიგურაცია – PersonaImplementation.

რევიზიების შექმნა

1. ანალოგიურად, დააყენეთ Revision ტიპის blinking_led_slow და blinking_led_empty ვერსიებისთვის.
2. შეამოწმეთ, რომ თითოეული .qsf file ახლა შეიცავს შემდეგ დავალებას: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led სადაც, place_holder არის ერთეულის ნაგულისხმევი სახელი ახლად შექმნილი PR განხორციელების რევიზიისთვის.

პროექტის რევიზიები

საბაზისო რევიზიის შედგენა

1. საბაზისო რევიზიის შედგენისთვის დააჭირეთ დამუშავებას ➤ შედგენის დაწყებას. ალტერნატიულად, შემდეგი ბრძანება ადგენს ბაზის რევიზიას: quartus_sh –flow compile blinking_led -c blinking_led
2. შეამოწმეთ bitstream fileები, რომლებიც წარმოქმნიან გამოსავალში_fileდირექტორია.

გენერირებული Files

სახელი	ტიპი	აღწერა
მოციმციმე_მართავდა.სოფ	ბაზის პროგრამირება file	გამოიყენება სრული ჩიპის ბაზის კონფიგურაციისთვის
blinking_led.pr_partition.rbf	PR ბიტტრიმი file საბაზისო პერსონისთვის	გამოიყენება საბაზისო პერსონალის ნაწილობრივი რეკონფიგურაციისთვის.
blinking_led_static.qdb	.qdb მონაცემთა ბაზა file	დასრულებული მონაცემთა ბაზა file გამოიყენება სტატიკური რეგიონის იმპორტისთვის.

დაკავშირებული ინფორმაცია

• „Floorplan the Partial Reconfiguration Design“ Intel Quartus Prime Pro Edition-ში მომხმარებლის სახელმძღვანელო: ნაწილობრივი რეკონფიგურაცია
• „სართულის გეგმის შეზღუდვების თანდათანობით გამოყენება“ Intel Quartus Prime Pro Edition-ში მომხმარებლის სახელმძღვანელო: ნაწილობრივი რეკონფიგურაცია

PR განხორციელების რევიზიების მომზადება
თქვენ უნდა მოამზადოთ PR-ის განხორციელების ვერსიები, სანამ შეძლებთ მოწყობილობის პროგრამირების PR ბიტტრიმის შედგენას და გენერირებას. ეს დაყენება მოიცავს სტატიკური რეგიონის დამატებას .qdb file როგორც წყარო file თითოეული განხორციელების გადასინჯვისთვის. გარდა ამისა, თქვენ უნდა მიუთითოთ PR რეგიონის შესაბამისი სუბიექტი.

1. მიმდინარე რევიზიის დასაყენებლად დააწკაპუნეთ Project ➤ Revisions, აირჩიეთ blinking_led_default როგორც Revision სახელი და შემდეგ დააწკაპუნეთ Set Current.
2. თითოეული განხორციელების რევიზიისთვის სწორი წყაროს დასადასტურებლად დააწკაპუნეთ Project ➤Add/Remove Files პროექტში. მოციმციმე_led.sv file ჩნდება file სია.

Files გვერდი

1. გაიმეორეთ ნაბიჯები 1-დან 2-მდე, რათა გადაამოწმოთ სხვა განხორციელების რევიზიის წყარო files:

განხორციელების რევიზიის დასახელება	წყარო File
blinking_led_default	blinking_led.sv
მოციმციმე_დაცარიელებული	blinking_led_empty.sv
მოციმციმე_led_ნელი	blinking_led_slow.sv

1. .qdb-ის შესამოწმებლად file დაკავშირებული root დანაყოფთან, დააწკაპუნეთ Assignments ➤ Design Partitions Window. დაადასტურეთ დანაყოფის მონაცემთა ბაზა File განსაზღვრავს blinking_led_static.qdb file, ან ორჯერ დააწკაპუნეთ დანაყოფის მონაცემთა ბაზაზე File უჯრედი ამის დასაზუსტებლად file. ალტერნატიულად, შემდეგი ბრძანება ანიჭებს ამას file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Entity Re-binding უჯრედში მიუთითეთ თითოეული PR დანაყოფის ერთეულის სახელი, რომელსაც შეცვლით განხორციელების რევიზიაში. blinking_led_default განხორციელების რევიზიისთვის, ერთეულის სახელი არის blinking_led. ამ სახელმძღვანელოში, თქვენ გადაწერთ u_blinking_led ინსტანციას ბაზის რევიზიის კომპილიდან ახალი blinking_led ერთეულით.

შენიშვნა: განხორციელების რევიზიას ავტომატურად ემატება ჩანაცვლების ერთეულის ხელახალი დავალება. თუმცა, თქვენ უნდა შეცვალოთ ნაგულისხმევი ერთეულის სახელი დავალებაში თქვენი დიზაინის შესაბამისი ერთეულის სახელზე.

განხორციელების რევიზიის დასახელება	ერთეული ხელახალი სავალდებულო
blinking_led_default	მოციმციმე_მართული
მოციმციმე_led_ნელი	მოციმციმე_led_ნელი
მოციმციმე_დაცარიელებული	მოციმციმე_დაცარიელებული

ერთეული ხელახლა ბუნდოვანი

1. დიზაინის შესადგენად დააწკაპუნეთ Processing ➤ Start Compilation. ალტერნატიულად, შემდეგი ბრძანება ადგენს ამ პროექტს: quartus_sh –flow compile blinking_led –c blinking_led_default
2. გაიმეორეთ ზემოაღნიშნული ნაბიჯები, რათა მოამზადოთ მოციმციმე_led_slow და blinking_led_empty ვერსიები: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

შენიშვნა: თქვენ შეგიძლიათ მიუთითოთ Fitter-ის რომელიმე კონკრეტული პარამეტრი, რომლის გამოყენებაც გსურთ PR განხორციელების შედგენისას. ფიტერის სპეციფიკური პარამეტრები გავლენას ახდენს მხოლოდ პიროვნების მორგებაზე, იმპორტირებულ სტატიკურ რეგიონზე გავლენის გარეშე.

საბჭოს პროგრამირება
ეს სახელმძღვანელო იყენებს Intel Agilex F-Series FPGA განვითარების დაფას სკამზე, თქვენი მასპინძელი აპარატის PCIe* სლოტის გარეთ. დაფის დაპროგრამებამდე დარწმუნდით, რომ დაასრულეთ შემდეგი ნაბიჯები:

1. შეაერთეთ კვების წყარო Intel Agilex F-Series FPGA განვითარების დაფაზე.
2. შეაერთეთ Intel FPGA ჩამოტვირთვის კაბელი თქვენი კომპიუტერის USB პორტსა და Intel FPGA Download Cable პორტს შორის განვითარების დაფაზე.

დიზაინის გასაშვებად Intel Agilex F-Series FPGA განვითარების დაფაზე:

1. გახსენით Intel Quartus Prime პროგრამული უზრუნველყოფა და დააწკაპუნეთ Tools ➤ Programmer.
2. პროგრამისტში დააჭირეთ Hardware Setup და აირჩიეთ USB-Blaster.
3. დააწკაპუნეთ Auto Detect-ზე და აირჩიეთ მოწყობილობა, AGFB014R24AR0.
4. დააწკაპუნეთ OK. Intel Quartus Prime პროგრამული უზრუნველყოფა ამოიცნობს და განაახლებს პროგრამისტს დაფაზე სამი FPGA მოწყობილობით.
5. აირჩიეთ AGFB014R24AR0 მოწყობილობა, დააჭირეთ შეცვლას File და ჩატვირთეთ blinking_led_default.sof file.
6. ჩართეთ პროგრამა/კონფიგურაცია blinking_led_default.sof-ისთვის file.
7. დააწკაპუნეთ დაწყებაზე და დაელოდეთ პროგრესის ზოლს 100%-ს მიაღწევს.
8. დააკვირდით, რომ დაფაზე LED-ები ციმციმებენ იმავე სიხშირით, როგორც ორიგინალური ბრტყელი დიზაინი.
9. მხოლოდ PR რეგიონის დასაპროგრამებლად, დააწკაპუნეთ მარჯვენა ღილაკით blinking_led_default.sof file პროგრამისტში და დააჭირეთ Add PR Programming File.
10. აირჩიეთ blinking_led_slow.pr_partition.rbf file.
11. გამორთეთ პროგრამა/კონფიგურაცია blinking_led_default.sof-ისთვის file.
12. ჩართეთ პროგრამა/კონფიგურაცია blinking_led_slow.pr_partition.rbf-ისთვის file და დააჭირეთ დაწყებას. დაფაზე დააკვირდით LED[0] და LED[1] განაგრძობს ციმციმს. როდესაც პროგრესის ზოლი 100%-ს მიაღწევს, LED[2] და LED[3] უფრო ნელა ციმციმებენ.
13. PR რეგიონის გადაპროგრამებისთვის, დააწკაპუნეთ მარჯვენა ღილაკით .rbf file პროგრამისტში და დააჭირეთ Change PR Programing File.
14. აირჩიეთ .rbf fileდანარჩენმა ორმა პირმა დააკვირდეს ქცევას დაფაზე. იტვირთება blinking_led_default.rbf file იწვევს LED-ების ციმციმს კონკრეტულ სიხშირეზე და იტვირთება blinking_led_empty.rbf file იწვევს LED-ების ჩართულობას.

Intel Agilex F-Series FPGA განვითარების დაფის პროგრამირებატექნიკის ტესტირების ნაკადი

შემდეგი თანმიმდევრობები აღწერს საცნობარო დიზაინის ტექნიკის ტესტირების ნაკადს.
Intel Agilex მოწყობილობის გარე მასპინძელი აპარატურის დაყენება

დაპროგრამეთ Helper FPGA (გარე ჰოსტი)
შემდეგი თანმიმდევრობა აღწერს დამხმარე FPGA-ს დაპროგრამებას, რომელიც მუშაობს როგორც PR პროცესის გარე ჰოსტი:

1. მიუთითეთ Avalon ნაკადის ინტერფეისის პარამეტრი, რომელიც შეესაბამება თქვენს მიერ არჩეულ რეჟიმს (x8, x16 ან x32).
2. განახორციელეთ პლატფორმის ინიცირება დამხმარე FPGA-ის დაპროგრამებით Intel Quartus Prime Programmer-ისა და დაკავშირებული კონფიგურაციის კაბელის გამოყენებით.
3. დამხმარე FPGA-ის გამოყენებით წაიკითხეთ CONF_DONE და AVST_READY სიგნალები. CONF_DONE უნდა იყოს 0, AVST_READY უნდა იყოს 1. ამ პინზე მაღალი ლოგიკა მიუთითებს, რომ SDM მზად არის მიიღოს მონაცემები გარე ჰოსტიდან. ეს გამომავალი არის SDM I/O ნაწილი.

შენიშვნა: CONF_DONE პინი სიგნალს აძლევს გარე ჰოსტს, რომ ბიტტრიმინგის გადაცემა წარმატებულია. გამოიყენეთ ეს სიგნალები მხოლოდ ჩიპის სრული კონფიგურაციის პროცესის მონიტორინგისთვის. იხილეთ Intel Agilex-ის კონფიგურაციის მომხმარებლის სახელმძღვანელო ამ პინის შესახებ დამატებითი ინფორმაციისთვის.

DUT FPGA-ის დაპროგრამება სრული Chip SOF-ით გარე ჰოსტის საშუალებით შემდეგი თანმიმდევრობა აღწერს DUT FPGA-ს დაპროგრამებას სრული ჩიპის SRAM ობიექტით. File (.sof) მასპინძელი Avalon სტრიმინგის ინტერფეისის გამოყენებით:

1. ჩაწერეთ ჩიპის სრული ბიტტრიმი დამხმარე FPGA-ის DDR4 გარე მეხსიერებაში (გარე ჰოსტი).
2. დააკონფიგურირეთ DUT FPGA სრული ჩიპით .sof Avalon ნაკადის ინტერფეისის გამოყენებით (x8, x16, x32).
3. წაიკითხეთ სტატუსი DUT FPGA კონფიგურაციის სიგნალები. CONF_DONE უნდა იყოს 1, AVST_READY უნდა იყოს 0.

დროის სპეციფიკაციები: ნაწილობრივი რეკონფიგურაციის გარე კონტროლერი Intel FPGA IP

დაპროგრამეთ DUT FPGA პირველი პერსონალით გარე ჰოსტის საშუალებით

1. გამოიყენეთ გაყინვა სამიზნე PR რეგიონში DUT FPGA-ში.
2. Intel Quartus Prime System Console-ის გამოყენებით, განაცხადეთ pr_request ნაწილობრივი რეკონფიგურაციის დასაწყებად. AVST_READY უნდა იყოს 1.
3. ჩაწერეთ პირველი PR persona bitstream დამხმარე FPGA-ის DDR4 გარე მეხსიერებაში (გარე ჰოსტი).
4. Avalon სტრიმინგის ინტერფეისის (x8, x16, x32) გამოყენებით, ხელახლა დააკონფიგურირეთ DUT FPGA პირველი პერსონა ბიტის ნაკადით.
5. PR სტატუსის მონიტორინგისთვის დააწკაპუნეთ Tools ➤ System Console სისტემის კონსოლის გასაშვებად. სისტემის კონსოლში, აკონტროლეთ PR სტატუსი:
   • pr_error არის 2 - ხელახალი კონფიგურაცია პროცესშია.
   • pr_error არის 3 - ხელახალი კონფიგურაცია დასრულებულია.
6. გამოიყენეთ გაყინვა PR რეგიონზე DUT FPGA-ში.

შენიშვნა: თუ PR ოპერაციის დროს მოხდა შეცდომა, როგორიცაა ვერსიის შემოწმება ან ავტორიზაციის შემოწმება, PR ოპერაცია წყდება.

დაკავშირებული ინფორმაცია

• Intel Agilex კონფიგურაციის მომხმარებლის სახელმძღვანელო
• Intel Quartus Prime Pro Edition მომხმარებლის სახელმძღვანელო: გამართვის ინსტრუმენტები

დოკუმენტის შესწორების ისტორია AN 991-ისთვის: ნაწილობრივი რეკონფიგურაცია კონფიგურაციის პინების მეშვეობით (გარე ჰოსტი) მითითების დიზაინი Intel Agilex F-სერიის FPGA განვითარების დაფისთვის

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	ცვლილებები
2022.11.14	22.3	• საწყისი გამოშვება.

AN 991: ნაწილობრივი რეკონფიგურაცია კონფიგურაციის ქინძისთავებით (გარე ჰოსტი) საცნობარო დიზაინი: Intel Agilex F-სერიის FPGA განვითარების დაფისთვის

პასუხები ყველაზე ხშირად დასმულ კითხვებზე:

• Q რა არის PR კონფიგურაციის პინების საშუალებით?
• A გარე ჰოსტის კონფიგურაცია მე-3 გვერდზე
• Q რა მჭირდება ამ საცნობარო დიზაინისთვის?
• A საცნობარო დიზაინის მოთხოვნები მე-6 გვერდზე
• Q სად შემიძლია მივიღო საცნობარო დიზაინი?
• A საცნობარო დიზაინის მოთხოვნები მე-6 გვერდზე
• Q როგორ გავაკეთო PR გარე კონფიგურაციის საშუალებით?
• A საცნობარო დიზაინის მიმოხილვა მე-6 გვერდზე
• Q რა არის პიარის პიროვნება?
• A პერსონალის განსაზღვრა მე-11 გვერდზე
• Q როგორ დავაპროგრამო დაფა?
• A დაპროგრამეთ დაფა მე-17 გვერდზე
• Q რა არის PR ცნობილი საკითხები და შეზღუდვები?
• A Intel FPGA მხარდაჭერის ფორუმები: PR
• Q გაქვთ ტრენინგი პიარზე?
• A Intel FPGA ტექნიკური ტრენინგის კატალოგი

ონლაინ ვერსია გამოხმაურების გაგზავნა

• ID: 750856
• ვერსია: 2022.11.14

დოკუმენტები / რესურსები

intel 750856 Agilex FPGA განვითარების საბჭო [pdf] მომხმარებლის სახელმძღვანელო 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

ცნობები

• მომხმარებლის სახელმძღვანელო