Intel 750856 Scheda di sviluppu Agilex FPGA

Informazione di u produttu

Stu disignu di riferimentu hè per u Intel Agilex F-Series FPGA Development Board. Utiliza u Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP è hà una regione PR simplice. L'Intel Agilex Device External Host Hardware Setup hè custituitu da un dispositivu esternu (Helper FPGA), un DUT FPGA, è u vostru disignu di l'ospite esternu. U disignu di l'ospite in u dispositivu esternu hè rispunsevule per l'ospitu di u prucessu PR. I pins PR sò usati per cunnette i dui dispositi è ponu esse qualsiasi I / O di l'utilizatori dispunibili.

Istruzzioni per l'usu di u produttu

Configurazione di l'ospite esternu

Per fà a cunfigurazione di l'ospite esternu, seguitate questi passi:

1. Crea un disignu d'ospiti in un dispositivu esternu per accoglie u prucessu PR.
2. Cunnette i pins PR da u dispositivu esternu à u Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP in u DUT FPGA.
3. Trasmettite i dati di cunfigurazione da u disignu di l'ospite à i pins di l'interfaccia di streaming Intel Agilex Avalon chì currispondenu à i signali di handshaking PR da l'IP.

Reconfigurazione parziale via l'operazione Pins di cunfigurazione

A seguente sequenza descrive l'operazione di ricunfigurazione parziale via pins di cunfigurazione:

1. Affirmate u pin pr_request cunnessu à u Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP.
2. L'IP affirmeghja un signalu occupatu per indicà chì u prucessu PR hè in corso (opcional).
3. Se u sistema di cunfigurazione hè prontu per una operazione PR, u pin avst_ready hè affirmatu, chì indica chì hè pronta per accettà dati.
4. Stream the PR configuration data over the avst_data pins and the avst_valid pin, seguitu a specificazione di streaming Avalon per u trasferimentu di dati cù backpressure.
5. U streaming si ferma quandu u pin avst_ready hè annullatu.
6. De-assert u pin avst_ready per indicà chì ùn hè micca necessariu più dati per l'operazione PR.
7. U Controller di Configurazione Esterna di Riconfigurazione Parziale Intel FPGA IP disattiva u signale occupatu per indicà a fine di u prucessu (opcional).

Reconfigurazione Parziale via Pins di Cunfigurazione (Host Esternu) Disegnu di Riferimentu

Questa nota di l'applicazione mostra a riconfigurazione parziale via pins di cunfigurazione (host esterno) nantu à a scheda di sviluppu FPGA Intel® Agilex® F-Series.

Riferimentu Design Overview

A funzione di ricunfigurazione parziale (PR) permette di ricunfigurate una parte di l'FPGA dinamicamente, mentre chì u disignu FPGA restante cuntinueghja à funziunà. Pudete creà parechje persone per una regione particulare in u vostru disignu chì ùn anu micca impattu in l'operazione in i zoni fora di sta regione. Questa metodulugia hè efficace in i sistemi induve parechje funzioni sparte in u tempu u stessu risorse di u dispositivu FPGA. A versione attuale di u software Intel Quartus® Prime Pro Edition introduce un flussu di compilazione novu è simplificatu per a ricunfigurazione parziale. Stu disignu di riferimentu Intel Agilex usa u Controller di Configurazione Esterna di Riconfigurazione Parziale Intel FPGA IP è hà una regione PR simplice.

Configurazione di l'hardware di l'ospite esternu di u dispositivu Intel Agilex

Configurazione di l'ospite esternu

In a cunfigurazione di l'ospite esternu, deve prima creà un disignu di l'ospite in un dispositivu esternu per accoglie u prucessu PR, cum'è l'Intel Agilex Device External Host Hardware Setup mostra. U disignu di l'ospite trasmette dati di cunfigurazione à i pin di l'interfaccia di streaming Intel Agilex Avalon chì currispondenu à i segnali di handshaking PR chì venenu da u Controller di Configurazione Esterna di Riconfigurazione Parziale Intel FPGA IP. I pins PR chì utilizate per cunnette i dui dispositi ponu esse qualsiasi I / O d'utilizatori dispunibili.

A sequenza seguente descrive a ricunfigurazione parziale via l'operazione di pins di cunfigurazione:

1. Prima affirmate u pin pr_request chì hè cunnessu à u Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP.
2. L'IP affirmeghja un signalu occupatu per indicà chì u prucessu PR hè in corso (opcional).
3. Se u sistema di cunfigurazione hè prontu à sottumette una operazione PR, u pin avst_ready hè affirmatu chì indica chì hè pronta per accettà dati.
4. Cumincià à streamà i dati di cunfigurazione PR nantu à i pins avst_data è u pin avst_valid, mentre osservate l'specificazione di streaming Avalon per u trasferimentu di dati cù backpressure.
5. U streaming si ferma ogni volta chì u pin avst_ready hè annullatu.
6. Dopu a trasmissione di tutte e dati di cunfigurazione, u pin avst_ready hè de-asserted per indicà chì ùn hè micca necessariu più dati per l'operazione PR.
7. U Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP desserta u signale occupatu per indicà a fine di u prucessu (opcional).
8. Pudete cuntrollà i pins pr_done è pr_error per cunfirmà s'ellu l'operazione PR hè stata completata bè. Se si verifica un errore, cum'è fallimentu in a verificazione di versione è a verificazione di l'autorizazione, l'operazione PR finisce.

Information Related

• Kit di sviluppu FPGA Intel Agilex F-Series Web Pagina
• Intel Agilex F-Series FPGA Development Kit User Guide
• Intel Quartus Prime Pro Edition Guida di l'Usuariu: Riconfigurazione Parziale

Reconfigurazione Parziale Controller di Configurazione Esterna Intel FPGA IP
U Controller di Configurazione Esterna di Riconfigurazione Parziale hè necessariu d'utilizà pin di cunfigurazione per trasmette dati PR per l'operazione PR. Duvete cunnette tutti i porti di primu livellu di u Controller di Configurazione Esterna di Reconfigurazione Parziale Intel FPGA IP à u pin pr_request per permette l'handshake di l'ospitu cù u gestore di dispositivi sicuru (SDM) da u core. U SDM determina quale tippi di pins di cunfigurazione à utilizà, secondu u vostru paràmetru MSEL.

Reconfigurazione Parziale Controller di Configurazione Esterna Intel FPGA IP

Reconfigurazione Parziale Configurazione Esterna Parametri Parametri di Controller

Parametru	Valore	Descrizzione
Habilita l'interfaccia occupata	Attivà or Disattivà	Permette di attivà o disattivà l'interfaccia di Busy, chì affirmeghja un signalu per indicà chì u prucessu di PR hè in corso durante a cunfigurazione esterna. L'impostazione predefinita hè Disattivà.

Reconfigurazione Parziale Cunfigurazione Esterna Portu di Controller

Nome di u portu	Larghezza	Direzzione	Funzione
pr_request	1	Input	Indica chì u prucessu di PR hè pronta per inizià. U signale hè un cunduttu micca sincronu à qualsiasi signali di clock.
pr_error	2	Output	Indica un errore di ricunfigurazione parziale.: • 2'b01-errore PR generale • 2'b11-errore bitstream incompatibile Questi signali sò cundutti micca sincroni cù qualsiasi fonte di clock.
pr_fattu	1	Output	Indica chì u prucessu PR hè cumpletu. U signale hè un cunduttu micca sincronu à qualsiasi signali di clock.
start_addr	1	Input	Specifica l'indirizzu iniziale di dati PR in Active Serial Flash. Per attivà stu signale selezziunate sia Avalon®- ST or Serial attivu per u Abilita Avalon-ST Pins o Active Serial Pins paràmetru. U signale hè un cunduttu micca sincronu à qualsiasi signali di clock.
resettate	1	Input	Segnale di reset attivu altu è sincronu.
fora_clk	1	Output	Fonte di clock chì genera da un oscillatore internu.
occupatu	1	Output	L'IP affirmeghja stu signale per indicà u trasferimentu di dati PR in corso. Per attivà stu signale selezziunate Attivà per u Habilita l'interfaccia occupata paràmetru.

Requisiti di cuncepimentu di riferimentu

L'usu di stu disignu di riferimentu richiede i seguenti:

• Installazione di l'Intel Quartus Prime Pro Edition versione 22.3 cù supportu per a famiglia di dispositivi Intel Agilex.
• Cunnessione à a scheda di sviluppu FPGA Intel Agilex F-Series nantu à u bancu.
• Scaricamentu di u disignu example disponibile in u locu seguente: https://github.com/intel/fpga-partial-reconfig.

Per scaricà u disignu exampLe:

1. Cliccate Clone o scaricate.
2. Cliccate Scaricate ZIP. Unzip u fpga-partial-reconfig-master.zip file.
3. Navigate à i tutorials/agilex_external_pr_configuration subfolder per accede à u disignu di riferimentu.

Prughjettu di cuncepimentu di riferimentu

I seguenti passi descrizanu l'implementazione di ricunfigurazione parziale via pins di cunfigurazione (host esterno) nantu à a scheda di sviluppu FPGA Intel Agilex F-Series:

• Passu 1: Accuminciari
• Passu 2: Creazione di una Partition Design
• Passu 3: Allocazione di e Regioni di Placement è Routing
• Passu 4: Aghjunghjendu l'IP di u Controller di Cunfigurazione Esterna di Reconfigurazione Parziale
• Passu 5: Definizione di Personas
• Passu 6: Creazione di Revisioni
• Passu 7: Cumpilà a Revisione di Base
• Passu 8: Preparazione di Revisioni di Implementazione PR
• Passu 9: Prugrammazione di u Cunsigliu

Passu 1: Cuminciatu
Per copià u disignu di riferimentu files à u vostru ambiente di travagliu è compilate u design flat blinking_led:

1. Crea un repertoriu in u vostru ambiente di travagliu, agilex_pcie_devkit_blinking_led_pr.
2. Copia i tutoriali telecaricati/agilex_pcie_devkit_blinking_led/flat sub-cartella in u cartulare, agilex_pcie_devkit_blinking_led_pr.
3. In u software Intel Quartus Prime Pro Edition, cliccate File ➤ Open Project è selezziunate blinking_led.qpf.
4. Per elaborà a ghjerarchia di u disignu pianu, cliccate Trattamentu ➤ Start ➤ Start Analysis & Synthesis. In alternativa, à a linea di cummanda, eseguite u cumandimu seguente: quartus_syn blinking_led -c blinking_led

Creazione di una Partition Design

Avete da creà partizioni di design per ogni regione PR chì vulete ricunfigurate parzialmente. I seguenti passi creanu una partizione di disignu per l'istanza u_blinking_led.

Creazione di partizioni di design

1. Fate un clic right u_blinking_led instance in u Project Navigator è cliccate Design Partition ➤ Reconfigurable. Un icona di partizione di designu appare accantu à ogni istanza chì hè stabilita cum'è una partizione.
2. Cliccate Assignments ➤ Design Partitions Window. A finestra mostra tutte e partizioni di disignu in u prugettu.
3. Edite u nome di a partizione in a Finestra di Partizioni di Disegnu clicchendu duie volte u nome. Per stu disignu di riferimentu, rinominate u nome di partizione in pr_partition
   • Nota: Quandu crea una partizione, u software Intel Quartus Prime genera automaticamente un nome di partizione, basatu annantu à u nome di l'istanza è u percorsu di a gerarchia. Stu nome di partizione predeterminatu pò varià cù ogni istanza.
4. Per esportà a regione statica finalizzata da a compilazione di rivisione di basa, fate doppiu clic nantu à l'entrata per root_partition in u Post Final Export. File colonna, è scrive blinking_led_static. gdb.

Esportazione Post Final Snapshot in a Finestra di Partizioni di DesignVerificate chì u blinking_led.qsf cuntene e seguenti assignazioni, currispundenti à a vostra partizione di designu reconfigurable:

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"Crea partizioni di cuncepimentu" in Intel Quartus Prime Pro Edition Guida d'utilizatore: Reconfigurazione Parziale

Allocazione di a regione di piazzamentu è di routing per una partizione PR
Per ogni rivisione di basa chì create, u flussu di design PR mette u core di persona currispundente in a vostra regione di partizione PR. Per localizà è assignà a regione PR in u pianu di u dispusitivu per a vostra rivisione di basa:

1. Fate un clic right u_blinking_led instance in u Project Navigator è cliccate Logic Lock Region ➤ Create New Logic Lock Region. A regione appare nantu à a Finestra di Regioni di Logic Lock.
2. A vostra regione di piazzamentu deve include a logica blinking_led. Selezziunate a regione di piazzamentu situendu u node in Chip Planner. Fate un clic right u_blinking_led region name in a Logic Lock Regions Window è cliccate

Locate Node ➤ Locate in Chip Planner. A regione u_blinking_led hè codificata in culore

Chip Planner Node Location per blinking_led

1. In a finestra di Logic Lock Regions, specificate e coordenate di a regione di piazzamentu in a colonna Origine. L'urìgine currisponde à l'angulu inferiore manca di a regione. Per esample, per stabilisce una regione di piazzamentu cù coordenate (X1 Y1) cum'è (163 4), specificate l'Origine cum'è X163_Y4. U software Intel Quartus Prime calcula automaticamente e coordenate (X2 Y2) (in cima à destra) per a regione di piazzamentu, basatu annantu à l'altezza è a larghezza chì specificate.
   • Nota: Stu tutoriale usa e coordenate (X1 Y1) - (163 4), è una altezza è larghezza di 20 per a regione di piazzamentu. Definite ogni valore per a regione di piazzamentu. Assicuratevi chì a regione copre a logica blinking_led.
2. Habilita l'opzioni Riservatu è Core-Only.
3. Cliccate doppiu l'opzione Regione di Routing. A finestra di dialogu Logic Lock Routing Region Settings appare.
4. Selezziunate Fixed with expansion per u tipu Routing. A selezzione di sta opzione assigna automaticamente una lunghezza di espansione di 2.
   • Nota: A regione di routing deve esse più grande ch'è a regione di piazzamentu, per furnisce una flessibilità extra per u Fitter quandu u mutore dirige diverse persone.

Finestra di regioni di bloccu logicuVerificate chì u blinking_led.qsf cuntene i seguenti assignazioni, currispundenti à u vostru pianu:

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"Floorplan the Partial Reconfiguration Design" in Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Aghjunghjendu u Controller di Configurazione Esterna di Riconfigurazione Parziale Intel FPGA IP
U Controller di Configurazione Esterna di Riconfigurazione Parziale Intel FPGA IP interfaccia cù u bloccu di cuntrollu Intel Agilex PR per gestisce a fonte di bitstream. Avete da aghjunghje sta IP à u vostru disignu per implementà a cunfigurazione esterna. Segui questi passi per aghjunghje u Controller di Configurazione Esterna di Reconfigurazione Parziale
Intel FPGA IP à u vostru prughjettu:

1. Type Reconfiguration Parziale in u campu di ricerca di u Catalogu IP (Strumenti ➤ Catalogu IP).
2. Doppiu cliccà Reconfigurazione Parziale Controller di Configurazione Esterna Intel FPGA IP.
3. In a finestra di dialogu Crea Variant IP, scrivi external_host_pr_ip cum'è File nome, è dopu cliccate Crea. L'editore di paràmetri appare.
4. Per u paràmetru Enable busy interface, selezziunate Disable (u paràmetru predeterminatu). Quandu avete bisognu di usà stu signale, pudete cambià a paràmetra à Abilita.

Abilita u paràmetru di l'interfaccia occupata in l'editore di parametri

1. Cliccate File ➤ Salvà è esce da l'editore di paràmetri senza generà u sistema. L'editore di paràmetri genera a variazione IP external_host_pr_ip.ip file è aghjunghje u file à u prughjettu blinking_led. AN 991: Reconfiguration Parziale via Configurazione Pins (Host Esternu) Reference Design 750856 | 2022.11.14 AN 991:
   • Nota:
   • a. Sè vo cupià u external_host_pr_ip.ip file da u cartulare pr, edità manualmente u blinking_led.qsf file per include a seguente linea: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Mettite l'IP_FILE assignazione dopu à u SDC_FILE assignazioni (blinking_led. dc) in u vostru blinking_led.qsf file. Questa urdinamentu assicura una limitazione adatta di u core IP di u Controller di Reconfigurazione Parziale.
   • Nota: Per detect l'orologi, u .sdc file per u PR IP deve seguità ogni .sdc chì crea i clocks chì u core IP usa. You facilità stu ordine assicurendu chì u .ip file per u core di l'IP PR appare dopu à ogni .ip files o .sdc files chì avete aduprà per definisce questi clock in u .qsf file per a rivisione di u vostru prughjettu Intel Quartus Prime. Per più infurmazione, riferite à a Guida di l'Usuariu di Soluzioni IP di Riconfigurazione Parziale.

Aghjurnà u Disegnu di u Top Livellu

Per aghjurnà u top.sv file cù l'istanza PR_IP:

1. Per aghjunghje l'istanza external_host_pr_ip à u disignu di u livellu superiore, uncomment i seguenti blocchi di codice in u top.sv file:

Definizione di Personas
Stu disignu di riferimentu definisce trè persone separati per a sola partizione PR. Per definisce è include e persone in u vostru prughjettu:

1. Crea trè SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, è blinking_led_empty.sv in u vostru cartulare di travagliu per e trè persone.

Personas di cuncepimentu di riferimentu

Nota:

• blinking_led.sv hè digià dispunibule cum'è parte di u files copiate da u flat/subdirectory. Pudete simpricimenti riutilizà questu file.
• Se crea u SystemVerilog files da l'Intel Quartus Prime Text Editor, disattivate l'Add file à l'opzione attuale di u prughjettu, quandu salvu u files.

Creazione di Revisioni

U flussu di cuncepimentu PR usa a funzione di rivisione di u prughjettu in u software Intel Quartus Prime. U vostru disignu iniziale hè a rivisione di basa, induve definisce i limiti di a regione statica è e regioni riconfigurabili nantu à a FPGA. Da a rivisione di basa, crea parechje revisioni. Queste rivisioni cuntenenu e diverse implementazioni per e regioni PR. Tuttavia, tutte e rivisioni di implementazione di PR utilizanu u listessu piazzamentu di primu livellu è risultati di routing da a revisione di basa. Per cumpilà un disignu PR, duvete creà una revisione di implementazione PR per ogni persona. Inoltre, duvete assignà tipi di rivisione per ognuna di e revisioni. I tipi di rivisione dispunibili sò:

• Reconfigurazione Parziale - Base
• Reconfigurazione Parziale - Implementazione di Persona

A tavula seguente lista u nome di rivisione è u tipu di rivisione per ognuna di e revisioni:

Nomi è Tipi di Revisione

Nome di rivisione	Tipu di rivisione
blinking_led.qsf	Reconfigurazione Parziale - Base
blinking_led_default.qsf	Reconfigurazione Parziale - Implementazione di Persona
blinking_led_slow.qsf	Reconfigurazione Parziale - Implementazione di Persona
blinking_led_empty.qsf	Reconfigurazione Parziale - Implementazione di Persona

Stabbilimentu di u tipu di rivisione di basa

1. Cliccate Prughjettu ➤ Revisioni.
2. In Revision Name, selezziunate a rivisione blinking_led, è dopu cliccate Set Current.
3. Cliccate Apply. A rivisione blinking_led si mostra cum'è a revisione attuale.
4. Per stabilisce u Tipu di Revisione per blinking_led, cliccate Assignments ➤ Settings ➤ General.
5. Per Tipu di Revisione, selezziunate Reconfigurazione Parziale - Base, è dopu cliccate OK.
6. Verificate chì u blinking_led.qsf cuntene avà l'assignazione seguente: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creazione di Revisioni di Implementazione

1. Per apre a finestra di dialogu Revisioni, cliccate Prughjettu ➤ Revisioni.
2. Per creà una nova rivisione, fate un doppiu clicu < >.
3. In Revision name, specifica blinking_led_default è selezziunate blinking_led per Basatu nantu à a revisione.
4. Per u tipu di Revisione, selezziunate Reconfigurazione Parziale - Implementazione Persona.

Creazione di Revisioni

1. In listessu modu, stabilisce u tipu di Revisione per e revisioni blinking_led_slow è blinking_led_empty.
2. Verificate chì ogni .qsf file avà cuntene l'assignazione seguente: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led induve, place_holder hè u nome di l'entità predeterminatu per a revisione di implementazione PR appena creata.

Revisioni di u prughjettu

Cumpilà a Revisione di Base

1. Per cumpilà a rivisione di basa, cliccate Trattamentu ➤ Start Compilation. In alternativa, u cumandimu seguente compile a rivisione di basa: quartus_sh -flow compile blinking_led -c blinking_led
2. Inspeccione u bitstream files chì generanu in output_fileannuariu s.

Generatu Files

Nome	Tipu	Descrizzione
lampeggiante_led.sof	A prugrammazione di basa file	Adupratu per a cunfigurazione di basa full-chip
blinking_led.pr_partition.rbf	PR bitstream file per a persona di basa	Adupratu per a ricunfigurazione parziale di a persona di basa.
blinking_led_static.qdb	basa di dati .qdb file	A basa di dati finalizata file utilizatu per impurtà a regione statica.

Information Related

• "Floorplan the Partial Reconfiguration Design" in Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration
• "Applicazione di limitazioni di u pianu in modu incrementale" in Intel Quartus Prime Pro Edition Guida d'utilizatore: Riconfigurazione parziale

Preparazione di Revisioni di Implementazione PR
Avete da preparà e revisioni di implementazione PR prima di pudè cumpilà è generà u bitstream PR per a prugrammazione di u dispositivu. Questa installazione include l'aghjunghje a regione statica .qdb file cum'è a fonte file per ogni revisione di implementazione. Inoltre, deve specificà l'entità currispondente di a regione PR.

1. Per stabilisce a revisione attuale, cliccate Prughjettu ➤ Revisioni, selezziunate blinking_led_default cum'è u nome di Revisione, è dopu cliccate Set Current.
2. Per verificà a fonte curretta per ogni rivisione di implementazione, cliccate Prughjettu ➤Aggiungi/Rimuove Files in Project. U blinking_led.sv file appare in u file lista.

Files Pagina

1. Repetite i passi da 1 à 2 per verificà l'altra fonte di revisione di implementazione files:

Implementazione Revision Name	Fonte File
lampeggiante_led_default	blinking_led.sv
lampeggiante_led_vuoto	blinking_led_empty.sv
lampeggiante_led_lentu	blinking_led_slow.sv

1. Per verificà u .qdb file assuciatu cù a partizione radicali, cliccate Assegnazioni ➤ Finestra Partizioni Design. Cunfirmà chì a basa di dati Partition File specifica u blinking_led_static.qdb file, o fate un doppiu clic nantu à a basa di dati di partizioni File cellula per specificà questu file. In alternativa, u cumandimu seguitu assigna questu file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. In a cellula Entity Re-binding, specificate u nome di l'entità di ogni partizione PR chì cambiate in a revisione di implementazione. Per a revisione di implementazione blinking_led_default, u nome di l'entità hè blinking_led. In questu tutoriale, soprascrivite l'istanza u_blinking_led da a compilazione di rivisione di basa cù a nova entità blinking_led.

Nota: Una assignazione di rinfurzà di l'entità di placeholder hè aghjuntu automaticamente à a revisione di implementazione. Tuttavia, duvete cambià u nome di l'entità predeterminatu in l'assignazione à un nome d'entità adattatu per u vostru disignu.

Implementazione Revision Name	Rilegatura di l'entità
lampeggiante_led_default	lampeggiante_led
lampeggiante_led_lentu	lampeggiante_led_lentu
lampeggiante_led_vuoto	lampeggiante_led_vuoto

Entità Rebinding

1. Per cumpilà u disignu, cliccate Trattamentu ➤ Start Compilation. In alternativa, u cumandimu seguitu compila stu prughjettu: quartus_sh -flow compile blinking_led -c blinking_led_default
2. Repetite i passi sopra per preparà e revisioni blinking_led_slow è blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nota: Pudete specificà qualsiasi settings specifichi di Fitter chì vulete applicà durante a compilazione di implementazione PR. I paràmetri specifici di Fitter impactanu solu l'adattazione di a persona, senza affettà a regione statica impurtata.

Prugrammazione di u Cunsigliu
Stu tutorialu usa una scheda di sviluppu Intel Agilex F-Series FPGA nantu à u bancu, fora di u slot PCIe * in a vostra macchina host. Prima di programà u bordu, assicuratevi chì avete cumpletu i seguenti passi:

1. Cunnette l'alimentazione à a scheda di sviluppu FPGA Intel Agilex F-Series.
2. Cunnette l'Intel FPGA Download Cable trà u vostru portu USB di u PC è u portu Intel FPGA Download Cable in u pianu di sviluppu.

Per eseguisce u disignu nantu à a scheda di sviluppu FPGA Intel Agilex F-Series:

1. Aprite u software Intel Quartus Prime è cliccate Strumenti ➤ Programmatore.
2. In u Programmatore, cliccate Hardware Setup è selezziunate USB-Blaster.
3. Cliccate Auto Detect è selezziunate u dispusitivu, AGFB014R24AR0.
4. Cliccate OK. U software Intel Quartus Prime detecta è aghjurnà u Programatore cù i trè dispositi FPGA nantu à u bordu.
5. Selezziunà u dispusitivu AGFB014R24AR0, cliccate Cambia File è carica u blinking_led_default.sof file.
6. Habilita u prugramma / Configurazione per blinking_led_default.sof file.
7. Cliccate Start è aspettate chì a barra di prugressu ghjunghje à 100%.
8. Osservate i LED nantu à u bordu lampendu à a listessa frequenza chì u disignu pianu originale.
9. Per programà solu a regione PR, cliccate right-click u blinking_led_default.sof file in u Programmatore è cliccate Add PR Programming File.
10. Selezziunate u blinking_led_slow.pr_partition.rbf file.
11. Disable Program / Configurazione per blinking_led_default.sof file.
12. Habilita u prugramma / Configurazione per blinking_led_slow.pr_partition.rbf file è cliccate Start. Nantu à u tavulinu, osservate u LED [0] è u LED [1] chì continuanu à lampassi. Quandu a barra di prugressu righjunghji 100%, LED [2] è LED [3] lampeggianu più lentamente.
13. Per riprogrammà a regione PR, cliccate right-click u .rbf file in u Programmatore è cliccate Cambia a prugrammazione PR File.
14. Selezziunà u .rbf files per l'altri dui persone per osservà u cumpurtamentu nantu à u bordu. Caricà u blinking_led_default.rbf file provoca i LED à lampassi à una frequenza specifica, è carica u blinking_led_empty.rbf file face chì i LED restanu ON.

Prugrammazione di a scheda di sviluppu FPGA Intel Agilex F-SeriesFlussu di prova di hardware

E seguenti sequenze descrizanu u flussu di teste di hardware di design di riferimentu.
Configurazione di l'hardware di l'ospite esternu di u dispositivu Intel Agilex

Prugrammà u Helper FPGA (Host Esternu)
A sequenza seguente descrive a prugrammazione di l'aiutu FPGA chì opera cum'è l'ospite esternu di u prucessu PR:

1. Specificate l'impostazione di l'interfaccia di streaming Avalon chì currisponde à u modu chì selezziunate (x8, x16, o x32).
2. Inizializzate a piattaforma programendu l'aiutu FPGA cù u prugrammatore Intel Quartus Prime è u cable di cunfigurazione cunnessu.
3. Utilizendu l'aiutu FPGA, leghje i signali CONF_DONE è AVST_READY. CONF_DONE deve esse 0, AVST_READY deve esse 1. A logica alta nantu à questu pin indica chì l'SDM hè pronta per accettà dati da un host esternu. Questa output hè parte di l'SDM I/O.

Nota: U pin CONF_DONE signala à un host esternu chì u trasferimentu di bitstream hè successu. Aduprate questi signali solu per monitorà u prucessu di cunfigurazione di chip sanu. Consultate a Guida d'Usuariu di Configurazione Intel Agilex per più infurmazione nantu à questu pin.

Prugrammà u DUT FPGA cù Full Chip SOF via Host External A sequenza seguente descrive a prugrammazione DUT FPGA cù u Full Chip SRAM Object File (.sof) utilizendu l'interfaccia di streaming Avalon host:

1. Scrivite u bitstream di chip sanu in a memoria esterna DDR4 di l'helper FPGA (ospite esternu).
2. Configurate u DUT FPGA cù u chip .sof cumpletu cù l'interfaccia di streaming Avalon (x8, x16, x32).
3. Leghjite i signali di cunfigurazione DUT FPGA di statutu. CONF_DONE deve esse 1, AVST_READY deve esse 0.

Specificazioni Timing: Reconfigurazione Parziale Controller Esternu Intel FPGA IP

Prugrammà u DUT FPGA cù a Prima Persona via Host External

1. Applica a congelazione nantu à a regione PR di destinazione in u DUT FPGA.
2. Utilizendu a Consola di Sistema Intel Quartus Prime, affirmate pr_request per inizià a ricunfigurazione parziale. AVST_READY deve esse 1.
3. Scrivite u primu bitstream di persona PR in a memoria esterna DDR4 di l'aiutu FPGA (ospite esternu).
4. Utilizendu l'interfaccia di streaming Avalon (x8, x16, x32), riconfigurate u DUT FPGA cù u primu bitstream di persona.
5. Per monitorà u statutu di PR, cliccate Strumenti ➤ Console di Sistema per lancià Console di Sistema. In System Console, monitorate u statu di PR:
   • pr_error hè 2-reconfigurazione in prucessu.
   • pr_error hè 3 - a ricunfigurazione hè cumpleta.
6. Applica un freeze nantu à a regione PR in u DUT FPGA.

Nota: Se si verifica un errore durante l'operazione PR, cum'è fallimentu in a verificazione di versione o a verificazione di l'autorizazione, l'operazione PR finisce.

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Storia di Revisione di Documentu per AN 991: Riconfigurazione Parziale via Pin di Configurazione (Host Esternu) Disegnu di Riferimentu per a Scheda di Sviluppu FPGA Intel Agilex F-Series

Versione di documentu	Version Intel Quartus Prime	Cambiamenti
2022.11.14	22.3	• Liberazione iniziale.

AN 991: Riconfigurazione Parziale via Pin di Configurazione (Host Esternu) Disegnu di Riferimentu: per Intel Agilex F-Series Scheda di Sviluppu FPGA

Risposte à e Top FAQs:

• Q Cosa hè PR via pins di cunfigurazione?
• A Configurazione di l'Host Esternu à a pagina 3
• Q Chì aghju bisognu per stu disignu di riferimentu?
• A Requisiti di cuncepimentu di riferimentu à a pagina 6
• Q Induve possu uttene u disignu di riferimentu?
• A Requisiti di cuncepimentu di riferimentu à a pagina 6
• Q Cumu eseguisce PR via cunfigurazione esterna?
• A Procedura di cuncepimentu di riferimentu à a pagina 6
• Q Cosa hè una persona PR?
• A Definizione di Personas à a pagina 11
• Q Cumu prugramu u bordu?
• A Prugrammà u Board à a pagina 17
• Q Chì sò i prublemi cunnisciuti è limitazioni di PR?
• A Forum di supportu Intel FPGA: PR
• Q Avete una furmazione nantu à PR?
• A Catalogu di furmazione Tecnica Intel FPGA

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• Manuale d'usu