Cynnwys cuddio
1 intel 750856 Bwrdd Datblygu FPGA Agilex
2 Gwybodaeth Cynnyrch
3 Cyfarwyddiadau Defnydd Cynnyrch
4 Cyfeirnod Dylunio Drosview
5 Ffurfweddiad Gwesteiwr Allanol
6 Gofynion Dylunio Cyfeirnod
7 Trwodd Dylunio Cyfeirio
8 Creu Rhaniad Dylunio
9 Creu Diwygiadau
10 Enwau a Mathau o Ddiwygiadau
11 Rhaglennu Llif Profi Caledwedd Bwrdd Datblygu FPGA Cyfres F Intel Agilex
12 Dogfennau / Adnoddau
12.1 Cyfeiriadau

intel-LOGO

intel 750856 Bwrdd Datblygu FPGA Agilex

intel-750856-Agilex-FPGA-Datblygu-Bwrdd-CYNNYRCH

Gwybodaeth Cynnyrch

Mae'r dyluniad cyfeirio hwn ar gyfer Bwrdd Datblygu FPGA Cyfres F Intel Agilex. Mae'n defnyddio'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP ac mae ganddo ranbarth cysylltiadau cyhoeddus syml. Mae Setup Caledwedd Gwesteiwr Allanol Dyfais Intel Agilex yn cynnwys dyfais allanol (Helper FPGA), DUT FPGA, a'ch dyluniad gwesteiwr allanol. Mae'r dyluniad gwesteiwr yn y ddyfais allanol yn gyfrifol am gynnal y broses cysylltiadau cyhoeddus. Defnyddir y pinnau PR i gysylltu'r ddau ddyfais a gallant fod yn unrhyw I/O defnyddiwr sydd ar gael.

Cyfarwyddiadau Defnydd Cynnyrch

Ffurfweddiad Gwesteiwr Allanol

I berfformio cyfluniad gwesteiwr allanol, dilynwch y camau hyn:

  1. Creu cynllun gwesteiwr mewn dyfais allanol i gynnal y broses cysylltiadau cyhoeddus.
  2. Cysylltwch y pinnau PR o'r ddyfais allanol i'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP yn y FPGA DUT.
  3. Ffrydio data cyfluniad o'r dyluniad gwesteiwr i binnau rhyngwyneb ffrydio Intel Agilex Avalon sy'n cyfateb i'r signalau ysgwyd llaw PR o'r IP.

Ailgyflunio Rhannol trwy Weithrediad Pinnau Ffurfweddu

Mae'r dilyniant canlynol yn disgrifio gweithrediad ad-drefnu rhannol trwy binnau cyfluniad:

  1. Haerwch y pin pr_request sy'n gysylltiedig â'r Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP.
  2. Mae'r IP yn datgan signal prysur i ddangos bod y broses cysylltiadau cyhoeddus ar waith (dewisol).
  3. Os yw'r system ffurfweddu yn barod ar gyfer gweithrediad cysylltiadau cyhoeddus, mae'r pin avst_ready yn cael ei haeru, gan nodi ei fod yn barod i dderbyn data.
  4. Ffrydiwch y data cyfluniad PR dros y pinnau avst_data a'r pin avst_valid, gan ddilyn manyleb ffrydio Avalon ar gyfer trosglwyddo data gyda backpressure.
  5. Daw'r ffrydio i ben pan fydd y pin avst_ready yn cael ei ddad-hawlio.
  6. Dad-haerwch y pin avst_ready i ddangos nad oes angen mwy o ddata ar gyfer y gweithrediad cysylltiadau cyhoeddus.
  7. Mae'r Rheolwr Cyfluniad Allanol Ailgyflunio Rhannol Intel FPGA IP yn dad-haeru'r signal prysur i nodi diwedd y broses (dewisol).

Ailgyflunio Rhannol trwy Ddyluniad Cyfeirnod Pinnau Ffurfweddu (Gwesteiwr Allanol).

Mae'r nodyn cais hwn yn dangos ad-drefnu rhannol trwy binnau ffurfweddu (gwesteiwr allanol) ar fwrdd datblygu FPGA Intel® Agilex® F-Series.

Cyfeirnod Dylunio Drosview

Mae'r nodwedd ad-drefnu rhannol (PR) yn caniatáu ichi ad-drefnu cyfran o'r FPGA yn ddeinamig, tra bod y dyluniad FPGA sy'n weddill yn parhau i weithredu. Gallwch greu personas lluosog ar gyfer rhanbarth penodol yn eich dyluniad nad ydynt yn effeithio ar weithrediad mewn ardaloedd y tu allan i'r rhanbarth hwn. Mae'r fethodoleg hon yn effeithiol mewn systemau lle mae swyddogaethau lluosog yn rhannu'r un adnoddau dyfais FPGA amser. Mae'r fersiwn gyfredol o feddalwedd Intel Quartus® Prime Pro Edition yn cyflwyno llif crynhoi newydd a symlach ar gyfer ad-drefnu rhannol. Mae'r dyluniad cyfeirio Intel Agilex hwn yn defnyddio'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP ac mae ganddo ranbarth cysylltiadau cyhoeddus syml.

Gosod Caledwedd Gwesteiwr Allanol Dyfais Intel Agilexintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (1)

Ffurfweddiad Gwesteiwr Allanol

Mewn cyfluniad gwesteiwr allanol, mae'n rhaid i chi yn gyntaf greu dyluniad gwesteiwr mewn dyfais allanol i gynnal y broses cysylltiadau cyhoeddus, fel y mae Setup Caledwedd Gwesteiwr Allanol Dyfais Intel Agilex yn ei ddangos. Mae'r dyluniad gwesteiwr yn ffrydio data cyfluniad i binnau rhyngwyneb ffrydio Intel Agilex Avalon sy'n cyfateb i'r signalau ysgwyd llaw PR sy'n dod o'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP. Gall y pinnau PR rydych chi'n eu defnyddio i gysylltu'r ddau ddyfais fod yn unrhyw I/O defnyddiwr sydd ar gael.

Mae'r dilyniant canlynol yn disgrifio'r ailgyfluniad rhannol trwy weithrediad pinnau cyfluniad:

  1. Yn gyntaf, dywedwch y pin pr_request sydd wedi'i gysylltu â'r Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP.
  2. Mae'r IP yn datgan signal prysur i ddangos bod y broses cysylltiadau cyhoeddus ar waith (dewisol).
  3. Os yw'r system ffurfweddu yn barod i gael gweithrediad cysylltiadau cyhoeddus, mae'r pin avst_ready yn cael ei haeru gan nodi ei fod yn barod i dderbyn data.
  4. Dechreuwch ffrydio'r data cyfluniad PR dros y pinnau avst_data a'r pin avst_valid, wrth arsylwi ar fanyleb ffrydio Avalon ar gyfer trosglwyddo data gyda backpressure.
  5. Mae ffrydio'n stopio pryd bynnag y bydd y pin avst_ready yn cael ei ddad-hawlio.
  6. Ar ôl ffrydio'r holl ddata cyfluniad, mae'r pin avst_ready yn cael ei ddad-hawlio i nodi nad oes angen mwy o ddata ar gyfer gweithrediad cysylltiadau cyhoeddus.
  7. Mae'r Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP yn pwdinau'r signal prysur i nodi diwedd y broses (dewisol).
  8. Gallwch wirio'r pinnau pr_done a pr_error i gadarnhau a gwblhawyd y gweithrediad PR yn llwyddiannus. Os bydd gwall yn digwydd, megis methu â gwirio fersiynau a gwirio awdurdodiad, bydd y gweithrediad cysylltiadau cyhoeddus yn dod i ben.

Gwybodaeth Gysylltiedig

  • Pecyn Datblygu FPGA Cyfres-F Intel Agilex Web Tudalen
  • Canllaw Defnyddiwr Pecyn Datblygu FPGA Intel Agilex-Cyfres F
  • Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyflunio Rhannol

Ailgyflunio Rhannol Rheolwr Ffurfweddu Allanol Intel FPGA IP
Mae'n ofynnol i'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol ddefnyddio pinnau cyfluniad i ffrydio data cysylltiadau cyhoeddus ar gyfer gweithrediad cysylltiadau cyhoeddus. Rhaid i chi gysylltu holl borthladdoedd lefel uchaf y Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP â'r pin pr_request i ganiatáu ysgwyd llaw'r gwesteiwr gyda'r rheolwr dyfais diogel (SDM) o'r craidd. Mae'r SDM yn pennu pa fathau o binnau cyfluniad i'w defnyddio, yn ôl eich gosodiad MSEL.

Ailgyflunio Rhannol Rheolwr Ffurfweddu Allanol Intel FPGA IPintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (2)

Gosodiadau Paramedr Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol

Paramedr Gwerth Disgrifiad
Galluogi Rhyngwyneb Prysur Galluogi or

Analluogi

 Yn eich galluogi i Galluogi neu Analluogi'r rhyngwyneb Prysur, sy'n nodi signal i nodi bod prosesu cysylltiadau cyhoeddus ar y gweill yn ystod cyfluniad allanol.

Y gosodiad diofyn yw Analluogi.

Porthladdoedd Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol

Enw Porthladd Lled Cyfeiriad Swyddogaeth
pr_cais 1 Mewnbwn Yn dangos bod y broses cysylltiadau cyhoeddus yn barod i ddechrau. Mae'r signal yn sianel nad yw'n gyson ag unrhyw signal cloc.
pr_gwall 2 Allbwn Yn dynodi gwall ail-ffurfweddu rhannol.:

• 2'b01 - gwall PR cyffredinol

• 2'b11 - gwall llif did anghydnaws

Mae'r signalau hyn yn sianeli nad ydynt yn gyson ag unrhyw ffynhonnell cloc.
wedi'i wneud 1 Allbwn Yn dangos bod y broses cysylltiadau cyhoeddus wedi'i chwblhau. Mae'r signal yn sianel nad yw'n gyson ag unrhyw signal cloc.
cychwyn_addr 1 Mewnbwn Yn pennu cyfeiriad cychwyn data cysylltiadau cyhoeddus yn Active Serial Flash. Rydych chi'n galluogi'r signal hwn trwy ddewis y naill neu'r llall Afalon®-ST or Cyfres Weithredol ar gyfer y Galluogi Pinnau Avalon-ST neu Pinnau Cyfresol Actif paramedr. Mae'r signal yn sianel nad yw'n gyson ag unrhyw signal cloc.
ailosod 1 Mewnbwn Signal ailosod gweithredol uchel, cydamserol.
allan_clc 1 Allbwn Ffynhonnell cloc sy'n cynhyrchu o osgiliadur mewnol.
brysur 1 Allbwn Mae'r IP yn datgan y signal hwn i ddangos bod data cysylltiadau cyhoeddus yn cael eu trosglwyddo. Rydych chi'n galluogi'r signal hwn trwy ddewis Galluogi ar gyfer y Galluogi rhyngwyneb prysur paramedr.

Gofynion Dylunio Cyfeirnod

Mae angen y canlynol i ddefnyddio'r dyluniad cyfeirio hwn:

  • Gosod fersiwn Intel Quartus Prime Pro Edition 22.3 gyda chefnogaeth i deulu dyfais Intel Agilex.
  • Cysylltiad â bwrdd datblygu FPGA Intel Agilex F-Series ar y fainc.
  • Lawrlwythwch y dyluniad exampar gael yn y lleoliad canlynol: https://github.com/intel/fpga-partial-reconfig.

I lawrlwytho'r dyluniad example:

  1. Cliciwch Clone neu lawrlwythwch.
  2. Cliciwch ar Lawrlwythwch ZIP. Dadsipio'r fpga-partial-reconfig-master.zip file.
  3. Llywiwch i'r is-ffolder tiwtorials/agilex_external_pr_configuration i gael mynediad at y cynllun cyfeirio.

Trwodd Dylunio Cyfeirio

Mae'r camau canlynol yn disgrifio gweithredu ad-drefnu rhannol trwy binnau cyfluniad (gwesteiwr allanol) ar fwrdd datblygu FPGA Intel Agilex F-Series:

  • Cam 1: Cychwyn Arni
  • Cam 2: Creu Rhaniad Dylunio
  • Cam 3: Dyrannu Rhanbarthau Lleoliad a Llwybro
  • Cam 4: Ychwanegu'r IP Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol
  • Cam 5: Diffinio Personau
  • Cam 6: Creu Diwygiadau
  • Cam 7: Crynhoi y Diwygiad Sylfaen
  • Cam 8: Paratoi Diwygiadau Gweithredu Cysylltiadau Cyhoeddus
  • Cam 9: Rhaglennu'r Bwrdd

Cam 1: Cychwyn Arni
I gopïo'r dyluniad cyfeirnod files i'ch amgylchedd gwaith a lluniwch y dyluniad fflat dan arweiniad blinking:

  1. Creu cyfeiriadur yn eich amgylchedd gwaith, agilex_pcie_devkit_blinking_led_pr.
  2. Copïwch yr is-ffolder tiwtorial wedi'i lawrlwytho / agilex_pcie_devkit_blinking_led/flat i'r cyfeiriadur, agilex_pcie_devkit_blinking_led_pr.
  3. Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Agorwch y Prosiect a dewiswch blinking_led.qpf.
  4. I ymhelaethu ar hierarchaeth y dyluniad gwastad, cliciwch Prosesu ➤ Cychwyn ➤ Dechrau Dadansoddiad a Synthesis. Fel arall, ar y llinell orchymyn, rhedwch y gorchymyn canlynol: quartus_syn blinking_led -c blinking_led

Creu Rhaniad Dylunio

Rhaid i chi greu rhaniadau dylunio ar gyfer pob rhanbarth cysylltiadau cyhoeddus yr ydych am eu hail-gyflunio'n rhannol. Mae'r camau canlynol yn creu rhaniad dylunio ar gyfer yr enghraifft u_blinking_led.

Creu Rhaniadau Dyluniointel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (3)

  1. De-gliciwch ar yr enghraifft u_blinking_led yn y Project Navigator a chliciwch Design Partition ➤ Reconfigurable. Mae eicon rhaniad dylunio yn ymddangos wrth ymyl pob achos sy'n cael ei osod fel rhaniad.
  2. Cliciwch Assignments ➤ Ffenest Rhaniadau Dylunio. Mae'r ffenestr yn dangos pob rhaniad dylunio yn y prosiect.
  3. Golygwch enw'r rhaniad yn y Ffenest Rhaniadau Dylunio trwy glicio ddwywaith ar yr enw. Ar gyfer y dyluniad cyfeirio hwn, ailenwi enw'r rhaniad i pr_partition
    • Nodyn: Pan fyddwch chi'n creu rhaniad, mae meddalwedd Intel Quartus Prime yn cynhyrchu enw rhaniad yn awtomatig, yn seiliedig ar enw'r enghraifft a llwybr hierarchaeth. Gall yr enw rhaniad rhagosodedig hwn amrywio gyda phob achos.
  4. I allforio'r rhanbarth statig terfynol o'r casgliad adolygu sylfaenol, dwbl-gliciwch y cofnod ar gyfer root_partition yn yr Allforio Ôl-Derfynol File colofn, a theipiwch blinking_led_static. gdb.

Allforio Ciplun Post Terfynol yn Ffenest Rhaniadau Dyluniointel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (4)Gwiriwch fod y blinking_led.qsf yn cynnwys yr aseiniadau canlynol, sy'n cyfateb i'ch rhaniad dylunio ail-ffurfweddadwy:intel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (5)

Gwybodaeth Gysylltiedig
“Creu Rhaniadau Dylunio” yng Nghanllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyflunio Rhannol

Dyrannu Ardal Leoli a Llwybro ar gyfer Rhaniad Cysylltiadau Cyhoeddus
Ar gyfer pob adolygiad sylfaenol rydych chi'n ei greu, mae'r llif dylunio cysylltiadau cyhoeddus yn gosod y craidd persona cyfatebol yn eich rhanbarth rhaniad cysylltiadau cyhoeddus. I leoli a phennu'r rhanbarth Cysylltiadau Cyhoeddus yng nghynllun llawr y ddyfais ar gyfer eich adolygiad sylfaenol:

  1. De-gliciwch ar yr enghraifft u_blinking_led yn y Project Navigator a chliciwch ar Logic Lock Region ➤ Creu Rhanbarth Cloeon Rhesymeg Newydd. Mae'r rhanbarth yn ymddangos ar y Ffenestr Rhanbarthau Lock Logic.
  2. Rhaid i'ch rhanbarth lleoliad amgáu'r rhesymeg blinking_led. Dewiswch y rhanbarth lleoli trwy leoli'r nod yn Chip Planner. De-gliciwch ar enw'r rhanbarth u_blinking_led yn y Ffenestr Rhanbarthau Lock Logic a chliciwch

Lleoli Node ➤ Lleoli mewn Cynlluniwr Sglodion. Mae gan y rhanbarth u_blinking_led god lliw

Lleoliad Nod Cynlluniwr Sglodion ar gyfer blinking_ledintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (6)

  1. Yn y ffenestr Logic Lock Regions, nodwch y cyfesurynnau rhanbarth lleoli yn y golofn Tarddiad. Mae'r tarddiad yn cyfateb i gornel chwith isaf y rhanbarth. Am gynample, i osod rhanbarth lleoli gyda (X1 Y1) cyfesurynnau fel (163 4), nodwch y Tarddiad fel X163_Y4. Mae meddalwedd Intel Quartus Prime yn cyfrifo'r cyfesurynnau (X2 Y2) yn awtomatig (ar y dde uchaf) ar gyfer y rhanbarth lleoli, yn seiliedig ar yr uchder a'r lled a nodir gennych.
    • Nodyn: Mae'r tiwtorial hwn yn defnyddio'r cyfesurynnau (X1 Y1) – (163 4), ac uchder a lled o 20 ar gyfer y rhanbarth lleoli. Diffiniwch unrhyw werth ar gyfer y rhanbarth lleoli. Sicrhewch fod y rhanbarth yn cwmpasu'r rhesymeg blinking_led.
  2. Galluogi'r opsiynau Neilltuedig a Chraidd yn Unig.
  3. Cliciwch ddwywaith ar yr opsiwn Rhanbarth Llwybro. Mae blwch deialog Gosodiadau Rhanbarth Llwybr Cloi Rhesymeg yn ymddangos.
  4. Dewiswch Sefydlog ag ehangu ar gyfer y math Llwybro. Mae dewis yr opsiwn hwn yn aseinio hyd ehangu o 2 yn awtomatig.
    • Nodyn: Rhaid i'r rhanbarth llwybro fod yn fwy na'r rhanbarth lleoli, er mwyn darparu hyblygrwydd ychwanegol i'r Gosodwr pan fydd yr injan yn llwybrau gwahanol bersonau.

Ffenestr Rhanbarthau Clo Rhesymegintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (7)Gwiriwch fod y blinking_led.qsf yn cynnwys yr aseiniadau canlynol, sy'n cyfateb i'ch cynllun llawr:intel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (8)intel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (9)

Gwybodaeth Gysylltiedig
“Cynlluniwch y Dyluniad Ailgyfluniad Rhannol” yn y Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyflunio Rhannol

Ychwanegu'r Rheolwr Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP
Mae'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol Intel FPGA IP yn rhyngwynebu â bloc rheoli Intel Agilex PR i reoli'r ffynhonnell bitstream. Rhaid i chi ychwanegu'r IP hwn at eich dyluniad i weithredu cyfluniad allanol. Dilynwch y camau hyn i ychwanegu'r Rheolydd Ffurfweddu Allanol Ailgyflunio Rhannol
IP Intel FPGA i'ch prosiect:

  1. Teipiwch Ailgyfluniad Rhannol yn y maes chwilio Catalog IP (Tools ➤ IP Catalog).
  2. Cliciwch ddwywaith ar Reconfiguration Rhannol Rheolydd Ffurfweddu Allanol Intel FPGA IP.
  3. Yn y blwch deialog Creu Amrywiad IP, teipiwch external_host_pr_ip fel y File enw, ac yna cliciwch Creu. Mae'r golygydd paramedr yn ymddangos.
  4. Ar gyfer y paramedr Galluogi rhyngwyneb prysur, dewiswch Analluogi (y gosodiad rhagosodedig). Pan fydd angen i chi ddefnyddio'r signal hwn, gallwch newid y gosodiad i Galluogi.

Galluogi Paramedr Rhyngwyneb Prysur yn y Golygydd Paramedrintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (10)

  1. Cliciwch File ➤ Cadw a gadael y golygydd paramedr heb gynhyrchu'r system. Mae'r golygydd paramedr yn cynhyrchu'r amrywiad IP external_host_pr_ip.ip file ac yn ychwanegu y file i'r prosiect blinking_led. AN 991: Ailgyfluniad Rhannol trwy Pinnau Ffurfweddu (Gwesteiwr Allanol) Dyluniad Cyfeirnod 750856 | 2022.11.14 AN 991:
    • Nodyn:
    • a. Os ydych chi'n copïo'r external_host_pr_ip.ip file o'r cyfeiriadur pr, golygwch y blinking_led.qsf â llaw file i gynnwys y llinell ganlynol: set_global_assignment -name IP_FILE pr_ip.ip
    • b. Gosod yr IP_FILE aseiniad ar ôl y CDC_FILE aseiniadau (blinking_led. dc) yn eich blinking_led.qsf file. Mae'r gorchymyn hwn yn sicrhau cyfyngu priodol ar graidd IP y Rheolwr Ailgyflunio Rhannol.
    • Nodyn: I ganfod y clociau, mae'r .sdc file oherwydd rhaid i'r IP PR ddilyn unrhyw .sdc sy'n creu'r clociau y mae'r craidd IP yn eu defnyddio. Rydych chi'n hwyluso'r gorchymyn hwn trwy sicrhau bod y .ip file ar gyfer y craidd PR IP yn ymddangos ar ôl unrhyw .ip files neu .sdc files a ddefnyddiwch i ddiffinio'r clociau hyn yn y .qsf file ar gyfer eich adolygiad prosiect Intel Quartus Prime. Am ragor o wybodaeth, cyfeiriwch at y Canllaw i Ddefnyddwyr Atebion IP Ailgyflunio Rhannol.

Diweddaru'r Dyluniad Lefel Uchaf

I ddiweddaru'r top.sv file gyda'r enghraifft PR_IP:

  1. I ychwanegu'r enghraifft external_host_pr_ip at y dyluniad lefel uchaf, dad-wneud y blociau cod canlynol yn y top.sv file:intel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (11)

Diffinio Personau
Mae'r cynllun cyfeirio hwn yn diffinio tri pherson ar wahân ar gyfer y rhaniad cysylltiadau cyhoeddus sengl. I ddiffinio a chynnwys y personas yn eich prosiect:

  1. Creu tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, a blinking_led_empty.sv yn eich cyfeiriadur gweithio ar gyfer y tri pherson.

Personau Dylunio Cyfeiriointel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (12) intel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (13)

Nodyn:

  • blinking_led.sv eisoes ar gael fel rhan o'r files eich bod yn copïo o'r fflat/is-gyfeiriadur. Yn syml, gallwch chi ailddefnyddio hwn file.
  • Os ydych chi'n creu'r SystemVerilog files gan y Intel Quartus Prime Text Editor, analluoga'r Add file i opsiwn prosiect cyfredol, wrth arbed y files.

Creu Diwygiadau

Mae'r llif dylunio cysylltiadau cyhoeddus yn defnyddio'r nodwedd adolygu prosiect yn y meddalwedd Intel Quartus Prime. Eich dyluniad cychwynnol yw'r adolygiad sylfaenol, lle rydych chi'n diffinio ffiniau rhanbarthau sefydlog a rhanbarthau y gellir eu hailgyflunio ar y FPGA. O'r adolygiad sylfaenol, rydych chi'n creu diwygiadau lluosog. Mae'r diwygiadau hyn yn cynnwys y gwahanol weithrediadau ar gyfer y rhanbarthau cysylltiadau cyhoeddus. Fodd bynnag, mae'r holl ddiwygiadau gweithredu cysylltiadau cyhoeddus yn defnyddio'r un lleoliad lefel uchaf a chanlyniadau llwybro o'r adolygiad sylfaenol. I lunio cynllun cysylltiadau cyhoeddus, rhaid i chi greu adolygiad gweithredu cysylltiadau cyhoeddus ar gyfer pob persona. Yn ogystal, rhaid i chi neilltuo mathau o adolygu ar gyfer pob un o'r diwygiadau. Y mathau o adolygiadau sydd ar gael yw:

  • Ailgyflunio Rhannol – Sylfaen
  • Ailgyflunio Rhannol – Gweithredu Persona

Mae’r tabl canlynol yn rhestru enw’r adolygiad a’r math o adolygiad ar gyfer pob un o’r diwygiadau:

Enwau a Mathau o Ddiwygiadau

Enw Diwygiad Math o Adolygiad
blincio_led.qsf Ailgyflunio Rhannol – Sylfaen
blincio_led_default.qsf Ailgyflunio Rhannol – Gweithredu Persona
blincio_led_slow.qsf Ailgyflunio Rhannol – Gweithredu Persona
blincio_led_gwag.qsf Ailgyflunio Rhannol – Gweithredu Persona

Gosod y Math o Adolygiad Sylfaenol

  1. Cliciwch Prosiect ➤ Diwygiadau.
  2. Yn Revision Name, dewiswch yr adolygiad blinking_led, ac yna cliciwch ar Gosod Cyfredol.
  3. Cliciwch Gwneud Cais. Mae'r adolygiad blinking_led yn dangos fel yr adolygiad cyfredol.
  4. I osod y Math o Adolygu ar gyfer blinking_led, cliciwch Aseiniadau ➤ Gosodiadau ➤ Cyffredinol.
  5. Ar gyfer Math o Adolygu, dewiswch Ailgyfluniad Rhannol - Sylfaen, ac yna cliciwch Iawn.
  6. Gwiriwch fod y blinking_led.qsf bellach yn cynnwys yr aseiniad canlynol: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creu Diwygiadau Gweithredu

  1. I agor y blwch deialog Diwygiadau, cliciwch Prosiect ➤ Diwygiadau.
  2. I greu adolygiad newydd, cliciwch ddwywaith < >.
  3. Yn enw Adolygu, nodwch blinking_led_default a dewiswch blinking_led ar gyfer Yn seiliedig ar adolygu.
  4. Ar gyfer y math Adolygu, dewiswch Ailgyfluniad Rhannol - PersonaImplementation.

Creu Diwygiadauintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (14)

  1. Yn yr un modd, gosodwch y math Adolygu ar gyfer diwygiadau blinking_led_slow a blinking_led_empty.
  2. Gwiriwch fod pob .qsf file nawr yn cynnwys yr aseiniad canlynol: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led lle, place_holder yw'r enw endid rhagosodedig ar gyfer y diwygiad gweithredu cysylltiadau cyhoeddus sydd newydd ei greu.

Diwygiadau Prosiectintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (16)

Llunio'r Diwygiad Sylfaenol

  1. I lunio'r adolygiad sylfaenol, cliciwch Prosesu ➤ Dechrau Llunio. Fel arall, mae'r gorchymyn canlynol yn llunio'r adolygiad sylfaenol: quartus_sh -flow compile blinking_led -c blinking_led
  2. Archwiliwch y llif did files sy'n cynhyrchu yn yr allbwn_files cyfeiriadur.

Cynhyrchwyd Files

Enw Math Disgrifiad
blincio_led.sof Rhaglennu sylfaenol file Wedi'i ddefnyddio ar gyfer cyfluniad sylfaen sglodion llawn
blincio_led.pr_partition.rbf Bitstream PR file ar gyfer persona sylfaenol Fe'i defnyddir ar gyfer ad-drefnu'r persona sylfaenol yn rhannol.
blincio_led_static.qdb cronfa ddata .qdb file Cronfa ddata derfynol file a ddefnyddir i fewnforio'r rhanbarth sefydlog.

Gwybodaeth Gysylltiedig

  • “Cynlluniwch y Dyluniad Ailgyfluniad Rhannol” yn y Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyflunio Rhannol
  • “Cymhwyso Cyfyngiadau Floorplan yn Gynyddol” yng Nghanllaw Defnyddiwr Intel Quartus Prime Pro Edition: Ailgyflunio Rhannol

Paratoi Diwygiadau Gweithredu Cysylltiadau Cyhoeddus
Rhaid i chi baratoi'r diwygiadau gweithredu cysylltiadau cyhoeddus cyn y gallwch chi lunio a chynhyrchu'r llif did PR ar gyfer rhaglennu dyfeisiau. Mae'r gosodiad hwn yn cynnwys ychwanegu'r rhanbarth statig .qdb file fel y ffynhonnell file ar gyfer pob adolygiad gweithredu. Yn ogystal, rhaid i chi nodi endid cyfatebol y rhanbarth cysylltiadau cyhoeddus.

  1. I osod y diwygiad cyfredol, cliciwch Prosiect ➤ Diwygiadau, dewiswch blinking_led_default fel yr enw Adolygu, ac yna cliciwch Gosod Cyfredol.
  2. I wirio'r ffynhonnell gywir ar gyfer pob adolygiad gweithredu, cliciwch Prosiect ➤Ychwanegu/Dileu Files yn Prosiect. Mae'r blinking_led.sv file yn ymddangos yn y file rhestr.

Files Tudalenintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (17)

  1. Ailadroddwch gamau 1 i 2 i wirio'r ffynhonnell adolygu gweithredu arall files:
Enw Adolygu Gweithredu Ffynhonnell File
blinking_led_default blincio_led.sv
blincio_led_gwag blincio_led_gwag.sv
blincio_led_slow blincio_led_slow.sv
  1. I wirio'r .qdb file sy'n gysylltiedig â'r rhaniad gwraidd, cliciwch Aseiniadau ➤ Ffenestr Rhaniadau Dylunio. Cadarnhewch fod y Gronfa Ddata Rhaniad File yn pennu'r blinking_led_static.qdb file, neu cliciwch ddwywaith ar y Gronfa Ddata Rhaniad File cell i nodi hyn file. Fel arall, mae'r gorchymyn canlynol yn aseinio hyn file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -i |
  2. Yn y gell Ail-rwymo Endid, nodwch enw endid pob rhaniad PR rydych chi'n ei newid yn yr adolygiad gweithredu. Ar gyfer y diwygiad gweithredu blinking_led_default, enw'r endid yw blinking_led. Yn y tiwtorial hwn, rydych chi'n trosysgrifo'r enghraifft u_blinking_led o'r adolygiad sylfaenol ynghyd â'r endid blinking_led newydd.

Nodyn: Mae aseiniad adrwymo endid dalfan yn cael ei ychwanegu at y diwygiad gweithredu yn awtomatig. Fodd bynnag, rhaid i chi newid yr enw endid rhagosodedig yn yr aseiniad i enw endid priodol ar gyfer eich dyluniad.

Enw Adolygu Gweithredu Ail-rwymo Endid
blinking_led_default blincio_led
blincio_led_slow blincio_led_slow
blincio_led_gwag blincio_led_gwag

Ailrwymo Endidintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (18)

  1. I lunio'r dyluniad, cliciwch Prosesu ➤ Dechrau Llunio. Fel arall, mae'r gorchymyn canlynol yn llunio'r prosiect hwn: quartus_sh –flow compile blinking_led –c blinking_led_default
  2. Ailadroddwch y camau uchod i baratoi diwygiadau blinking_led_slow a blinking_led_gwag: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nodyn: Gallwch nodi unrhyw osodiadau penodol i Fitter yr ydych am eu defnyddio yn ystod y broses o lunio cysylltiadau cyhoeddus. Mae gosodiadau penodol ffitiwr yn effeithio ar ffit y persona yn unig, heb effeithio ar y rhanbarth sefydlog a fewnforir.

Rhaglennu'r Bwrdd
Mae'r tiwtorial hwn yn defnyddio bwrdd datblygu FPGA Cyfres-F Intel Agilex ar y fainc, y tu allan i'r slot PCIe* yn eich peiriant gwesteiwr. Cyn i chi raglennu'r bwrdd, sicrhewch eich bod wedi cwblhau'r camau canlynol:

  1. Cysylltwch y cyflenwad pŵer â bwrdd datblygu FPGA Intel Agilex F-Series.
  2. Cysylltwch Gebl Lawrlwytho Intel FPGA rhwng porthladd USB eich PC a phorthladd Cable Lawrlwytho Intel FPGA ar y bwrdd datblygu.

I redeg y dyluniad ar fwrdd datblygu FPGA Cyfres F Intel Agilex:

  1. Agorwch feddalwedd Intel Quartus Prime a chliciwch Tools ➤ Programr.
  2. Yn y Rhaglennydd, cliciwch Gosod Caledwedd a dewiswch USB-Blaster.
  3. Cliciwch Auto Canfod a dewiswch y ddyfais, AGFB014R24AR0.
  4. Cliciwch OK. Mae meddalwedd Intel Quartus Prime yn canfod ac yn diweddaru'r Rhaglennydd gyda'r tri dyfais FPGA ar y bwrdd.
  5. Dewiswch y ddyfais ADFB014R24AR0, cliciwch Newid File a llwythwch y blinking_led_default.sof file.
  6. Galluogi Rhaglen/Ffurfweddu ar gyfer blinking_led_default.sof file.
  7. Cliciwch Cychwyn ac aros i'r bar cynnydd gyrraedd 100%.
  8. Arsylwch y LEDs ar y bwrdd amrantu ar yr un amlder â'r dyluniad fflat gwreiddiol.
  9. I raglennu'r rhanbarth cysylltiadau cyhoeddus yn unig, de-gliciwch y blinking_led_default.sof file yn y Rhaglennydd a chliciwch Ychwanegu Rhaglennu PR File.
  10. Dewiswch y blinking_led_slow.pr_partition.rbf file.
  11. Analluogi Rhaglen/Ffurfweddu ar gyfer blinking_led_default.sof file.
  12. Galluogi Rhaglen/Ffurfweddu ar gyfer blinking_led_slow.pr_partition.rbf file a chliciwch ar Start. Ar y bwrdd, arsylwch LED[0] a LED[1] yn parhau i amrantu. Pan fydd y bar cynnydd yn cyrraedd 100%, mae LED[2] a LED[3] yn amrantu'n arafach.
  13. I ailraglennu'r rhanbarth Cysylltiadau Cyhoeddus, de-gliciwch y .rbf file yn y Rhaglennydd a chliciwch ar Newid Rhaglennu Cysylltiadau Cyhoeddus File.
  14. Dewiswch y .rbf files i'r ddau berson arall arsylwi'r ymddygiad ar y bwrdd. Wrthi'n llwytho'r blinking_led_default.rbf file yn achosi i'r LEDs blincio ar amledd penodol, a llwytho'r blinking_led_empty.rbf file yn achosi i'r LEDs aros ymlaen.

Rhaglennu Bwrdd Datblygu FPGA Cyfres F Intel Agilexintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (19)Llif Profi Caledwedd

Mae'r dilyniannau canlynol yn disgrifio llif profi caledwedd dylunio cyfeirio.
Gosod Caledwedd Gwesteiwr Allanol Dyfais Intel Agilexintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (20)

Rhaglennu'r Cynorthwyydd FPGA (Gwesteiwr Allanol)
Mae'r dilyniant canlynol yn disgrifio rhaglennu'r cynorthwyydd FPGA sy'n gweithredu fel gwesteiwr allanol y broses cysylltiadau cyhoeddus:

  1. Nodwch osodiad rhyngwyneb ffrydio Avalon sy'n cyfateb i'r modd a ddewiswch (x8, x16, neu x32).
  2. Cychwyn y platfform trwy raglennu'r cynorthwyydd FPGA gan ddefnyddio Rhaglennydd Intel Quartus Prime a chebl cyfluniad cysylltiedig.
  3. Gan ddefnyddio'r cynorthwyydd FPGA, darllenwch y signalau CONF_DONE ac AVST_READY. Dylai CONF_DONE fod yn 0, dylai AVST_READY fod yn 1. Mae rhesymeg uchel ar y pin hwn yn dangos bod y SDM yn barod i dderbyn data gan westeiwr allanol. Mae'r allbwn hwn yn rhan o'r SDM I/O.

Nodyn: Mae'r pin CONF_DONE yn dynodi gwesteiwr allanol bod trosglwyddiad bitstream yn llwyddiannus. Defnyddiwch y signalau hyn yn unig i fonitro'r broses ffurfweddu sglodion lawn. Cyfeiriwch at Ganllaw Defnyddiwr Ffurfweddu Intel Agilex am ragor o wybodaeth am y pin hwn.

Rhaglennu'r DUT FPGA gyda SOF Chip Llawn trwy'r Gwesteiwr Allanol Mae'r dilyniant canlynol yn disgrifio rhaglennu'r DUT FPGA gyda'r sglodyn llawn Gwrthrych SRAM File (.sof) gan ddefnyddio rhyngwyneb ffrydio gwesteiwr Avalon:

  1. Ysgrifennwch y llif did sglodion llawn i gof allanol DDR4 y cynorthwyydd FPGA (gwesteiwr allanol).
  2. Ffurfweddwch y DUT FPGA gyda'r sglodyn llawn .sof gan ddefnyddio rhyngwyneb ffrydio Avalon (x8, x16, x32).
  3. Darllenwch y statws signalau cyfluniad DUT FPGA. Dylai CONF_DONE fod yn 1, dylai AVST_READY fod yn 0.

Manylebau Amseru: Ailgyflunio Rhannol Rheolwr Allanol Intel FPGA IPintel-750856-Agilex-FPGA-Bwrdd Datblygu-FIG-1 (21)

Rhaglennu FPGA DUT gyda'r Persona Cyntaf trwy'r Gwesteiwr Allanol

  1. Cymhwyso'r rhewi ar y rhanbarth PR targed yn FPGA DUT.
  2. Gan ddefnyddio'r Intel Quartus Prime System Console, haerwch pr_request i gychwyn yr ad-drefnu rhannol. Dylai AVST_READY fod yn 1.
  3. Ysgrifennwch y llif did persona PR cyntaf i gof allanol DDR4 y cynorthwyydd FPGA (gwesteiwr allanol).
  4. Gan ddefnyddio rhyngwyneb ffrydio Avalon (x8, x16, x32), ail-ffurfweddwch y DUT FPGA gyda'r llif didau persona cyntaf.
  5. I fonitro'r statws Cysylltiadau Cyhoeddus, cliciwch Tools ➤ System Console i lansio System Consol. Yn System Consol, monitro'r statws cysylltiadau cyhoeddus:
    • pr_error yw 2 - ailgyflunio yn y broses.
    • pr_error yw 3 - mae'r ailgyfluniad wedi'i gwblhau.
  6. Gwneud cais dadrewi ar y rhanbarth cysylltiadau cyhoeddus yn y DUT FPGA.

Nodyn: Os bydd gwall yn digwydd yn ystod gweithrediad cysylltiadau cyhoeddus, megis methiant i wirio fersiwn neu wirio awdurdodiad, mae'r gweithrediad cysylltiadau cyhoeddus yn dod i ben.

Gwybodaeth Gysylltiedig

  • Canllaw Defnyddiwr Ffurfweddu Intel Agilex
  • Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Offer Dadfygio

Hanes Adolygu Dogfennau ar gyfer AN 991: Ailgyflunio Rhannol trwy Pinnau Ffurfweddu (Gwesteiwr Allanol) Dyluniad Cyfeirnod ar gyfer Bwrdd Datblygu FPGA Cyfres F Intel Agilex

Fersiwn y Ddogfen Fersiwn Intel Quartus Prime Newidiadau
2022.11.14 22.3 • Rhyddhad cychwynnol.

AN 991: Ailgyflunio Rhannol trwy Pinnau Ffurfweddu (Gwesteiwr Allanol) Dyluniad Cyfeirnod: ar gyfer Bwrdd Datblygu FPGA Cyfres F Intel Agilex

Atebion i'r Cwestiynau Cyffredin Gorau:

  • Q Beth yw PR trwy binnau ffurfweddu?
  • A Ffurfweddiad Gwesteiwr Allanol ar dudalen 3
  • Q Beth sydd ei angen arnaf ar gyfer y dyluniad cyfeirio hwn?
  • A Gofynion Dylunio Cyfeirnod ar dudalen 6
  • Q Ble alla i gael y dyluniad cyfeirio?
  • A Gofynion Dylunio Cyfeirnod ar dudalen 6
  • Q Sut ydw i'n perfformio cysylltiadau cyhoeddus trwy ffurfweddiad allanol?
  • A Trwodd Dylunio Cyfeirnod ar dudalen 6
  • Q Beth yw persona cysylltiadau cyhoeddus?
  • A Diffinio Personau ar dudalen 11
  • Q Sut ydw i'n rhaglennu'r bwrdd?
  • A Rhaglennwch y Bwrdd ar dudalen 17
  • Q Beth yw'r materion a'r cyfyngiadau y gwyddys amdanynt Cysylltiadau Cyhoeddus?
  • A Fforymau Cymorth Intel FPGA: Cysylltiadau Cyhoeddus
  • Q Oes gennych chi hyfforddiant ar gysylltiadau cyhoeddus?
  • A Catalog Hyfforddiant Technegol Intel FPGA

Fersiwn Ar-lein Anfon Adborth

  • ID: 750856
  • Fersiwn: 2022.11.14

Dogfennau / Adnoddau

intel 750856 Bwrdd Datblygu FPGA Agilex [pdfCanllaw Defnyddiwr
750856, 750857, 750856 Bwrdd Datblygu FPGA Agilex, Bwrdd Datblygu FPGA Agilex, Bwrdd Datblygu FPGA, Bwrdd Datblygu, Bwrdd

Cyfeiriadau

Gadael sylw

Ni fydd eich cyfeiriad e-bost yn cael ei gyhoeddi. Mae meysydd gofynnol wedi'u marcio *