इंटेल 750856 Agilex FPGA विकास बोर्ड

उत्पादन जानकारी

यो सन्दर्भ डिजाइन Intel Agilex F-Series FPGA विकास बोर्डको लागि हो। यसले आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP को उपयोग गर्दछ र एक साधारण PR क्षेत्र छ। Intel Agilex Device External Host Hardware Setup मा बाह्य उपकरण (Helper FPGA), DUT FPGA, र तपाइँको बाह्य होस्ट डिजाइन समावेश हुन्छ। बाह्य उपकरणमा होस्ट डिजाइन PR प्रक्रिया होस्टिंगको लागि जिम्मेवार छ। PR पिन दुबै यन्त्रहरू जडान गर्न प्रयोग गरिन्छ र कुनै पनि उपलब्ध प्रयोगकर्ता I/Os हुन सक्छ।

उत्पादन उपयोग निर्देशन

बाह्य होस्ट कन्फिगरेसन

बाह्य होस्ट कन्फिगरेसन प्रदर्शन गर्न, यी चरणहरू पालना गर्नुहोस्:

1. PR प्रक्रिया होस्ट गर्न बाह्य उपकरणमा होस्ट डिजाइन सिर्जना गर्नुहोस्।
2. बाह्य उपकरणबाट PR पिनहरू DUT FPGA मा आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP मा जडान गर्नुहोस्।
3. होस्ट डिजाइनबाट Intel Agilex Avalon स्ट्रिमिङ इन्टरफेस पिनहरूमा स्ट्रिम कन्फिगरेसन डेटा जुन IP बाट PR ह्यान्डसेकिंग संकेतहरूसँग मेल खान्छ।

कन्फिगरेसन पिन सञ्चालन मार्फत आंशिक पुन: कन्फिगरेसन

निम्न अनुक्रमले कन्फिगरेसन पिनहरू मार्फत आंशिक पुन: कन्फिगरेसनको सञ्चालनको वर्णन गर्दछ:

1. आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP मा जडान गरिएको pr_request पिन माथी गर्नुहोस्।
2. आईपीले PR प्रक्रिया प्रगतिमा छ भनेर संकेत गर्न व्यस्त संकेतलाई जोड दिन्छ (वैकल्पिक)।
3. यदि कन्फिगरेसन प्रणाली PR सञ्चालनको लागि तयार छ भने, avst_ready पिनलाई जोड दिइन्छ, यसले डेटा स्वीकार गर्न तयार छ भनी संकेत गर्छ।
4. ब्याकप्रेसरको साथ डेटा स्थानान्तरणको लागि Avalon स्ट्रिमिङ विशिष्टता पछ्याउँदै avst_data पिन र avst_valid पिनमा PR कन्फिगरेसन डेटा स्ट्रिम गर्नुहोस्।
5. avst_ready पिन डि-एसर्ट भएपछि स्ट्रिमिङ रोकिन्छ।
6. PR सञ्चालनका लागि थप डेटा आवश्यक छैन भनी संकेत गर्न avst_ready पिनलाई डि-एसर्ट गर्नुहोस्।
7. आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP ले प्रक्रियाको अन्त्य (वैकल्पिक) संकेत गर्न व्यस्त सङ्केतलाई डि-एसर्ट गर्छ।

कन्फिगरेसन पिन (बाह्य होस्ट) सन्दर्भ डिजाइन मार्फत आंशिक पुन: कन्फिगरेसन

यो अनुप्रयोग नोटले Intel® Agilex® F-Series FPGA विकास बोर्डमा कन्फिगरेसन पिन (बाह्य होस्ट) मार्फत आंशिक पुन: कन्फिगरेसन प्रदर्शन गर्दछ।

सन्दर्भ डिजाइन ओभरview

आंशिक पुन: कन्फिगरेसन (PR) सुविधाले तपाईंलाई FPGA को एक भाग गतिशील रूपमा पुन: कन्फिगर गर्न अनुमति दिन्छ, जबकि बाँकी FPGA डिजाइनले कार्य गर्न जारी राख्छ। तपाइँ तपाइँको डिजाइन मा एक विशेष क्षेत्र को लागी धेरै व्यक्तित्वहरु बनाउन सक्नुहुन्छ जसले यस क्षेत्र बाहिरका क्षेत्रहरु लाई असर गर्दैन। यो पद्धति प्रणालीहरूमा प्रभावकारी हुन्छ जहाँ धेरै प्रकार्यहरूले समान FPGA उपकरण स्रोतहरू समय-साझेदारी गर्दछ। Intel Quartus® प्राइम प्रो संस्करण सफ्टवेयरको हालको संस्करणले आंशिक पुन: कन्फिगरेसनको लागि नयाँ र सरलीकृत संकलन प्रवाह प्रस्तुत गर्दछ। यो Intel Agilex सन्दर्भ डिजाइनले आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP प्रयोग गर्दछ र एक साधारण PR क्षेत्र छ।

Intel Agilex उपकरण बाह्य होस्ट हार्डवेयर सेटअप

बाह्य होस्ट कन्फिगरेसन

बाह्य होस्ट कन्फिगरेसनमा, तपाईंले पहिले PR प्रक्रियालाई होस्ट गर्नको लागि बाह्य उपकरणमा होस्ट डिजाइन सिर्जना गर्नुपर्छ, जस्तै Intel Agilex Device External Host हार्डवेयर सेटअपले देखाउँछ। होस्ट डिजाइनले Intel Agilex Avalon स्ट्रिमिङ इन्टरफेस पिनहरूमा कन्फिगरेसन डेटा स्ट्रिम गर्दछ जुन PR ह्यान्डसेकिंग संकेतहरूसँग मेल खान्छ जुन आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन कन्ट्रोलर Intel FPGA IP बाट आउँछ। तपाईंले दुबै यन्त्रहरू जडान गर्न प्रयोग गर्नुहुने PR पिनहरू कुनै पनि उपलब्ध प्रयोगकर्ता I/Os हुन सक्छन्।

निम्न अनुक्रमले कन्फिगरेसन पिन सञ्चालन मार्फत आंशिक पुन: कन्फिगरेसन वर्णन गर्दछ:

1. पहिले pr_request pin मा जोड्नुहोस् जुन आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP मा जडान गरिएको छ।
2. आईपीले PR प्रक्रिया प्रगतिमा छ भनेर संकेत गर्न व्यस्त संकेतलाई जोड दिन्छ (वैकल्पिक)।
3. यदि कन्फिगरेसन प्रणाली PR सञ्चालन गर्न तयार छ भने, avst_ready पिनले डेटा स्वीकार गर्न तयार छ भनी संकेत गर्छ।
4. ब्याकप्रेसरको साथ डेटा स्थानान्तरणको लागि Avalon स्ट्रिमिङ विशिष्टता अवलोकन गर्दा avst_data पिन र avst_valid पिनमा PR कन्फिगरेसन डेटा स्ट्रिम गर्न सुरु गर्नुहोस्।
5. avst_ready पिनलाई डि-एसर्ट गर्दा स्ट्रिमिङ रोकिन्छ।
6. सबै कन्फिगरेसन डेटा स्ट्रिम गरेपछि, PR सञ्चालनका लागि थप डेटा आवश्यक छैन भनेर संकेत गर्न avst_ready पिनलाई डि-एसर्ट गरिएको छ।
7. आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP डेसर्टले व्यस्त संकेतलाई प्रक्रियाको अन्त्य (वैकल्पिक) संकेत गर्दछ।
8. PR अपरेशन सफलतापूर्वक सम्पन्न भयो कि छैन भनेर पुष्टि गर्न तपाईंले pr_done र pr_error पिनहरू जाँच गर्न सक्नुहुन्छ। यदि त्रुटि हुन्छ, जस्तै संस्करण जाँच र प्राधिकरण जाँचमा असफलता, PR सञ्चालन समाप्त हुन्छ।

सम्बन्धित जानकारी

• Intel Agilex F-Series FPGA विकास किट Web पृष्ठ
• Intel Agilex F-Series FPGA विकास किट प्रयोगकर्ता गाइड
• इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: आंशिक पुन: कन्फिगरेसन

आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP
आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रकलाई PR सञ्चालनको लागि PR डाटा स्ट्रिम गर्न कन्फिगरेसन पिनहरू प्रयोग गर्न आवश्यक छ। तपाईंले आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP को सबै शीर्ष-स्तरका पोर्टहरूलाई pr_request पिनमा जडान गर्नुपर्छ। SDM ले तपाइँको MSEL सेटिङ अनुसार कुन प्रकारका कन्फिगरेसन पिनहरू प्रयोग गर्ने भनेर निर्धारण गर्दछ।

आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP

आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक प्यारामिटर सेटिङहरू

प्यारामिटर	मूल्य	विवरण
व्यस्त इन्टरफेस सक्षम गर्नुहोस्	सक्षम गर्नुहोस् or असक्षम गर्नुहोस्	तपाईंलाई व्यस्त इन्टरफेस सक्षम वा असक्षम गर्न अनुमति दिन्छ, जसले बाह्य कन्फिगरेसनको क्रममा PR प्रशोधन प्रगतिमा छ भनेर संकेत गर्न संकेत गर्दछ। पूर्वनिर्धारित सेटिङ छ असक्षम गर्नुहोस्.

आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक पोर्टहरू

पोर्ट नाम	चौडाइ	दिशा	कार्य
pr_request	1	इनपुट	PR प्रक्रिया सुरु गर्न तयार छ भनेर संकेत गर्दछ। संकेत एक नाली हो जुन कुनै पनि घडी संकेत संग सिंक्रोनस छैन।
pr_error	2	आउटपुट	आंशिक पुन: कन्फिगरेसन त्रुटि संकेत गर्दछ।: • 2'b01—सामान्य PR त्रुटि • 2'b11—असंगत बिटस्ट्रिम त्रुटि यी संकेतहरू कुनै पनि घडी स्रोतमा सिंक्रोनस नभएका कन्ड्युइटहरू हुन्।
pr_done	1	आउटपुट	PR प्रक्रिया पूरा भएको संकेत गर्दछ। संकेत एक नाली हो जुन कुनै पनि घडी संकेत संग सिंक्रोनस छैन।
start_addr	1	इनपुट	सक्रिय सिरियल फ्ल्यासमा PR डाटाको सुरु ठेगाना निर्दिष्ट गर्दछ। तपाईंले कुनै पनि चयन गरेर यो संकेत सक्षम गर्नुहोस् Avalon®-एसटी or सक्रिय सिरियल को लागि Avalon-ST पिन वा सक्रिय सिरियल पिन सक्षम गर्नुहोस् प्यारामिटर। संकेत एक नाली हो जुन कुनै पनि घडी संकेत संग सिंक्रोनस छैन।
रिसेट	1	इनपुट	सक्रिय उच्च, सिंक्रोनस रिसेट संकेत।
out_clk	1	आउटपुट	घडीको स्रोत जुन आन्तरिक ओसिलेटरबाट उत्पन्न हुन्छ।
व्यस्त	1	आउटपुट	IP ले PR डाटा स्थानान्तरण प्रगतिमा रहेको संकेत गर्न यो संकेतलाई जोड दिन्छ। तपाईंले चयन गरेर यो संकेत सक्षम गर्नुहोस् सक्षम गर्नुहोस् को लागि व्यस्त इन्टरफेस सक्षम गर्नुहोस् प्यारामिटर।

सन्दर्भ डिजाइन आवश्यकताहरू

यस सन्दर्भ डिजाइनको प्रयोगलाई निम्न आवश्यक पर्दछ:

• Intel Agilex उपकरण परिवारको लागि समर्थन सहित Intel Quartus प्राइम प्रो संस्करण 22.3 को स्थापना।
• बेन्चमा Intel Agilex F-Series FPGA विकास बोर्डमा जडान।
• पूर्व डिजाइन को डाउनलोडampनिम्न स्थानमा उपलब्ध छ: https://github.com/intel/fpga-partial-reconfig.

डिजाइन डाउनलोड गर्न पूर्वampLe:

1. क्लोन क्लिक गर्नुहोस् वा डाउनलोड गर्नुहोस्।
2. जिप डाउनलोड गर्नुहोस् क्लिक गर्नुहोस्। fpga-partial-reconfig-master.zip अनजिप गर्नुहोस् file.
3. सन्दर्भ डिजाइन पहुँच गर्न tutorials/agilex_external_pr_configuration सबफोल्डरमा नेभिगेट गर्नुहोस्।

सन्दर्भ डिजाइन वाकथ्रु

निम्न चरणहरूले Intel Agilex F-Series FPGA विकास बोर्डमा कन्फिगरेसन पिन (बाह्य होस्ट) मार्फत आंशिक पुन: कन्फिगरेसनको कार्यान्वयनको वर्णन गर्दछ:

• चरण १: सुरु गर्दै
• चरण १: डिजाइन विभाजन सिर्जना गर्दै
• चरण १: स्थान र रूटिङ क्षेत्रहरू आवंटित गर्दै
• चरण १: आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक आईपी थप्दै
• चरण १: व्यक्तित्वहरू परिभाषित गर्दै
• चरण १: संशोधनहरू सिर्जना गर्दै
• चरण १: आधार संशोधन संकलन गर्दै
• चरण १: PR कार्यान्वयन संशोधनको तयारी गर्दै
• चरण १: बोर्ड कार्यक्रम गर्दै

चरण 1: सुरु गर्दै
सन्दर्भ डिजाइन प्रतिलिपि गर्न fileतपाईंको काम गर्ने वातावरणमा s र blinking_led फ्ल्याट डिजाइन कम्पाइल गर्नुहोस्:

1. तपाईंको काम गर्ने वातावरणमा डाइरेक्टरी सिर्जना गर्नुहोस्, agilex_pcie_devkit_blinking_led_pr।
2. डाउनलोड गरिएका ट्यूटोरियलहरू/agilex_pcie_devkit_blinking_led/flat sub-folder लाई डाइरेक्टरीमा प्रतिलिपि गर्नुहोस्, agilex_pcie_devkit_blinking_led_pr।
3. Intel Quartus Prime Pro Edition सफ्टवेयरमा क्लिक गर्नुहोस् File ➤ परियोजना खोल्नुहोस् र blinking_led.qpf चयन गर्नुहोस्।
4. फ्ल्याट डिजाइनको पदानुक्रम विस्तार गर्न, प्रशोधन ➤ सुरु ➤ विश्लेषण र संश्लेषण सुरु गर्नुहोस् क्लिक गर्नुहोस्। वैकल्पिक रूपमा, आदेश-लाइनमा, निम्न आदेश चलाउनुहोस्: quartus_syn blinking_led -c blinking_led

डिजाइन विभाजन सिर्जना गर्दै

तपाईंले आंशिक रूपमा पुन: कन्फिगर गर्न चाहनुभएको प्रत्येक PR क्षेत्रका लागि डिजाइन विभाजनहरू सिर्जना गर्नुपर्छ। निम्न चरणहरूले u_blinking_led उदाहरणको लागि डिजाइन विभाजन सिर्जना गर्दछ।

डिजाइन विभाजनहरू सिर्जना गर्दै

1. प्रोजेक्ट नेभिगेटरमा u_blinking_led उदाहरणमा दायाँ क्लिक गर्नुहोस् र डिजाइन विभाजन ➤ पुन: कन्फिगर योग्य क्लिक गर्नुहोस्। विभाजनको रूपमा सेट गरिएको प्रत्येक उदाहरणको छेउमा एउटा डिजाइन विभाजन प्रतिमा देखिन्छ।
2. असाइनमेन्टमा क्लिक गर्नुहोस् ➤ डिजाइन विभाजन विन्डो। सञ्झ्यालले परियोजनामा ​​सबै डिजाइन विभाजनहरू देखाउँछ।
3. नाममा डबल-क्लिक गरेर डिजाइन विभाजन विन्डोमा विभाजन नाम सम्पादन गर्नुहोस्। यो सन्दर्भ डिजाइनको लागि, विभाजनको नाम pr_partition मा पुन: नामाकरण गर्नुहोस्
   • नोट: जब तपाइँ विभाजन सिर्जना गर्नुहुन्छ, Intel Quartus प्राइम सफ्टवेयरले स्वचालित रूपमा विभाजन नाम उत्पन्न गर्दछ, उदाहरणको नाम र पदानुक्रम मार्गमा आधारित। यो पूर्वनिर्धारित विभाजन नाम प्रत्येक उदाहरणमा फरक हुन सक्छ।
4. आधार संशोधन कम्पाइलबाट अन्तिम स्थिर क्षेत्र निर्यात गर्न, पोस्ट फाइनल एक्सपोर्टमा root_partition को लागि प्रविष्टिमा डबल-क्लिक गर्नुहोस्। File स्तम्भ, र blinking_led_static टाइप गर्नुहोस्। gdb

डिजाइन विभाजन विन्डोमा पोस्ट अन्तिम स्न्यापसट निर्यात गर्दैblinking_led.qsf ले तपाइँको पुन: कन्फिगर गर्न मिल्ने डिजाईन विभाजनसँग सम्बन्धित निम्न कार्यहरू समावेश गर्दछ भनी प्रमाणित गर्नुहोस्:

सम्बन्धित जानकारी
इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा "डिजाइन विभाजनहरू सिर्जना गर्नुहोस्: आंशिक पुन: कन्फिगरेसन"

PR विभाजनको लागि स्थान र रूटिङ क्षेत्र आवंटित गर्दै
तपाईंले सिर्जना गर्नुभएको प्रत्येक आधार संशोधनको लागि, PR डिजाइन प्रवाहले तपाईंको PR विभाजन क्षेत्रमा सम्बन्धित व्यक्तित्व कोरलाई स्थान दिन्छ। तपाईंको आधार संशोधनको लागि यन्त्र फ्लोरप्लानमा PR क्षेत्र पत्ता लगाउन र तोक्न:

1. प्रोजेक्ट नेभिगेटरमा u_blinking_led उदाहरणमा दायाँ क्लिक गर्नुहोस् र Logic Lock Region ➤ नयाँ Logic Lock Region सिर्जना गर्नुहोस्। क्षेत्र Logic Lock क्षेत्र सञ्झ्यालमा देखिन्छ।
2. तपाईंको प्लेसमेन्ट क्षेत्रले blinking_led तर्कलाई संलग्न गर्नुपर्छ। चिप प्लानरमा नोड पत्ता लगाएर प्लेसमेन्ट क्षेत्र चयन गर्नुहोस्। तर्क लक क्षेत्र विन्डोमा u_blinking_led क्षेत्रको नाममा दायाँ क्लिक गर्नुहोस् र क्लिक गर्नुहोस्

नोड पत्ता लगाउनुहोस् ➤ चिप प्लानरमा पत्ता लगाउनुहोस्। u_blinking_led क्षेत्र रंग-कोड गरिएको छ

blinking_led को लागि चिप प्लानर नोड स्थान

1. Logic Lock Regions सञ्झ्यालमा, Origin स्तम्भमा प्लेसमेन्ट क्षेत्र समन्वयहरू निर्दिष्ट गर्नुहोस्। उत्पत्ति क्षेत्रको तल्लो-बायाँ कुनासँग मेल खान्छ। पूर्वका लागिample, (X1 Y1) को-अर्डिनेटहरू (163 4) सँग प्लेसमेन्ट क्षेत्र सेट गर्न, X163_Y4 को रूपमा उत्पत्ति निर्दिष्ट गर्नुहोस्। Intel Quartus प्राइम सफ्टवेयरले तपाईंले निर्दिष्ट गर्नुभएको उचाइ र चौडाइको आधारमा प्लेसमेन्ट क्षेत्रका लागि (X2 Y2) को-अर्डिनेटहरू (शीर्ष-दायाँ) स्वचालित रूपमा गणना गर्दछ।
   • नोट: यस ट्यूटोरियलले (X1 Y1) को-ऑर्डिनेटहरू - (163 4), र प्लेसमेन्ट क्षेत्रका लागि 20 को उचाइ र चौडाइ प्रयोग गर्दछ। प्लेसमेन्ट क्षेत्रको लागि कुनै पनि मान परिभाषित गर्नुहोस्। क्षेत्रले ब्लिंकिङ_लेड तर्कलाई कभर गरेको सुनिश्चित गर्नुहोस्।
2. आरक्षित र कोर-मात्र विकल्पहरू सक्षम गर्नुहोस्।
3. रूटिङ क्षेत्र विकल्पमा डबल क्लिक गर्नुहोस्। Logic Lock Routing Region Settings संवाद बाकस देखिन्छ।
4. राउटिंग प्रकारको लागि विस्तारसँग फिक्स्ड चयन गर्नुहोस्। यो विकल्प चयन गर्दा स्वतः 2 को विस्तार लम्बाइ तोकिन्छ।
   • नोट: इन्जिनले विभिन्न व्यक्तिहरूलाई रुट गर्दा फिटरलाई थप लचिलोपन प्रदान गर्न राउटिङ क्षेत्र प्लेसमेन्ट क्षेत्रभन्दा ठूलो हुनुपर्छ।

तर्क लक क्षेत्र विन्डोblinking_led.qsf मा निम्न असाइनमेन्टहरू छन् भनी प्रमाणित गर्नुहोस्, तपाईंको फ्लोर प्लानिङसँग सम्बन्धित:

सम्बन्धित जानकारी
इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा "फ्लोरप्लान आंशिक पुन: कन्फिगरेसन डिजाइन": आंशिक पुन: कन्फिगरेसन

आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP थप्दै
आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP इन्टरफेसहरू Intel Agilex PR नियन्त्रण ब्लकसँग बिटस्ट्रीम स्रोत व्यवस्थापन गर्न। बाह्य कन्फिगरेसन लागू गर्न तपाईंले आफ्नो डिजाइनमा यो आईपी थप्नु पर्छ। आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक थप्न यी चरणहरू पालना गर्नुहोस्
तपाईंको परियोजनामा ​​Intel FPGA IP:

1. IP क्याटलग खोज फिल्डमा आंशिक पुन: कन्फिगरेसन टाइप गर्नुहोस् (उपकरणहरू ➤ IP क्याटलग)।
2. आंशिक पुन: कन्फिगरेसन बाह्य कन्फिगरेसन नियन्त्रक Intel FPGA IP मा डबल-क्लिक गर्नुहोस्।
3. आईपी ​​भेरियन्ट सिर्जना गर्नुहोस् संवाद बाकसमा, external_host_pr_ip को रूपमा टाइप गर्नुहोस् File नाम, र त्यसपछि सिर्जना क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
4. व्यस्त इन्टरफेस प्यारामिटर सक्षम गर्नका लागि, असक्षम (पूर्वनिर्धारित सेटिङ) चयन गर्नुहोस्। जब तपाइँ यो संकेत प्रयोग गर्न आवश्यक छ, तपाइँ सक्षम मा सेटिङ स्विच गर्न सक्नुहुन्छ।

प्यारामिटर सम्पादकमा व्यस्त इन्टरफेस प्यारामिटर सक्षम गर्नुहोस्

1. क्लिक गर्नुहोस् File ➤ प्रणाली उत्पन्न नगरी प्यारामिटर सम्पादक बचत गर्नुहोस् र बाहिर निस्कनुहोस्। प्यारामिटर सम्पादकले external_host_pr_ip.ip IP भिन्नता उत्पन्न गर्छ file र थप्छ file blinking_led परियोजनामा। AN 991: कन्फिगरेसन पिन मार्फत आंशिक पुन: कन्फिगरेसन (बाह्य होस्ट) सन्दर्भ डिजाइन 750856 | 2022.11.14 AN 991:
   • नोट:
   • a. यदि तपाइँ external_host_pr_ip.ip प्रतिलिपि गर्दै हुनुहुन्छ file pr डाइरेक्टरीबाट, blinking_led.qsf लाई म्यानुअल रूपमा सम्पादन गर्नुहोस् file निम्न रेखा समावेश गर्न: set_global_assignment -name IP_FILE pr_ip.ip
   • b. IP_ राख्नुहोस्FILE SDC_ पछि असाइनमेन्टFILE तपाईंको blinking_led.qsf मा असाइनमेन्टहरू (blinking_led. dc) file। यो क्रमले आंशिक पुन: कन्फिगरेसन कन्ट्रोलर आईपी कोरको उपयुक्त अवरोध सुनिश्चित गर्दछ।
   • नोट: घडीहरू पत्ता लगाउन, .sdc file PR IP को लागि IP कोरले प्रयोग गर्ने घडीहरू सिर्जना गर्ने कुनै पनि .sdc पालना गर्नुपर्छ। तपाईंले यो आदेशलाई .ip file PR IP कोर कुनै पनि .ip पछि देखा पर्दछ files वा .sdc files जुन तपाईंले .qsf मा यी घडीहरू परिभाषित गर्न प्रयोग गर्नुहुन्छ file तपाईंको इंटेल क्वार्टस प्राइम प्रोजेक्ट संशोधनको लागि। थप जानकारीको लागि, आंशिक पुन: कन्फिगरेसन आईपी समाधान प्रयोगकर्ता गाइड हेर्नुहोस्।

शीर्ष-स्तर डिजाइन अपडेट गर्दै

top.sv अपडेट गर्न file PR_IP उदाहरण संग:

1. माथिल्लो स्तरको डिजाइनमा external_host_pr_ip उदाहरण थप्नको लागि, top.sv मा निम्न कोड ब्लकहरू अनकमेन्ट गर्नुहोस्। file:

व्यक्तित्वहरू परिभाषित गर्दै
यो सन्दर्भ डिजाइनले एकल PR विभाजनको लागि तीन अलग-अलग व्यक्तिहरूलाई परिभाषित गर्दछ। परिभाषित गर्न र तपाईंको परियोजनामा ​​व्यक्तित्वहरू समावेश गर्न:

1. तीन SystemVerilog सिर्जना गर्नुहोस् files, blinking_led.sv, blinking_led_slow.sv, र blinking_led_empty.sv तीन व्यक्तिहरूको लागि तपाईंको कार्य निर्देशिकामा।

सन्दर्भ डिजाइन व्यक्तित्वहरू

नोट:

• blinking_led.sv को भागको रूपमा पहिले नै उपलब्ध छ fileतपाईंले फ्लैट/उप-निर्देशिकाबाट प्रतिलिपि गर्नुहुन्छ। तपाईं यसलाई पुन: प्रयोग गर्न सक्नुहुन्छ file.
• यदि तपाइँ SystemVerilog सिर्जना गर्नुहुन्छ fileइंटेल क्वार्टस प्राइम टेक्स्ट एडिटरबाट, एड असक्षम पार्नुहोस् file हालको परियोजना विकल्पमा, बचत गर्दा files.

संशोधनहरू सिर्जना गर्दै

PR डिजाइन प्रवाहले Intel Quartus प्राइम सफ्टवेयरमा परियोजना संशोधन सुविधा प्रयोग गर्दछ। तपाईंको प्रारम्भिक डिजाइन आधार संशोधन हो, जहाँ तपाईंले FPGA मा स्थिर क्षेत्र सीमाहरू र पुन: कन्फिगर योग्य क्षेत्रहरू परिभाषित गर्नुहुन्छ। आधार संशोधनबाट, तपाइँ बहुविध संशोधनहरू सिर्जना गर्नुहुन्छ। यी संशोधनहरूले PR क्षेत्रहरूका लागि विभिन्न कार्यान्वयनहरू समावेश गर्दछ। यद्यपि, सबै PR कार्यान्वयन संशोधनहरूले आधार संशोधनबाट उही शीर्ष-स्तर प्लेसमेन्ट र रूटिङ परिणामहरू प्रयोग गर्छन्। PR डिजाइन कम्पाइल गर्न, तपाईंले प्रत्येक व्यक्तित्वको लागि PR कार्यान्वयन संशोधन सिर्जना गर्नुपर्छ। थप रूपमा, तपाईंले प्रत्येक संशोधनको लागि संशोधन प्रकारहरू तोक्नुपर्छ। उपलब्ध संशोधन प्रकारहरू हुन्:

• आंशिक पुन: कन्फिगरेसन - आधार
• आंशिक पुन: कन्फिगरेसन - व्यक्तित्व कार्यान्वयन

निम्न तालिकाले प्रत्येक संशोधनको लागि संशोधन नाम र संशोधन प्रकार सूचीबद्ध गर्दछ:

संशोधन नाम र प्रकारहरू

संशोधन नाम	संशोधन प्रकार
blinking_led.qsf	आंशिक पुन: कन्फिगरेसन - आधार
blinking_led_default.qsf	आंशिक पुन: कन्फिगरेसन - व्यक्तित्व कार्यान्वयन
blinking_led_slow.qsf	आंशिक पुन: कन्फिगरेसन - व्यक्तित्व कार्यान्वयन
blinking_led_empty.qsf	आंशिक पुन: कन्फिगरेसन - व्यक्तित्व कार्यान्वयन

आधार संशोधन प्रकार सेट गर्दै

1. परियोजना ➤ संशोधनहरूमा क्लिक गर्नुहोस्।
2. संशोधन नाममा, blinking_led संशोधन चयन गर्नुहोस्, र त्यसपछि वर्तमान सेट गर्नुहोस् क्लिक गर्नुहोस्।
3. लागू गर्नुहोस् क्लिक गर्नुहोस्। blinking_led संशोधन हालको संशोधनको रूपमा प्रदर्शित हुन्छ।
4. blinking_led को लागि संशोधन प्रकार सेट गर्न, Assignments ➤ Settings ➤ General मा क्लिक गर्नुहोस्।
5. संशोधन प्रकारको लागि, आंशिक पुन: कन्फिगरेसन - आधार चयन गर्नुहोस्, र त्यसपछि ठीक क्लिक गर्नुहोस्।
6. blinking_led.qsf ले अब निम्न असाइनमेन्ट समावेश गरेको प्रमाणित गर्नुहोस्: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

कार्यान्वयन संशोधनहरू सिर्जना गर्दै

1. संशोधन संवाद बाकस खोल्नको लागि, परियोजना ➤ संशोधनहरूमा क्लिक गर्नुहोस्।
2. नयाँ संशोधन सिर्जना गर्न, डबल-क्लिक गर्नुहोस् < >।
3. संशोधन नाममा, blinking_led_default निर्दिष्ट गर्नुहोस् र संशोधनको आधारमा blinking_led चयन गर्नुहोस्।
4. संशोधन प्रकारको लागि, आंशिक पुन: कन्फिगरेसन - व्यक्तित्व कार्यान्वयन चयन गर्नुहोस्।

संशोधनहरू सिर्जना गर्दै

1. त्यसै गरी, blinking_led_slow र blinking_led_empty संशोधनहरूको लागि संशोधन प्रकार सेट गर्नुहोस्।
2. प्रमाणित गर्नुहोस् कि प्रत्येक .qsf file अब निम्न असाइनमेन्ट समावेश गर्दछ: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led जहाँ, place_holder नयाँ सिर्जना गरिएको PR कार्यान्वयन संशोधनको लागि पूर्वनिर्धारित संस्थाको नाम हो।

परियोजना संशोधन

आधार संशोधन संकलन गर्दै

1. आधार संशोधन कम्पाइल गर्न, प्रशोधन ➤ संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्। वैकल्पिक रूपमा, निम्न आदेशले आधार संशोधन कम्पाइल गर्दछ: quartus_sh -flow compile blinking_led -c blinking_led
2. बिटस्ट्रीम निरीक्षण गर्नुहोस् files जसले आउटपुटमा उत्पन्न गर्दछ_files निर्देशिका।

उत्पन्न Files

नाम	टाइप गर्नुहोस्	विवरण
blinking_led.sof	बेस प्रोग्रामिंग file	पूर्ण-चिप आधार कन्फिगरेसनको लागि प्रयोग गरियो
blinking_led.pr_partition.rbf	PR बिटस्ट्रीम file आधार व्यक्तित्वको लागि	आधार व्यक्तित्वको आंशिक पुन: कन्फिगरेसनको लागि प्रयोग गरियो।
blinking_led_static.qdb	.qdb डाटाबेस file	अन्तिम डाटाबेस file स्थिर क्षेत्र आयात गर्न प्रयोग गरियो।

सम्बन्धित जानकारी

• इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा "फ्लोरप्लान आंशिक पुन: कन्फिगरेसन डिजाइन": आंशिक पुन: कन्फिगरेसन
• इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइडमा "फ्लोरप्लान अवरोधहरू बढ्दो रूपमा लागू गर्दै: आंशिक पुन: कन्फिगरेसन

PR कार्यान्वयन संशोधनको तयारी गर्दै
तपाईंले उपकरण प्रोग्रामिङको लागि PR बिटस्ट्रिम कम्पाइल र उत्पन्न गर्नु अघि PR कार्यान्वयन संशोधनहरू तयार गर्नुपर्छ। यो सेटअपले स्थिर क्षेत्र .qdb थप्ने समावेश गर्दछ file स्रोतको रूपमा file प्रत्येक कार्यान्वयन संशोधनको लागि। थप रूपमा, तपाईंले PR क्षेत्रको सम्बन्धित निकाय निर्दिष्ट गर्नुपर्छ।

1. हालको संशोधन सेट गर्नको लागि, परियोजना ➤ संशोधनहरूमा क्लिक गर्नुहोस्, ब्लिंकिङ_लेड_डिफल्टलाई संशोधन नामको रूपमा चयन गर्नुहोस्, र त्यसपछि वर्तमान सेट गर्नुहोस् क्लिक गर्नुहोस्।
2. प्रत्येक कार्यान्वयन संशोधनको लागि सही स्रोत प्रमाणित गर्न, परियोजना ➤थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस् Fileपरियोजना मा छ। The blinking_led.sv file मा देखिन्छ file सूची।

Files पृष्ठ

1. अन्य कार्यान्वयन संशोधन स्रोत प्रमाणित गर्न चरण 1 देखि 2 दोहोर्याउनुहोस् files:

कार्यान्वयन संशोधन नाम	स्रोत File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. .qdb प्रमाणित गर्न file मूल विभाजनसँग सम्बन्धित, असाइनमेन्ट ➤ डिजाइन विभाजन विन्डोमा क्लिक गर्नुहोस्। पुष्टि गर्नुहोस् कि विभाजन डाटाबेस File blinking_led_static.qdb निर्दिष्ट गर्दछ file, वा विभाजन डाटाबेसमा डबल-क्लिक गर्नुहोस् File सेल यो निर्दिष्ट गर्न file। वैकल्पिक रूपमा, निम्न आदेशले यो नियुक्त गर्दछ file: set_instance_assignment -नाम QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. संस्था पुन: बाध्यकारी कक्षमा, तपाईंले कार्यान्वयन संशोधनमा परिवर्तन गर्नुहुने प्रत्येक PR विभाजनको इकाई नाम निर्दिष्ट गर्नुहोस्। blinking_led_default कार्यान्वयन संशोधनको लागि, निकायको नाम blinking_led हो। यस ट्यूटोरियलमा, तपाईंले नयाँ ब्लिङ्किङ_लेड इकाईसँग आधार संशोधन कम्पाइलबाट u_blinking_led उदाहरण अधिलेखन गर्नुहुन्छ।

नोट: एक प्लेसहोल्डर इकाई रिबाइन्डिङ असाइनमेन्ट स्वतः कार्यान्वयन संशोधनमा थपिएको छ। यद्यपि, तपाईंले आफ्नो डिजाइनको लागि उपयुक्त निकायको नाममा असाइनमेन्टमा पूर्वनिर्धारित संस्थाको नाम परिवर्तन गर्नुपर्छ।

कार्यान्वयन संशोधन नाम	संस्था पुन: बाध्यकारी
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

संस्था रिबाइन्डिङ

1. डिजाइन कम्पाइल गर्न, क्लिक गर्नुहोस् प्रशोधन ➤ संकलन सुरु गर्नुहोस्। वैकल्पिक रूपमा, निम्न आदेशले यस परियोजनालाई कम्पाइल गर्दछ: quartus_sh –flow compile blinking_led –c blinking_led_default
2. blinking_led_slow र blinking_led_empty संशोधनहरू तयार गर्न माथिका चरणहरू दोहोर्याउनुहोस्: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

नोट: तपाईंले PR कार्यान्वयन संकलनको क्रममा लागू गर्न चाहनुभएको कुनै पनि फिटर विशिष्ट सेटिङहरू निर्दिष्ट गर्न सक्नुहुन्छ। फिटर विशिष्ट सेटिङहरूले आयातित स्थिर क्षेत्रलाई असर नगरी व्यक्तित्वको फिटलाई मात्र प्रभाव पार्छ।

बोर्ड कार्यक्रम गर्दै
यो ट्यूटोरियलले तपाईंको होस्ट मेसिनमा PCIe* स्लट बाहिर बेन्चमा Intel Agilex F-Series FPGA विकास बोर्ड प्रयोग गर्दछ। तपाईंले बोर्ड प्रोग्राम गर्नु अघि, तपाईंले निम्न चरणहरू पूरा गर्नुभएको छ भनेर सुनिश्चित गर्नुहोस्:

1. Intel Agilex F-Series FPGA विकास बोर्डमा बिजुली आपूर्ति जडान गर्नुहोस्।
2. तपाईंको PC USB पोर्ट र विकास बोर्डमा Intel FPGA डाउनलोड केबल पोर्ट बीचको Intel FPGA डाउनलोड केबल जडान गर्नुहोस्।

Intel Agilex F-Series FPGA विकास बोर्डमा डिजाइन चलाउन:

1. Intel Quartus प्राइम सफ्टवेयर खोल्नुहोस् र Tools ➤ Programmer मा क्लिक गर्नुहोस्।
2. प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस् र USB-ब्लास्टर चयन गर्नुहोस्।
3. स्वत: पत्ता लगाउनुहोस् क्लिक गर्नुहोस् र उपकरण चयन गर्नुहोस्, AGFB014R24AR0।
4. ठीक क्लिक गर्नुहोस्। Intel Quartus प्राइम सफ्टवेयरले बोर्डमा रहेका तीन FPGA यन्त्रहरूसँग प्रोग्रामर पत्ता लगाउँछ र अद्यावधिक गर्दछ।
5. AGFB014R24AR0 उपकरण चयन गर्नुहोस्, परिवर्तन क्लिक गर्नुहोस् File र blinking_led_default.sof लोड गर्नुहोस् file.
6. blinking_led_default.sof को लागि कार्यक्रम/कन्फिगर सक्षम गर्नुहोस् file.
7. सुरुमा क्लिक गर्नुहोस् र प्रगति पट्टी 100% पुग्नको लागि पर्खनुहोस्।
8. मूल फ्ल्याट डिजाइन जस्तै फ्रिक्वेन्सीमा झिम्किरहेको बोर्डमा एलईडीहरू हेर्नुहोस्।
9. PR क्षेत्र मात्र प्रोग्राम गर्न, blinking_led_default.sof मा दायाँ क्लिक गर्नुहोस् file Programmer मा र Add PR Programming मा क्लिक गर्नुहोस् File.
10. blinking_led_slow.pr_partition.rbf चयन गर्नुहोस् file.
11. blinking_led_default.sof को लागि कार्यक्रम/कन्फिगर असक्षम गर्नुहोस् file.
12. blinking_led_slow.pr_partition.rbf को लागि कार्यक्रम/कन्फिगर सक्षम गर्नुहोस् file र सुरु क्लिक गर्नुहोस्। बोर्डमा, LED[0] र LED[1] लाई निरन्तर झिम्किरहेको अवलोकन गर्नुहोस्। जब प्रगति पट्टी 100% पुग्छ, LED[2] र LED[3] बिस्तारै झिम्किन्छ।
13. PR क्षेत्र पुन: प्रोग्राम गर्न, .rbf मा दायाँ क्लिक गर्नुहोस् file प्रोग्रामरमा र PR प्रोग्रामिङ परिवर्तन गर्नुहोस् क्लिक गर्नुहोस् File.
14. .rbf चयन गर्नुहोस् fileअन्य दुई व्यक्तिहरूको लागि बोर्डमा व्यवहार अवलोकन गर्न। blinking_led_default.rbf लोड गर्दै file LED लाई एक विशिष्ट फ्रिक्वेन्सीमा झिम्काउन र blinking_led_empty.rbf लोड गर्ने कारणले file LEDs सक्रिय रहन को कारण।

Intel Agilex F-Series FPGA विकास बोर्डलाई प्रोग्राम गर्दैहार्डवेयर परीक्षण प्रवाह

निम्न अनुक्रमहरूले सन्दर्भ डिजाइन हार्डवेयर परीक्षण प्रवाहको वर्णन गर्दछ।
Intel Agilex उपकरण बाह्य होस्ट हार्डवेयर सेटअप

सहयोगी FPGA (बाह्य होस्ट) को कार्यक्रम
निम्न अनुक्रमले PR प्रक्रिया बाह्य होस्टको रूपमा सञ्चालन गर्ने सहायक FPGA प्रोग्रामिङको वर्णन गर्दछ:

1. Avalon स्ट्रिमिङ इन्टरफेस सेटिङ निर्दिष्ट गर्नुहोस् जुन तपाईंले चयन गर्नुभएको मोडसँग मेल खान्छ (x8, x16, वा x32)।
2. Intel Quartus प्राइम प्रोग्रामर र जडान गरिएको कन्फिगरेसन केबल प्रयोग गरी सहायक FPGA लाई प्रोग्रामिङ गरेर प्लेटफर्म सुरु गर्नुहोस्।
3. सहायक FPGA प्रयोग गरेर, CONF_DONE र AVST_READY संकेतहरू पढ्नुहोस्। CONF_DONE 0 हुनुपर्छ, AVST_READY 1 हुनुपर्छ। यस पिनमा उच्च तर्कले संकेत गर्दछ कि SDM बाह्य होस्टबाट डेटा स्वीकार गर्न तयार छ। यो आउटपुट SDM I/O को अंश हो।

नोट: CONF_DONE पिनले बाह्य होस्टलाई बिटस्ट्रिम स्थानान्तरण सफल भएको संकेत गर्छ। यी संकेतहरू मात्र पूर्ण चिप कन्फिगरेसन प्रक्रिया निगरानी गर्न प्रयोग गर्नुहोस्। यस पिनमा थप जानकारीको लागि Intel Agilex कन्फिगरेसन प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।

DUT FPGA लाई पूर्ण चिप SOF को साथ बाह्य होस्ट मार्फत प्रोग्राम गर्नुहोस् निम्न अनुक्रमले DUT FPGA लाई पूर्ण चिप SRAM वस्तुको साथ प्रोग्रामिङको वर्णन गर्दछ। File (.sof) होस्ट Avalon स्ट्रिमिङ इन्टरफेस प्रयोग गर्दै:

1. सहायक FPGA (बाह्य होस्ट) को DDR4 बाह्य मेमोरीमा पूर्ण चिप बिटस्ट्रिम लेख्नुहोस्।
2. Avalon स्ट्रिमिङ इन्टरफेस (x8, x16, x32) को प्रयोग गरी पूर्ण चिप .sof सँग DUT FPGA कन्फिगर गर्नुहोस्।
3. स्थिति DUT FPGA कन्फिगरेसन संकेतहरू पढ्नुहोस्। CONF_DONE 1 हुनुपर्छ, AVST_READY 0 हुनुपर्छ।

समय निर्दिष्टीकरण: आंशिक पुन: कन्फिगरेसन बाह्य नियन्त्रक Intel FPGA IP

बाह्य होस्ट मार्फत पहिलो व्यक्तित्वसँग DUT FPGA कार्यक्रम गर्नुहोस्

1. DUT FPGA मा लक्षित PR क्षेत्रमा फ्रिज लागू गर्नुहोस्।
2. Intel Quartus प्राइम सिस्टम कन्सोल प्रयोग गरेर, आंशिक पुन: कन्फिगरेसन सुरु गर्न pr_request assert गर्नुहोस्। AVST_READY 1 हुनुपर्छ।
3. सहायक FPGA (बाह्य होस्ट) को DDR4 बाह्य मेमोरीमा पहिलो PR व्यक्तित्व बिटस्ट्रीम लेख्नुहोस्।
4. Avalon स्ट्रिमिङ इन्टरफेस (x8, x16, x32) को प्रयोग गरेर, पहिलो व्यक्तित्व बिटस्ट्रीम संग DUT FPGA पुन: कन्फिगर गर्नुहोस्।
5. PR स्थिति अनुगमन गर्न, प्रणाली कन्सोल सुरु गर्न उपकरणहरू ➤ प्रणाली कन्सोलमा क्लिक गर्नुहोस्। प्रणाली कन्सोलमा, PR स्थिति निगरानी गर्नुहोस्:
   • pr_error 2 हो - प्रक्रियामा पुन: कन्फिगरेसन।
   • pr_error 3 हो - पुन: कन्फिगरेसन पूरा भयो।
6. DUT FPGA मा PR क्षेत्रमा अनफ्रिज लागू गर्नुहोस्।

नोट: यदि PR सञ्चालनको क्रममा त्रुटि हुन्छ, जस्तै संस्करण जाँच वा प्राधिकरण जाँचमा असफलता, PR सञ्चालन समाप्त हुन्छ।

सम्बन्धित जानकारी

• Intel Agilex कन्फिगरेसन प्रयोगकर्ता गाइड
• इंटेल क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: डिबग उपकरणहरू

AN 991 को लागि कागजात संशोधन इतिहास: Intel Agilex F-Series FPGA विकास बोर्डको लागि कन्फिगरेसन पिन (बाह्य होस्ट) सन्दर्भ डिजाइन मार्फत आंशिक पुन: कन्फिगरेसन

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	परिवर्तनहरू
2022.11.14	22.3	• प्रारम्भिक रिलीज।

AN 991: कन्फिगरेसन पिन (बाह्य होस्ट) सन्दर्भ डिजाइन मार्फत आंशिक पुन: कन्फिगरेसन: Intel Agilex F-Series FPGA विकास बोर्डको लागि

शीर्ष FAQ को जवाफ:

• Q कन्फिगरेसन पिनहरू मार्फत PR भनेको के हो?
• A पृष्ठ 3 मा बाह्य होस्ट कन्फिगरेसन
• Q मलाई यो सन्दर्भ डिजाइनको लागि के चाहिन्छ?
• A पृष्ठ 6 मा सन्दर्भ डिजाइन आवश्यकताहरू
• Q म सन्दर्भ डिजाइन कहाँ पाउन सक्छु?
• A पृष्ठ 6 मा सन्दर्भ डिजाइन आवश्यकताहरू
• Q म कसरी बाह्य कन्फिगरेसन मार्फत PR प्रदर्शन गर्छु?
• A पृष्ठ 6 मा सन्दर्भ डिजाइन वाकथ्रु
• Q PR व्यक्तित्व के हो?
• A पृष्ठ 11 मा व्यक्तित्वहरू परिभाषित गर्दै
• Q म बोर्डलाई कसरी प्रोग्राम गर्छु?
• A पृष्ठ १७ मा बोर्डलाई कार्यक्रम गर्नुहोस्
• Q PR ज्ञात मुद्दाहरू र सीमितताहरू के हुन्?
• A इंटेल FPGA समर्थन फोरम: PR
• Q के तपाइँ PR मा प्रशिक्षण छ?
• A इंटेल FPGA प्राविधिक प्रशिक्षण सूची

अनलाइन संस्करण प्रतिक्रिया पठाउनुहोस्

• ID: 750856
• संस्करण: 2022.11.14

कागजातहरू / स्रोतहरू

इंटेल 750856 Agilex FPGA विकास बोर्ड [pdf] प्रयोगकर्ता गाइड 750856, 750857, 750856 Agilex FPGA विकास बोर्ड, Agilex FPGA विकास बोर्ड, FPGA विकास बोर्ड, विकास बोर्ड, बोर्ड

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका