F-Tile DisplayPort FPGA IP Design Example
Guia do usuário

F-Tile DisplayPort FPGA IP Design Example

Atualizado para Intel® Quartus® Prime Design Suite: 22.2 Versão IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Guia de início rápido

Os dispositivos DisplayPort Intel® F-tile apresentam um banco de testes de simulação e um design de hardware que suporta compilação e teste de hardware FPGA IP design examparquivos para Intel Agilex™
O DisplayPort Intel FPGA IP oferece o seguinte design exampos:

• Loopback paralelo DisplayPort SST sem um módulo Pixel Clock Recovery (PCR)
• Loopback paralelo DisplayPort SST com AXIS Video Interface

Quando você gera um projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware.
Figura 1. Desenvolvimento StagesInformações relacionadas

• Guia do usuário DisplayPort Intel FPGA IP
• Migrando para o Intel Quartus Prime Pro Edition

Corporação Intel. Todos os direitos reservados. Intel, o logotipo da Intel e outras marcas da Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas reserva-se o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.
*Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.
ISO 9001: 2015 registrado
1.1. Estrutura do diretório
Figura 2. Estrutura de diretórios

Tabela 1. Projeto Example componentes

Pastas	Files
rtl/núcleo	dp_core.ip
	dp_rx. IP
	dp_tx. IP
rtl/rx_phy	dp_gxb_rx/ ((bloco de construção DP PMA UX)
	dp_rx_data_fifo. IP
	rx_top_phy. SV
rtl/tx_phy	dp_gxb_rx/ ((bloco de construção DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware e software
A Intel usa o seguinte hardware e software para testar o projeto exampem:
Hardware

• Kit de desenvolvimento Intel Agilex série I
• GPU de origem DisplayPort
• Coletor DisplayPort (monitor)
• Placa filha Bitec DisplayPort FMC Revisão 8C
• Cabos DisplayPort

Programas

• Intel Quartus® Prime
• Sinopse* VCS Simulator

1.3. Gerando o Projeto
Use o editor de parâmetros DisplayPort Intel FPGA IP no software Intel Quartus Prime para gerar o ex de designampeu.
Figura 3. Gerando o fluxo de design

1.  Selecione Tools ➤ IP Catalog e selecione Intel Agilex F-tile como a família de dispositivos de destino.
   Observação: o projeto example suporta apenas dispositivos Intel Agilex F-tile.
2. No Catálogo IP, localize e clique duas vezes em DisplayPort Intel FPGA IP. A janela Nova variação de IP é exibida.
3. Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
4. Selecione um dispositivo Intel Agilex F-tile no campo Dispositivo ou mantenha a seleção padrão do dispositivo de software Intel Quartus Prime.
5. Clique OK. O editor de parâmetros é exibido.
6. Configure os parâmetros desejados para TX e RX.
7. Sob o projeto Exampguia le, selecione DisplayPort SST Parallel Loopback Without PCR.
8. Selecione Simulação para gerar o testbench e selecione Síntese para gerar o exemplo de design de hardwareample. Você deve selecionar pelo menos uma dessas opções para gerar o desenho example files. Se você selecionar ambos, o tempo de geração será maior.
9. Para Target Development Kit, selecione Intel Agilex I-Series SOC Development Kit. Isso faz com que o dispositivo de destino selecionado na etapa 4 seja alterado para corresponder ao dispositivo no kit de desenvolvimento. Para Intel Agilex I-Series SOC Development Kit, o dispositivo padrão é AGIB027R31B1E2VR0.
10. Clique em Gerar Exampo Design.

1.4. Simulando o Projeto
O design DisplayPort Intel FPGA IP example testbench simula um projeto de loopback serial de uma instância TX para uma instância RX. Um módulo gerador de padrão de vídeo interno aciona a instância DisplayPort TX e a saída de vídeo da instância RX se conecta aos verificadores CRC no testbench.
Figura 4. Fluxo de Simulação de Projeto

1. Vá para a pasta do simulador Synopsys e selecione VCS.
2. Execute o script de simulação.
   Fonte vcs_sim.sh
3. O script executa o Quartus TLG, compila e executa o testbench no simulador.
4. Analise o resultado.
   Uma simulação bem-sucedida termina com a comparação Source e Sink SRC.

1.5. Compilando e testando o design
Figura 5. Compilando e Simulando o ProjetoPara compilar e executar um teste de demonstração no hardware example design, siga estes passos:

1. Certifique-se de hardware exampA geração de design está completa.
2. Inicie o software Intel Quartus Prime Pro Edition e abra /quartus/agi_dp_demo.qpf.
3. Clique em Processing ➤ Start Compilation.
4. Após a compilação bem-sucedida, o software Intel Quartus Prime Pro Edition gera um arquivo .sof file em seu diretório especificado.
5. Conecte o conector DisplayPort RX na placa filha Bitec a uma fonte DisplayPort externa, como a placa gráfica em um PC.
6. Conecte o conector DisplayPort TX na placa filha Bitec a um dispositivo coletor DisplayPort, como um analisador de vídeo ou um monitor de PC.
7.  Certifique-se de que todos os interruptores na placa de desenvolvimento estejam na posição padrão.
8. Configure o dispositivo Intel Agilex F-Tile selecionado na placa de desenvolvimento usando o .sof gerado file (Ferramentas ➤ Programador ).
9. O dispositivo coletor DisplayPort exibe o vídeo gerado a partir da fonte de vídeo.

Informações relacionadas
Guia do usuário do kit de desenvolvimento de FPGA Intel Agilex série I/
1.5.1. ELF em regeneração File
Por padrão, o ELF file é gerado quando você gera o ex de design dinâmicoampeu.
No entanto, em alguns casos, você precisa regenerar o ELF file se você modificar o software file ou gere novamente o dp_core.qsys file. Gerando novamente o dp_core.qsys file atualiza o .sopcinfo file, que exige que você regenere o ELF file.

1. Vamos para /software e edite o código, se necessário.
2. Vamos para /script e execute o seguinte script de compilação: source build_sw.sh
   • No Windows, pesquise e abra Nios II Command Shell. No Nios II Command Shell, vá para /script e execute source build_sw.sh.
   Observação: Para executar o script de compilação no Windows 10, seu sistema requer Windows Subsystems for Linux (WSL). Para obter mais informações sobre as etapas de instalação do WSL, consulte o Nios II Software Developer Handbook.
   • No Linux, inicie o Platform Designer e abra Tools ➤ Nios II Command Shell. No Nios II Command Shell, vá para /script e execute source build_sw.sh.
3. Certifique-se de que um .elf file é gerado em /software/ dp_demo.
4. Baixe o .elf gerado file no FPGA sem recompilar o .sof file executando o seguinte script: nios2-download /software/dp_demo/*.elf
5. Pressione o botão de reinicialização na placa FPGA para que o novo software entre em vigor.

1.6. DisplayPort Intel FPGA IP Design ExampLe Parâmetros
Tabela 2. DisplayPort Intel FPGA IP Design Exampa restrição QSF para dispositivo Intel Agilex Ftile

Restrição QSF	Descrição
set_global_assignment -nome VERILOG_MACRO “__DISPLAYPORT_support__=1”	Do Quartus 22.2 em diante, essa restrição QSF é necessária para habilitar o fluxo SRC (Soft Reset Controller) personalizado DisplayPort

Tabela 3. DisplayPort Intel FPGA IP Design Example Parâmetros para o dispositivo Intel Agilex F-tile

Parâmetro	Valor	Descrição
Projeto disponível Example
Selecionar projeto	•Nenhum •Loopback paralelo DisplayPort SST sem PCR •Loopback paralelo DisplayPort SST com interface de vídeo AXIS	Selecione o desenho examparquivo a ser gerado. • Nenhum: Nenhum projeto examparquivo está disponível para a seleção do parâmetro atual. •Loopback paralelo DisplayPort SST sem PCR: Este projeto exampO arquivo demonstra o loopback paralelo do coletor DisplayPort para a fonte DisplayPort sem um módulo Pixel Clock Recovery (PCR) quando você ativa o parâmetro Enable Video Input Image Port. •Loopback paralelo DisplayPort SST com interface de vídeo AXIS: Este design exampO arquivo demonstra o loopback paralelo do coletor DisplayPort para a fonte DisplayPort com a interface AXIS Video quando Enable Active Video Data Protocols está definido como AXIS-VVP Full.
Projeto Example Files
Simulação	Ligado, desligado	Ative esta opção para gerar os dados necessários files para o banco de testes de simulação.
Síntese	Ligado, desligado	Ative esta opção para gerar os dados necessários files para compilação e design de hardware do Intel Quartus Prime.
Formato HDL gerado
Gerar File Formatar	Verilog, VHDL	Selecione seu formato HDL preferido para o exemplo de design geradoample filedefinir. Nota: Esta opção determina apenas o formato para o IP de nível superior gerado files. Todos os outros files (por exemplo, example testbenches e nível superior files para demonstração de hardware) estão no formato Verilog HDL.
Kit de Desenvolvimento de Alvos
Selecionar placa	•Sem kit de desenvolvimento •Intel Agilex Série I Kit de desenvolvimento	Selecione a placa para o design de destino exampeu.

Parâmetro	Valor	Descrição
		•Sem Kit de Desenvolvimento: Esta opção exclui todos os aspectos de hardware para o projeto example. O núcleo P define todas as atribuições de pinos para pinos virtuais. •Intel Agilex I-Series FPGA Development Kit: Esta opção seleciona automaticamente o dispositivo de destino do projeto para corresponder ao dispositivo neste kit de desenvolvimento. Você pode alterar o dispositivo de destino usando o parâmetro Alterar dispositivo de destino se a revisão de sua placa tiver uma variante de dispositivo diferente. O núcleo IP define todas as atribuições de pinos de acordo com o kit de desenvolvimento. Nota: Projeto Preliminar Example não é verificado funcionalmente no hardware nesta versão do Quartus. •Kit de Desenvolvimento Personalizado: Esta opção permite o design example para ser testado em um kit de desenvolvimento de terceiros com um Intel FPGA. Você pode precisar definir as atribuições de pinos por conta própria.
Dispositivo Alvo
Alterar dispositivo de destino	Ligado, desligado	Ative esta opção e selecione a variante de dispositivo preferida para o kit de desenvolvimento.

Projeto de Loopback Paralelo Exampos

O design DisplayPort Intel FPGA IP exampOs arquivos demonstram o loopback paralelo da instância DisplayPort RX para a instância DisplayPort TX sem um módulo Pixel Clock Recovery (PCR).
Tabela 4. DisplayPort Intel FPGA IP Design Examparquivo para o dispositivo Intel Agilex F-tile

Projeto Example	Designação	Taxa de dados	Modo de Canal	Tipo de loopback
Loopback paralelo DisplayPort SST sem PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo sem PCR
Loopback paralelo DisplayPort SST com AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo com a interface de vídeo AXIS

2.1. Design de loopback paralelo Intel Agilex F-tile DisplayPort SST Características
O projeto de loopback paralelo SST exampOs arquivos demonstram a transmissão de um único fluxo de vídeo do coletor DisplayPort para a fonte DisplayPort.
Corporação Intel. Todos os direitos reservados. Intel, o logotipo Intel e outras marcas Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas se reserva o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade ou obrigação decorrente da aplicação ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços. *Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.
ISO 9001: 2015 registrado
Figura 6. Loopback paralelo Intel Agilex F-tile DisplayPort SST sem PCR

• Nesta variante, o parâmetro da fonte DisplayPort, TX_SUPPORT_IM_ENABLE, é ativado e a interface de imagem de vídeo é usada.
• O coletor DisplayPort recebe streaming de vídeo e/ou áudio de uma fonte de vídeo externa, como GPU, e o decodifica em uma interface de vídeo paralela.
• A saída de vídeo do coletor DisplayPort aciona diretamente a interface de vídeo de origem DisplayPort e codifica para o link principal DisplayPort antes de transmitir para o monitor.
• O IOPLL aciona os clocks de vídeo fonte e coletor DisplayPort em uma frequência fixa.
• Se o parâmetro MAX_LINK_RATE da fonte e coletor DisplayPort estiver configurado como HBR3 e PIXELS_PER_CLOCK estiver configurado como Quad, o clock do vídeo será executado a 300 MHz para suportar a taxa de pixels de 8Kp30 (1188/4 = 297 MHz).

Figura 7. Loopback paralelo Intel Agilex F-tile DisplayPort SST com vídeo AXIS Interface

• Nesta variante, o parâmetro DisplayPort source and sink, selecione AXIS-VVP FULL em ENABLE ACTIVE VIDEO DATA PROTOCOLS para ativar Axis Video Data Interface.
• O coletor DisplayPort recebe streaming de vídeo e/ou áudio de uma fonte de vídeo externa, como GPU, e o decodifica em uma interface de vídeo paralela.
• O DisplayPort Sink converte o fluxo de dados de vídeo em dados de vídeo do eixo e conduz a interface de dados de vídeo do eixo de origem DisplayPort através do VVP Video Frame Buffer. DisplayPort Source converte os dados de vídeo do eixo no link principal DisplayPort antes de transmitir para o monitor.
• Nesta variante de design, existem três relógios de vídeo principais, ou seja, rx/tx_axi4s_clk, rx_vid_clk e tx_vid_clk. axi4s_clk é executado a 300 MHz para ambos os módulos AXIS em Source e Sink. rx_vid_clk executa o pipeline DP Sink Video a 300 MHz (para suportar qualquer resolução de até 8Kp30 4PIPs), enquanto tx_vid_clk executa o pipeline DP Source Video na frequência real do Pixel Clock (dividido por PIPs).
• Esta variante de design configura automaticamente a frequência tx_vid_clk por meio da programação I2C para SI5391B OSC on-board quando o design detecta uma mudança na resolução.
• Esta variante de design demonstra apenas um número fixo de resoluções conforme predefinido no software DisplayPort, a saber:
  -720p60, RGB
  -1080p60, RGB
  -4K30, RGB
  -4K60, RGB

2.2. Esquema de Cronometragem
O esquema de clock ilustra os domínios de clock no design DisplayPort Intel FPGA IP exampeu.
Figura 8. Esquema de clock do transceptor Intel Agilex F-tile DisplayPortTabela 5. Sinais do Esquema de Relógio

Relógio no diagrama	Descrição
Refclk SysPLL	Relógio de referência PLL do sistema F-tile, que pode ser qualquer frequência de relógio divisível pelo sistema PLL para essa frequência de saída. Neste projeto example, system_pll_clk_link e rx/tx refclk_link compartilham o mesmo 150 MHz SysPLL refclk.

Relógio no diagrama	Descrição
	Deve ser um relógio de funcionamento livre que é conectado a partir de um pino de relógio de referência do transceptor dedicado à porta de relógio de entrada do Reference and System PLL Clocks IP, antes de conectar a porta de saída correspondente ao DisplayPort Phy Top. Nota: Para este projeto example, configure Clock Controller GUI Si5391A OUT6 para 150 MHz.
sistema pll clk link	A frequência mínima de saída do System PLL para suportar todas as taxas DisplayPort é de 320 MHz. Este projeto example usa uma frequência de saída de 900 MHz (mais alta) para que SysPLL refclk possa ser compartilhado com rx/tx refclk_link que é de 150 MHz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR e Tx PLL Link refclk que fixou em 150 MHz para suportar todas as taxas de dados DisplayPort.
rx_ls_clkout/tx_ls_clkout	DisplayPort Link Speed ​​Clock para clock do núcleo DisplayPort IP. Frequência equivalente à taxa de dados dividida pela largura de dados paralela. Exampem: Frequência = taxa de dados / largura de dados = 8.1G (HBR3) / 40 bits = 202.5 ​​MHz

2.3. Bancada de Simulação
O testbench de simulação simula o loopback serial DisplayPort TX para RX.
Figura 9. DisplayPort Intel FPGA IP Modo Simplex Simulação Testbench Diagrama de blocosTabela 6. Componentes do Testbench

Componente	Descrição
Gerador de padrão de vídeo	Este gerador produz padrões de barra de cores que você pode configurar. Você pode parametrizar o tempo do formato de vídeo.
Controle de Bancada de Teste	Este bloco controla a sequência de teste da simulação e gera os sinais de estímulo necessários ao núcleo TX. O bloco de controle testbench também lê o valor CRC da fonte e do coletor para fazer comparações.
Verificador de frequência do relógio de velocidade do link RX	Este verificador verifica se a frequência de clock recuperada do transceptor RX corresponde à taxa de dados desejada.
Verificador de frequência do relógio de velocidade do link TX	Este verificador verifica se a frequência de clock recuperada do transceptor TX corresponde à taxa de dados desejada.

O testbench de simulação faz as seguintes verificações:
Tabela 7. Verificações de banco de teste

Critérios de teste	Verificação
• Treinamento de link em taxa de dados HBR3 • Leia os registros DPCD para verificar se o status DP define e mede a frequência de velocidade do link TX e RX.	Integra o verificador de frequência para medir a velocidade do link saída de freqüência do relógio do transceptor TX e RX.
• Execute o padrão de vídeo de TX para RX. • Verifique o CRC da fonte e do coletor para verificar se eles correspondem	• Conecta o gerador de padrão de vídeo à fonte DisplayPort para gerar o padrão de vídeo. • Em seguida, o controle Testbench lê os CRCs Source e Sink dos registradores DPTX e DPRX e compara para garantir que ambos os valores CRC sejam idênticos. Observação: para garantir que o CRC seja calculado, você deve habilitar o parâmetro de automação de teste Support CTS.

Histórico de revisão de documentos para F-Tile DisplayPort Intel FPGA IP Design Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2022.09.02	22.	20.0.1	•Título do documento alterado de DisplayPort Intel Agilex F-Tile FPGA IP Design Example Guia do usuário para F-Tile DisplayPort Intel FPGA IP Design Example Guia do Usuário. • AXIS Video Design Ex ativadoampvariante. • Projeto de taxa estática removido e substituído por projeto de taxa múltipla Exampeu. •Removida a observação no DisplayPort Intel FPGA IP Design Example Guia de início rápido que diz que a versão do software Intel Quartus Prime 21.4 suporta apenas o projeto preliminar Examples. •Substituída a figura da Estrutura de Diretórios pela figura correta. •Adicionou uma seção Regenerando ELF File em Compilando e testando o design. •Atualizou a seção Requisitos de hardware e software para incluir hardware adicional requisitos.
2021.12.13	21.	20.0.0	Lançamento inicial.

Corporação Intel. Todos os direitos reservados. Intel, o logotipo da Intel e outras marcas da Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas reserva-se o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.
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UG-20347
Identificação: 709308
Versão: 2022.09.02

Documentos / Recursos

Intel F-Tile DisplayPort FPGA IP Design Example [pdf] Guia do Usuário F-Tile DisplayPort FPGA IP Design Examparquivo, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referências

• Manual do usuário