Projekt F-Tile DisplayPort FPGA IP Example
Instrukcja użytkownika
Projekt F-Tile DisplayPort FPGA IP Example
Zaktualizowano dla pakietu Intel® Quartus® Prime Design Suite: 22.2 Wersja IP: 21.0.1
DisplayPort Intel FPGA IP Design Example Skrócona instrukcja obsługi
Urządzenia DisplayPort Intel® F-tile są wyposażone w symulacyjny stół testowy i konstrukcję sprzętową obsługującą kompilację i testowanie sprzętu Projekt IP FPGA np.amppliki dla Intel Agilex™
DisplayPort Intel FPGA IP oferuje następującą konstrukcję npamples:
- Równoległa pętla zwrotna DisplayPort SST bez modułu Pixel Clock Recovery (PCR).
- Równoległa pętla zwrotna DisplayPort SST z interfejsem wideo AXIS
Podczas generowania projektu npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie.
Rysunek 1. Rozwój Stages
Informacje powiązane
- Podręcznik użytkownika DisplayPort Intel FPGA IP
- Migracja do Intel Quartus Prime Pro Edition
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.
Zarejestrowany zgodnie z ISO 9001: 2015
1.1. Struktura katalogów
Rysunek 2. Struktura katalogów
Tabela 1. Projekt Przykłample Komponenty
| Lornetka składana | Files |
| rtl/rdzeń | dp_core.ip |
| dp_rx . ip | |
| dp_tx. ip | |
| rtl/rx_phy | dp_gxb_rx/ ((blok konstrukcyjny DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sw | |
| rtl/tx_phy | dp_gxb_rx/ ((blok konstrukcyjny DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Wymagania dotyczące sprzętu i oprogramowania
Firma Intel używa następującego sprzętu i oprogramowania do testowania projektu, npampna:
Sprzęt komputerowy
- Zestaw rozwojowy Intel Agilex serii I
- Źródłowy procesor graficzny DisplayPort
- Zlew DisplayPort (monitor)
- Karta córka Bitec DisplayPort FMC, wersja 8C
- Kable DisplayPort
Oprogramowanie
- Intel Quartus® Prime
- Synopsys* Symulator VCS
1.3. Generowanie projektu
Użyj edytora parametrów DisplayPort Intel FPGA IP w oprogramowaniu Intel Quartus Prime, aby wygenerować projekt npample.
Rysunek 3. Generowanie przepływu projektowania
- Wybierz Narzędzia ➤ Katalog IP i wybierz Intel Agilex F-tile jako rodzinę urządzeń docelowych.
Notatka: Projekt npample obsługuje tylko urządzenia Intel Agilex F-tile. - W katalogu IP znajdź i kliknij dwukrotnie DisplayPort Intel FPGA IP. Zostanie wyświetlone okno Nowa odmiana adresu IP.
- Podaj nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmian IP w a file o nazwie .ip.
- Wybierz urządzenie Intel Agilex F-tile w polu Urządzenie lub zachowaj domyślny wybór urządzenia z oprogramowaniem Intel Quartus Prime.
- Kliknij OK. Pojawia się edytor parametrów.
- Skonfiguruj żądane parametry zarówno dla TX, jak i RX.
- Zgodnie z projektem Example wybierz DisplayPort SST Parallel Loopback Without PCR.
- Wybierz Simulation, aby wygenerować testbench, i wybierz Synthesis, aby wygenerować projekt sprzętu, npample. Musisz wybrać co najmniej jedną z tych opcji, aby wygenerować projekt, npample fileS. Jeśli wybierzesz oba, czas generowania będzie dłuższy.
- W przypadku zestawu rozwojowego docelowego wybierz zestaw deweloperski Intel Agilex I-Series SOC. Powoduje to zmianę urządzenia docelowego wybranego w kroku 4 w celu dopasowania do urządzenia w zestawie deweloperskim. W przypadku zestawu rozwojowego SOC Intel Agilex serii I domyślnym urządzeniem jest AGIB027R31B1E2VR0.
- Kliknij Generuj Exampprojekt.
1.4. Symulacja projektu
Projekt DisplayPort Intel FPGA IP npample testbench symuluje szeregową pętlę zwrotną z instancji TX do instancji RX. Wewnętrzny moduł generatora wzorców wideo steruje instancją DisplayPort TX, a wyjście wideo instancji RX łączy się z kontrolerami CRC w stanowisku testowym.
Rysunek 4. Przebieg symulacji projektowej
- Przejdź do folderu symulatora Synopsys i wybierz VCS.
- Uruchom skrypt symulacji.
Źródło vcs_sim.sh - Skrypt wykonuje Quartus TLG, kompiluje i uruchamia testbench w symulatorze.
- Przeanalizuj wynik.
Udana symulacja kończy się porównaniem Source i Sink SRC.
1.5. Kompilacja i testowanie projektu
Rysunek 5. Kompilowanie i symulowanie projektu
Aby skompilować i uruchomić test demonstracyjny na sprzęcie example design, wykonaj następujące kroki:
- Upewnij się, że sprzęt exampGenerowanie projektu le jest zakończone.
- Uruchom oprogramowanie Intel Quartus Prime Pro Edition i otwórz / quartus/agi_dp_demo.qpf.
- Kliknij Przetwarzanie ➤ Rozpocznij kompilację.
- Po pomyślnej kompilacji oprogramowanie Intel Quartus Prime Pro Edition generuje plik .sof file w określonym katalogu.
- Podłącz złącze DisplayPort RX na karcie córki Bitec do zewnętrznego źródła DisplayPort, takiego jak karta graficzna w komputerze.
- Podłącz złącze DisplayPort TX na karcie córki Bitec do urządzenia zlewozmywakowego DisplayPort, takiego jak analizator wideo lub monitor komputerowy.
- Upewnij się, że wszystkie przełączniki na płycie rozwojowej znajdują się w położeniu domyślnym.
- Skonfiguruj wybrane urządzenie Intel Agilex F-Tile na płycie rozwojowej, korzystając z wygenerowanego pliku .sof file (Narzędzia ➤ Programista ).
- Urządzenie zlewozmywakowe DisplayPort wyświetla wideo wygenerowane ze źródła wideo.
Informacje powiązane
Podręcznik użytkownika zestawu rozwojowego FPGA Intel Agilex serii I/
1.5.1. Regenerujący ELF File
Domyślnie plik ELF file jest generowany podczas generowania projektu dynamicznego, npample.
Jednak w niektórych przypadkach trzeba zregenerować ELF file jeśli zmodyfikujesz oprogramowanie file lub zregeneruj plik dp_core.qsys file. Regenerowanie pliku dp_core.qsys file aktualizuje plik .sopcinfo file, co wymaga regeneracji ELF file.
- Iść do /software i w razie potrzeby edytuj kod.
- Iść do /script i wykonaj następujący skrypt kompilacji: source build_sw.sh
• W systemie Windows wyszukaj i otwórz powłokę poleceń Nios II. W powłoce poleceń Nios II przejdź do /script i wykonaj source build_sw.sh.
Notatka: Aby wykonać skrypt kompilacji w systemie Windows 10, Twój system wymaga podsystemów Windows dla systemu Linux (WSL). Więcej informacji na temat etapów instalacji WSL można znaleźć w Podręczniku programisty oprogramowania Nios II.
• W systemie Linux uruchom Projektanta platformy i otwórz Narzędzia ➤ Powłoka poleceń Nios II. W powłoce poleceń Nios II przejdź do /script i wykonaj source build_sw.sh. - Upewnij się, że .elf file jest generowany w /oprogramowanie/ dp_demo.
- Pobierz wygenerowany plik .elf file do FPGA bez ponownej kompilacji pliku .sof file uruchamiając następujący skrypt: nios2-download /software/dp_demo/*.elf
- Naciśnij przycisk resetowania na płycie FPGA, aby nowe oprogramowanie zaczęło obowiązywać.
1.6. DisplayPort Intel FPGA IP Design Example Parametry
Tabela 2. DisplayPort Intel FPGA IP Design Example Ograniczenie QSF dla urządzenia Intel Agilex Ftile
| Ograniczenie QSF |
Opis |
| set_global_przypisanie -nazwa VERILOG_MACRO „__DISPLAYPORT_support__=1” |
Począwszy od wersji Quartus 22.2 to ograniczenie QSF jest potrzebne, aby umożliwić niestandardowy przepływ SRC (kontroler miękkiego resetowania) DisplayPort |
Tabela 3. DisplayPort Intel FPGA IP Design Example Parametry dla urządzenia Intel Agilex F-tile Device
| Parametr | Wartość | Opis |
| Dostępny projekt Example | ||
| Wybierz projekt | •Nic • Równoległe sprzężenie zwrotne DisplayPort SST bez PCR •Pętla zwrotna równoległa DisplayPort SST z interfejsem wideo AXIS |
Wybierz projekt npampplik do wygenerowania. •Brak: brak projektu, npampPlik jest dostępny dla bieżącego wyboru parametrów. • Równoległe sprzężenie zwrotne DisplayPort SST bez PCR: Ten projekt npample demonstruje równoległą pętlę zwrotną z ujścia DisplayPort do źródła DisplayPort bez modułu Pixel Clock Recovery (PCR) po włączeniu parametru Enable Video Input Image Port. •Pętla zwrotna równoległa DisplayPort SST z interfejsem wideo AXIS: Ten projekt npampPlik przedstawia równoległą pętlę zwrotną od ujścia DisplayPort do źródła DisplayPort z interfejsem AXIS Video, gdy opcja Włącz aktywne protokoły danych wideo jest ustawiona na AXIS-VVP Full. |
| Projekt Example Files | ||
| Symulacja | Włącz, wyłącz | Włącz tę opcję, aby wygenerować niezbędne files dla stanowiska testowego do symulacji. |
| Synteza | Włącz, wyłącz | Włącz tę opcję, aby wygenerować niezbędne files do kompilacji Intel Quartus Prime i projektowania sprzętu. |
| Wygenerowany format HDL | ||
| Spowodować File Format | Verilog, VHDL | Wybierz preferowany format HDL dla wygenerowanego projektu, npample fileustawić. Uwaga: ta opcja określa jedynie format wygenerowanego adresu IP najwyższego poziomu files. Wszystkie inne files (npample testbenches i najwyższy poziom files do demonstracji sprzętu) są w formacie Verilog HDL. |
| Zestaw rozwojowy celu | ||
| Wybierz tablicę | •Brak zestawu rozwojowego •Intel Agilex serii I Zestaw deweloperski |
Wybierz płytkę dla docelowego projektu, npample. |
| Parametr | Wartość | Opis |
| •Brak zestawu rozwojowego: Ta opcja wyklucza wszystkie aspekty sprzętowe projektu, npample. Rdzeń P ustawia wszystkie przypisania pinów na piny wirtualne. •Zestaw deweloperski FPGA Intel Agilex serii I: Ta opcja automatycznie wybiera urządzenie docelowe projektu, aby pasowało do urządzenia w tym zestawie deweloperskim. Możesz zmienić urządzenie docelowe za pomocą parametru Zmień urządzenie docelowe, jeśli wersja Twojej płytki ma inny wariant urządzenia. Rdzeń IP ustawia wszystkie przypisania pinów zgodnie z zestawem deweloperskim. Uwaga: Wstępny projekt npampplik nie jest funkcjonalnie weryfikowany na sprzęcie w tej wersji Quartus. •Custom Development Kit: Ta opcja umożliwia projektowanie npampplik do przetestowania na zestawie programistycznym innej firmy z układem Intel FPGA. Może być konieczne samodzielne ustawienie przypisań pinów. |
||
| Urządzenie docelowe | ||
| Zmień urządzenie docelowe | Włącz, wyłącz | Włącz tę opcję i wybierz preferowany wariant urządzenia dla zestawu deweloperskiego. |
Projekt równoległej pętli zwrotnej Examples
Projekt DisplayPort Intel FPGA IP npampPliki przedstawiają równoległą pętlę zwrotną z instancji DisplayPort RX do instancji DisplayPort TX bez modułu Pixel Clock Recovery (PCR).
Tabela 4. DisplayPort Intel FPGA IP Design Exampplik dla urządzenia Intel Agilex F-tile
| Projekt Example | Oznaczenie | Szybkość transmisji danych | Tryb kanału | Typ sprzężenia zwrotnego |
| Równoległa pętla zwrotna DisplayPort SST bez PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simpleks | Równolegle bez PCR |
| Równoległa pętla zwrotna DisplayPort SST z interfejsem wideo AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simpleks | Równolegle z interfejsem wideo AXIS |
2.1. Konstrukcja z równoległą pętlą zwrotną Intel Agilex F-tile DisplayPort SST Cechy
Projekt równoległej pętli zwrotnej SST, npampPliki przedstawiają transmisję pojedynczego strumienia wideo z ujścia DisplayPort do źródła DisplayPort.
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.
Zarejestrowany zgodnie z ISO 9001: 2015
Rysunek 6. Równoległa pętla zwrotna Intel Agilex F-tile DisplayPort SST bez PCR
- W tym wariancie parametr źródła DisplayPort, TX_SUPPORT_IM_ENABLE, jest włączony i używany jest interfejs obrazu wideo.
- Zlew DisplayPort odbiera strumień wideo i/lub audio z zewnętrznego źródła wideo, takiego jak GPU, i dekoduje go do równoległego interfejsu wideo.
- Wyjście wideo DisplayPort sink bezpośrednio steruje interfejsem źródłowego wideo DisplayPort i koduje do głównego łącza DisplayPort przed przesłaniem do monitora.
- IOPLL steruje zarówno ujściem DisplayPort, jak i źródłowymi zegarami wideo ze stałą częstotliwością.
- Jeśli parametr MAX_LINK_RATE ujścia i źródła DisplayPort jest skonfigurowany na HBR3, a PIXELS_PER_CLOCK jest skonfigurowany na Quad, zegar wideo działa z częstotliwością 300 MHz, aby obsługiwać szybkość pikseli 8Kp30 (1188/4 = 297 MHz).
Rysunek 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback z AXIS Video Interfejs
- W tym wariancie dla parametru źródła i ujścia DisplayPort wybierz opcję AXIS-VVP FULL w opcji WŁĄCZ AKTYWNE PROTOKOŁY DANYCH WIDEO, aby włączyć interfejs danych wideo Axis.
- Zlew DisplayPort odbiera strumień wideo i/lub audio z zewnętrznego źródła wideo, takiego jak GPU, i dekoduje go do równoległego interfejsu wideo.
- DisplayPort Sink konwertuje strumień danych wideo na dane wideo osi i steruje interfejsem danych wideo osi źródłowej DisplayPort za pośrednictwem bufora ramki wideo VVP. Źródło DisplayPort konwertuje dane wideo osi na główne łącze DisplayPort przed przesłaniem do monitora.
- W tym wariancie projektu istnieją trzy główne zegary wideo, a mianowicie rx/tx_axi4s_clk, rx_vid_clk i tx_vid_clk. axi4s_clk działa z częstotliwością 300 MHz dla obu modułów AXIS w źródle i ujściu. rx_vid_clk obsługuje potok DP Sink Video z częstotliwością 300 MHz (w celu obsługi dowolnej rozdzielczości do 8Kp30 4PIP), podczas gdy tx_vid_clk obsługuje potok DP Source Video z rzeczywistą częstotliwością zegara pikseli (dzieloną przez PIP).
- Ten wariant projektu automatycznie konfiguruje częstotliwość tx_vid_clk poprzez programowanie I2C na wbudowany OSC SI5391B, gdy projekt wykryje zmianę rozdzielczości.
- W tym wariancie projektu dostępna jest tylko stała liczba rozdzielczości, wstępnie zdefiniowana w oprogramowaniu DisplayPort, a mianowicie:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Schemat zegara
Schemat taktowania ilustruje domeny zegara w projekcie DisplayPort Intel FPGA IP npample.
Rysunek 8. Schemat taktowania urządzenia nadawczo-odbiorczego Intel Agilex F-tile DisplayPort
Tabela 5. Sygnały schematu taktowania
| Zegar na schemacie |
Opis |
| Odn. SysPLL | F-tile Zegar referencyjny PLL systemu, którym może być dowolna częstotliwość zegara podzielna przez system PLL dla tej częstotliwości wyjściowej. W tym projekcie npample, system_pll_clk_link i rx/tx refclk_link korzystają z tego samego 150 MHz SysPLL refclk. |
| Zegar na schemacie | Opis |
| Musi to być wolny zegar, który jest podłączony od dedykowanego styku zegara referencyjnego nadajnika-odbiornika do wejściowego portu zegara referencyjnego i systemowego zegara PLL IP, przed podłączeniem odpowiedniego portu wyjściowego do DisplayPort Phy Top. Uwaga: w przypadku tego projektu npample, skonfiguruj kontroler zegara GUI Si5391A OUT6 na 150 MHz. |
|
| system pll kliknij link | Minimalna częstotliwość wyjściowa systemu PLL obsługująca wszystkie szybkości DisplayPort wynosi 320 MHz. Ten projekt exampplik wykorzystuje częstotliwość wyjściową 900 MHz (najwyższą), dzięki czemu SysPLL refclk może być współdzielony z rx/tx refclk_link, który wynosi 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR i Tx PLL Link refclk, które są ustawione na 150 MHz, aby obsługiwać wszystkie szybkości transmisji danych DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | Szybkość łącza DisplayPort Zegar do zegara Rdzeń DisplayPort IP. Częstotliwość odpowiadająca szybkości transmisji danych dzielonej przez równoległą szerokość danych. Exampna: Częstotliwość = szybkość transmisji danych / szerokość danych = 8.1 G (HBR3) / 40 bitów = 202.5 MHz |
2.3. Stanowisko testowe symulacji
Testbench symulacyjny symuluje szeregową pętlę zwrotną DisplayPort TX do RX.
Rysunek 9. Schemat blokowy symulacji trybu testbench DisplayPort Intel FPGA IP Simplex
Tabela 6. Elementy stanowiska testowego
| Część | Opis |
| Generator wzorców wideo | Ten generator tworzy wzorce pasków kolorów, które można konfigurować. Możesz sparametryzować taktowanie formatu wideo. |
| Kontrola stanowiska testowego | Ten blok kontroluje sekwencję testową symulacji i generuje niezbędne sygnały stymulacyjne do rdzenia TX. Blok kontrolny stanowiska testowego odczytuje również wartość CRC zarówno ze źródła, jak i z ujścia, aby dokonać porównań. |
| Kontroler częstotliwości zegara łącza RX | Ten kontroler sprawdza, czy odzyskana częstotliwość zegara nadajnika-odbiornika RX odpowiada żądanej szybkości transmisji danych. |
| Sprawdzanie częstotliwości zegara łącza TX | Ten kontroler sprawdza, czy odzyskana częstotliwość zegara nadajnika-odbiornika TX odpowiada żądanej szybkości transmisji danych. |
Stół testowy do symulacji przeprowadza następujące weryfikacje:
Tabela 7. Weryfikacja na stanowisku testowym
| Kryteria testowe |
Weryfikacja |
| • Szkolenie łącza z szybkością transmisji danych HBR3 • Odczytaj rejestry DPCD, aby sprawdzić, czy stan DP ustawia i mierzy częstotliwość łącza TX i RX. |
Integruje funkcję sprawdzania częstotliwości w celu pomiaru szybkości łącza częstotliwość wyjściowa zegara z transceivera TX i RX. |
| • Uruchom wzorzec wideo od TX do RX. • Sprawdź CRC dla źródła i ujścia, aby sprawdzić, czy są zgodne |
• Łączy generator wzoru wideo ze źródłem DisplayPort w celu wygenerowania wzoru wideo. • Kontrola Testbench następnie odczytuje zarówno CRC Source, jak i Sink z rejestrów DPTX i DPRX i porównuje, aby upewnić się, że obie wartości CRC są identyczne. Uwaga: Aby mieć pewność, że CRC zostanie obliczone, musisz włączyć parametr Automatyzacja testu Support CTS. |
Historia wersji dokumentu dla F-Tile DisplayPort Intel FPGA IP Design Example Podręcznik użytkownika
| Wersja dokumentu | Wersja Intel Quartus Prime | Wersja IP | Zmiany |
| 2022.09.02 | 22. | 20.0.1 | •Zmieniono tytuł dokumentu z DisplayPort Intel Agilex F-Tile FPGA IP Design Example Podręcznik użytkownika F-Tile DisplayPort Intel FPGA IP Design Example Podręcznik użytkownika. •Włączono rozwiązanie AXIS Video Design Exampwariant. •Usunięto projekt Static Rate i zastąpiono go Multi Rate Design Example. • Usunięto notatkę z DisplayPort Intel FPGA IP Design Example Przewodnik szybkiego startu z informacją, że wersja oprogramowania Intel Quartus Prime 21.4 obsługuje tylko wersję Preliminary Design Examples. •Zastąpiono rysunek struktury katalogów poprawnym rysunkiem. •Dodano sekcję Regeneracja ELF File w części Kompilowanie i testowanie projektu. • Zaktualizowano sekcję Wymagania dotyczące sprzętu i oprogramowania, aby uwzględnić dodatkowy sprzęt wymagania. |
| 2021.12.13 | 21. | 20.0.0 | Pierwsze wydanie. |
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.
Zarejestrowany zgodnie z ISO 9001: 2015
Wersja online
Wyślij opinię
UG-20347
Identyfikator: 709308
Wersja: 2022.09.02
Dokumenty / Zasoby
 |
Intel F-Tile DisplayPort FPGA IP Design Example [plik PDF] Instrukcja użytkownika Projekt F-Tile DisplayPort FPGA IP Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
