F-Tile DisplayPort FPGA IP Design Eksample
Brukerveiledning
F-Tile DisplayPort FPGA IP Design Eksample
Oppdatert for Intel® Quartus® Prime Design Suite: 22.2 IP-versjon: 21.0.1
DisplayPort Intel FPGA IP Design Eksample Hurtigstartguide
DisplayPort Intel® F-tile-enhetene har en simulerende testbenk og en maskinvaredesign som støtter kompilering og maskinvaretesting FPGA IP-design f.eks.amples for Intel Agilex™
DisplayPort Intel FPGA IP tilbyr følgende design f.eksamples:
- DisplayPort SST parallell loopback uten en Pixel Clock Recovery (PCR)-modul
- DisplayPort SST parallell loopback med AXIS Video Interface
Når du genererer et design f.eksample, oppretter parametereditoren automatisk fileer nødvendig for å simulere, kompilere og teste designet i maskinvare.
Figur 1. Utvikling Stages
Relatert informasjon
- DisplayPort Intel FPGA IP brukerveiledning
- Migrerer til Intel Quartus Prime Pro Edition
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
ISO 9001: 2015 Registrert
1.1. Katalogstruktur
Figur 2. Katalogstruktur
Tabell 1. Design Eksample Komponenter
| Mapper | Files |
| rtl/kjerne | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX byggestein) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX byggestein) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Maskinvare- og programvarekrav
Intel bruker følgende maskinvare og programvare for å teste designet, f.eksampde:
Maskinvare
- Intel Agilex I-Series Development Kit
- DisplayPort-kilde GPU
- DisplayPort-vask (skjerm)
- Bitec DisplayPort FMC datterkort Revisjon 8C
- DisplayPort-kabler
Programvare
- Intel Quartus® Prime
- Synopsys* VCS Simulator
1.3. Generering av designet
Bruk DisplayPort Intel FPGA IP-parameterredigering i Intel Quartus Prime-programvaren for å generere design f.eksample.
Figur 3. Generering av designflyten
- Velg Tools ➤ IP Catalog, og velg Intel Agilex F-tile som målenhetsfamilien.
Note: Designet eksample støtter bare Intel Agilex F-tile-enheter. - Finn og dobbeltklikk på DisplayPort Intel FPGA IP i IP-katalogen. Vinduet Ny IP-variasjon vises.
- Angi et toppnivånavn for din egendefinerte IP-variant. Parametereditoren lagrer IP-variasjonsinnstillingene i en file navngitt .ip.
- Velg en Intel Agilex F-tile-enhet i Enhet-feltet, eller behold standard Intel Quartus Prime-programvareenhetsvalg.
- Klikk OK. Parametereditoren vises.
- Konfigurer ønskede parametere for både TX og RX.
- Under Design Exampi fanen, velg DisplayPort SST Parallell Loopback Without PCR.
- Velg Simulering for å generere testbenken, og velg Syntese for å generere maskinvaredesignet, f.eksample. Du må velge minst ett av disse alternativene for å generere designet f.eksample files. Hvis du velger begge, blir generasjonstiden lengre.
- For Target Development Kit, velg Intel Agilex I-Series SOC Development Kit. Dette fører til at målenheten valgt i trinn 4 endres for å matche enheten på utviklingssettet. For Intel Agilex I-Series SOC Development Kit er standardenheten AGIB027R31B1E2VR0.
- Klikk Generer eksample Design.
1.4. Simulering av designet
DisplayPort Intel FPGA IP-design eksample testbench simulerer en seriell loopback-design fra en TX-forekomst til en RX-forekomst. En intern videomønstergeneratormodul driver DisplayPort TX-forekomsten og RX-forekomstens videoutgang kobles til CRC-brikker i testbenken.
Figur 4. Designsimuleringsflyt
- Gå til Synopsys simulator-mappen og velg VCS.
- Kjør simuleringsskript.
Kilde vcs_sim.sh - Skriptet utfører Quartus TLG, kompilerer og kjører testbenken i simulatoren.
- Analyser resultatet.
En vellykket simulering avsluttes med Source og Sink SRC-sammenligning.
1.5. Kompilering og testing av designet
Figur 5. Kompilere og simulere designet
For å kompilere og kjøre en demonstrasjonstest på maskinvaren f.eksampfor design, følg disse trinnene:
- Sørg for maskinvare f.eksampdesigngenerasjonen er fullført.
- Start Intel Quartus Prime Pro Edition-programvaren og åpne / quartus/agi_dp_demo.qpf.
- Klikk på Behandler ➤ Start kompilering.
- Etter vellykket kompilering genererer Intel Quartus Prime Pro Edition-programvaren en .sof file i din spesifiserte katalog.
- Koble DisplayPort RX-kontakten på Bitec-datterkortet til en ekstern DisplayPort-kilde, for eksempel grafikkortet på en PC.
- Koble DisplayPort TX-kontakten på Bitec-datterkortet til en DisplayPort-vaskeenhet, for eksempel en videoanalysator eller en PC-skjerm.
- Sørg for at alle brytere på utviklingskortet er i standardposisjon.
- Konfigurer den valgte Intel Agilex F-Tile-enheten på utviklingskortet ved å bruke den genererte .sof file (Verktøy ➤ Programmerer ).
- DisplayPort-vaskeenheten viser videoen generert fra videokilden.
Relatert informasjon
Intel Agilex I-Series FPGA Development Kit brukerveiledning/
1.5.1. Regenererende ELF File
Som standard er ELF file genereres når du genererer det dynamiske designet f.eksample.
I noen tilfeller må du imidlertid regenerere ELF file hvis du endrer programvaren file eller regenerer dp_core.qsys file. Regenererer dp_core.qsys file oppdaterer .sopcinfo file, som krever at du regenererer ELF file.
- Gå til /software og rediger koden om nødvendig.
- Gå til /script og utfør følgende byggeskript: source build_sw.sh
• På Windows, søk og åpne Nios II Command Shell. I Nios II Command Shell, gå til /script og utfør kilden build_sw.sh.
Note: For å utføre byggeskript på Windows 10, krever systemet ditt Windows Subsystems for Linux (WSL). For mer informasjon om WSL-installasjonstrinn, se Nios II Software Developer Handbook.
• På Linux starter du plattformdesigneren og åpner Verktøy ➤ Nios II Command Shell. I Nios II Command Shell, gå til /script og utfør kilden build_sw.sh. - Sørg for at en .elf file er generert i /programvare/ dp_demo.
- Last ned den genererte .elf file inn i FPGA uten å rekompilere .sof file ved å kjøre følgende skript: nios2-download /software/dp_demo/*.elf
- Trykk på tilbakestillingsknappen på FPGA-kortet for at den nye programvaren skal tre i kraft.
1.6. DisplayPort Intel FPGA IP Design Eksample Parametere
Tabell 2. DisplayPort Intel FPGA IP-design Eksample QSF-begrensning for Intel Agilex Ftile-enhet
| QSF-begrensning | Beskrivelse |
| set_global_assignment -navn VERILOG_MACRO «__DISPLAYPORT_support__=1» | Fra Quartus 22.2 og utover er denne QSF-begrensningen nødvendig for å aktivere DisplayPort tilpasset SRC (Soft Reset Controller) flyt |
Tabell 3. DisplayPort Intel FPGA IP-design Eksample Parametere for Intel Agilex F-tile-enhet
| Parameter | Verdi | Beskrivelse |
| Tilgjengelig Design Eksample | ||
| Velg design | •Ingen •DisplayPort SST Parallell Loopback uten PCR •DisplayPort SST Parallell Loopback med AXIS Video Interface | Velg design eksample som skal genereres. •Ingen: Ingen design eksample er tilgjengelig for gjeldende parametervalg. •DisplayPort SST Parallell Loopback uten PCR: Denne designen f.eksample demonstrerer parallell tilbakekobling fra DisplayPort-sink til DisplayPort-kilde uten en Pixel Clock Recovery (PCR)-modul når du slår på Enable Video Input Image Port-parameteren. •DisplayPort SST Parallell Loopback med AXIS Video Interface: Denne utformingen f.eksample demonstrerer parallell tilbakekobling fra DisplayPort-sink til DisplayPort-kilde med AXIS Video-grensesnitt når Enable Active Video Data Protocols er satt til AXIS-VVP Full. |
| Design Eksample Files | ||
| Simulering | På, av | Slå på dette alternativet for å generere det nødvendige files for simuleringstestbenken. |
| Syntese | På, av | Slå på dette alternativet for å generere det nødvendige files for Intel Quartus Prime-kompilering og maskinvaredesign. |
| Generert HDL-format | ||
| Generere File Format | Verilog, VHDL | Velg ditt foretrukne HDL-format for det genererte designet, f.eksample filesett. Merk: Dette alternativet bestemmer bare formatet for den genererte toppnivå-IP-en files. Alle andre files (f.eksample testbenker og toppnivå files for maskinvaredemonstrasjon) er i Verilog HDL-format. |
| Target Development Kit | ||
| Velg styre | •Ingen utviklingssett •Intel Agilex I-Series Utviklingssett | Velg brettet for det målrettede designet, f.eksample. |
| Parameter | Verdi | Beskrivelse |
| •Ingen utviklingssett: Dette alternativet utelukker alle maskinvareaspekter for designet, f.eksample. P-kjernen setter alle pin-tilordninger til virtuelle pinner. •Intel Agilex I-Series FPGA Development Kit: Dette alternativet velger automatisk prosjektets målenhet for å matche enheten på dette utviklingssettet. Du kan endre målenheten ved å bruke parameteren Change Target Device hvis tavlerevisjonen din har en annen enhetsvariant. IP-kjernen setter alle pin-tilordninger i henhold til utviklingssettet. Merk: Foreløpig design Eksample er ikke funksjonelt verifisert på maskinvare i denne Quartus-utgivelsen. • Tilpasset utviklingssett: Dette alternativet lar designen f.eksample som skal testes på et tredjeparts utviklingssett med en Intel FPGA. Det kan hende du må angi pin-tilordningene på egen hånd. | ||
| Målrettingsenhet | ||
| Endre målenhet | På, av | Slå på dette alternativet og velg den foretrukne enhetsvarianten for utviklingssettet. |
Parallell Loopback Design Eksamples
DisplayPort Intel FPGA IP-design eksamples viser parallell tilbakekobling fra DisplayPort RX-forekomst til DisplayPort TX-forekomst uten en Pixel Clock Recovery (PCR)-modul.
Tabell 4. DisplayPort Intel FPGA IP-design Eksample for Intel Agilex F-tile-enhet
| Design Eksample | Betegnelse | Datahastighet | Kanalmodus | Loopback Type |
| DisplayPort SST parallell loopback uten PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Enkelt | Parallell uten PCR |
| DisplayPort SST parallell loopback med AXIS Video Interface | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Enkelt | Parallellt med AXIS Video Interface |
2.1. Intel Agilex F-tile DisplayPort SST Parallell Loopback Design Funksjoner
SST parallell loopback-design eksamples viser overføring av en enkelt videostrøm fra DisplayPort-vasken til DisplayPort-kilden.
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester. *Andre navn og merker kan gjøres krav på som andres eiendom.
ISO 9001: 2015 Registrert
Figur 6. Intel Agilex F-tile DisplayPort SST Parallell Loopback uten PCR
- I denne varianten er DisplayPort-kildens parameter, TX_SUPPORT_IM_ENABLE, slått på og videobildegrensesnittet brukes.
- DisplayPort-vasken mottar video- og/eller lydstrømming fra ekstern videokilde som GPU og dekoder den til parallelt videogrensesnitt.
- DisplayPort-vaskevideoutgangen driver DisplayPort-kildevideogrensesnittet direkte og koder til DisplayPort-hovedkoblingen før overføring til skjermen.
- IOPLL driver både DisplayPort-vasken og kildevideoklokkene med en fast frekvens.
- Hvis DisplayPort-vasken og kildens MAX_LINK_RATE-parameter er konfigurert til HBR3 og PIXELS_PER_CLOCK er konfigurert til Quad, kjører videoklokken på 300 MHz for å støtte 8Kp30 pikselhastighet (1188/4 = 297 MHz).
Figur 7. Intel Agilex F-tile DisplayPort SST Parallell Loopback med AXIS Video Grensesnitt
- I denne varianten, DisplayPort-kilde- og synkeparameteren, velg AXIS-VVP FULL i ENABLE ACTIVE VIDEO DATA PROTOCOLS for å aktivere Axis Video Data Interface.
- DisplayPort-vasken mottar video- og/eller lydstrømming fra ekstern videokilde som GPU og dekoder den til parallelt videogrensesnitt.
- DisplayPort Sink konverterer videodatastrøm til aksevideodata og driver DisplayPort-kildeaksens videodatagrensesnitt gjennom VVP Video Frame Buffer. DisplayPort-kilde konverterer aksevideodata til DisplayPort-hovedkobling før overføring til skjermen.
- I denne designvarianten er det tre hovedvideoklokker, nemlig rx/tx_axi4s_clk, rx_vid_clk og tx_vid_clk. axi4s_clk kjører på 300 MHz for begge AXIS-modulene i Source og Sink. rx_vid_clk kjører DP Sink Video-pipeline på 300 MHz (for å støtte enhver oppløsning på opptil 8Kp30 4PIPs), mens tx_vid_clk kjører DP Source Video-pipeline på den faktiske Pixel Clock-frekvensen (delt på PIPs).
- Denne designvarianten konfigurerer automatisk tx_vid_clk-frekvensen gjennom I2C-programmering til innebygd SI5391B OSC når designet oppdager en bryter i oppløsningen.
- Denne designvarianten viser bare et fast antall oppløsninger som forhåndsdefinert i DisplayPort-programvaren, nemlig:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Klokkeskjema
Klokkeskjemaet illustrerer klokkedomenene i DisplayPort Intel FPGA IP-design, f.eksample.
Figur 8. Klokkeskjema for Intel Agilex F-tile DisplayPort Transceiver
Tabell 5. Klokkeskjemasignaler
| Klokke i diagrammet | Beskrivelse |
| SysPLL refclk | F-tile System PLL referanseklokke som kan være en hvilken som helst klokkefrekvens som er delbar med System PLL for den utgangsfrekvensen. I dette designet eksample, system_pll_clk_link og rx/tx refclk_link deler samme 150 MHz SysPLL refclk. |
| Klokke i diagrammet | Beskrivelse |
| Det må være en ledig klokke som er koblet fra en dedikert transceiver-referanseklokkepinne til inngangsklokkeporten til Reference and System PLL Clocks IP, før den tilsvarende utgangsporten kobles til DisplayPort Phy Top. Merk: For dette designet eksample, konfigurer Clock Controller GUI Si5391A OUT6 til 150 MHz. | |
| system pll clk link | Minimum System PLL-utgangsfrekvens for å støtte alle DisplayPort-hastigheter er 320 MHz. Dette designet eksample bruker en 900 MHz (høyeste) utgangsfrekvens slik at SysPLL refclk kan deles med rx/tx refclk_link som er 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR og Tx PLL Link refclk som er festet til 150 MHz for å støtte alle DisplayPort-datahastigheter. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Klokke for å klokke DisplayPort IP-kjerne. Frekvens tilsvarende Data Rate divider med parallell databredde. Exampde: Frekvens = datahastighet / databredde = 8.1G (HBR3) / 40 bits = 202.5 MHz |
2.3. Simuleringstestbenk
Simuleringstestbenken simulerer DisplayPort TX seriell loopback til RX.
Figur 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Tabell 6. Testbenkkomponenter
| Komponent | Beskrivelse |
| Videomønstergenerator | Denne generatoren produserer fargelinjemønstre som du kan konfigurere. Du kan parameterisere videoformatets timing. |
| Testbenk kontroll | Denne blokken kontrollerer testsekvensen til simuleringen og genererer de nødvendige stimulussignalene til TX-kjernen. Testbenk-kontrollblokken leser også CRC-verdien fra både kilden og vasken for å gjøre sammenligninger. |
| RX Link Speed Clock Frequency Checker | Denne kontrolløren verifiserer om RX-transceiverens gjenopprettede klokkefrekvens samsvarer med ønsket datahastighet. |
| TX Link Speed Clock Frequency Checker | Denne kontrolløren verifiserer om den gjenopprettede klokkefrekvensen for TX-transceiveren samsvarer med ønsket datahastighet. |
Simuleringstestbenken utfører følgende verifikasjoner:
Tabell 7. Testbenk-verifikasjoner
| Testkriterier | Bekreftelse |
| • Link Training ved Data Rate HBR3 • Les DPCD-registrene for å sjekke om DP-statusen angir og måler både TX- og RX-koblingshastighetsfrekvens. | Integrerer Frequency Checker for å måle koblingshastigheten klokkens frekvensutgang fra TX- og RX-transceiveren. |
| • Kjør videomønster fra TX til RX. • Verifiser CRC for både kilde og synke for å sjekke om de stemmer overens | • Kobler videomønstergeneratoren til DisplayPort-kilden for å generere videomønsteret. • Testbenkkontroll leser deretter ut både kilde- og synke-CRC fra DPTX- og DPRX-registre og sammenligner for å sikre at begge CRC-verdiene er identiske. Merk: For å sikre at CRC beregnes, må du aktivere parameteren Support CTS testautomation. |
Dokumentrevisjonshistorikk for F-Tile DisplayPort Intel FPGA IP-design Eksample brukerveiledning
| Dokumentversjon | Intel Quartus Prime-versjon | IP-versjon | Endringer |
| 2022.09.02 | 22. | 20.0.1 | •Endret dokumenttittel fra DisplayPort Intel Agilex F-Tile FPGA IP Design Example Brukerveiledning til F-Tile DisplayPort Intel FPGA IP-design Eksample brukerveiledning. •Aktivert AXIS Video Design Eksample variant. •Fjernet Static Rate-design og erstattet det med Multi Rate Design Example. •Fjernet merknaden i DisplayPort Intel FPGA IP Design Exampen hurtigstartguide som sier at programvareversjonen Intel Quartus Prime 21.4 kun støtter Preliminary Design Examples. •Erstattet katalogstruktur-figuren med riktig figur. •La til en seksjon Regenerating ELF File under Kompilering og testing av designet. •Oppdaterte delen Maskinvare- og programvarekrav til å inkludere ekstra maskinvare krav. |
| 2021.12.13 | 21. | 20.0.0 | Første utgivelse. |
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
ISO 9001: 2015 Registrert
Online versjon
Send tilbakemelding
UG-20347
ID: 709308
Versjon: 2022.09.02
Dokumenter / Ressurser
 | intel F-Tile DisplayPort FPGA IP Design Eksample [pdfBrukerhåndbok F-Tile DisplayPort FPGA IP Design Eksample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Eksample, IP Design Eksample, UG-20347, 709308 |
