IP FPGA
Reka Bentuk Cthample Panduan Pengguna
F-Tile 25G Ethernet Intel®
Dikemas kini untuk Intel® Quartus®
Suite Reka Bentuk Perdana: 22.3
Versi IP: 1.0.0

Panduan Mula Pantas

F-tile 25G Ethernet Intel FPGA IP untuk peranti Intel Agilex™ menyediakan keupayaan menjana reka bentuk bekasamples untuk konfigurasi yang dipilih.
Rajah 1. Reka Bentuk Cthample Penggunaan

Struktur Direktori

Rajah 2. 25G Ethernet Intel FPGA IP Design Example Struktur Direktori

• simulasi files (testbench untuk simulasi sahaja) terletak diample_dir>/example_testbench.
• Reka bentuk kompilasi sahaja example terletak diample_dir>/ reka bentuk_ujian_kompilasi.
• Konfigurasi perkakasan dan ujian files (reka bentuk example dalam perkakasan) terletak diample_dir>/perkakasan_test_design.

Jadual 1. Direktori dan File Penerangan

File Nama	Penerangan
eth_ex_25g.qpf	Projek Intel Quartus® Prime file.
eth_ex_25g.qsf	Tetapan projek Intel Quartus Prime file.
eth_ex_25g.sdc	Kekangan Reka Bentuk Synopsys file. Anda boleh menyalin dan mengubah suai ini file untuk reka bentuk teras 25GbE Intel FPGA IP anda sendiri.
eth_ex_25g.v	Reka bentuk Verilog HDL peringkat atas example file. Reka bentuk saluran tunggal menggunakan Verilog file.
biasa/	Reka bentuk perkakasan example sokongan files.
hwtest/main.tcl	Utama file untuk mengakses Konsol Sistem.

Menjana Reka Bentuk Cthample

Rajah 4. ExampTab Reka Bentuk dalam F-jubin 25G Ethernet Intel FPGA IP Editor Parameter

Ikuti langkah ini untuk menjana reka bentuk perkakasan cthample dan testbench:

1. Dalam Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Quartus Prime baharu, atau File ➤ Open Project untuk membuka projek Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
2. Dalam Katalog IP, cari dan pilih 25G Ethernet Intel FPGA IP untuk Agilex. Tetingkap Variasi IP Baharu muncul.
3. Tentukan nama peringkat teratas untuk variasi IP anda dan klik OK. Editor parameter menambah .ip peringkat atas file kepada projek semasa secara automatik. Jika anda digesa untuk menambah .ip secara manual file ke projek, klik Projek ➤ Tambah/ Alih Keluar Files dalam Projek untuk menambah file.
4. Dalam perisian Intel Quartus Prime Pro Edition, anda mesti memilih peranti Intel Agilex tertentu dalam medan Peranti, atau mengekalkan peranti lalai yang dicadangkan oleh perisian Intel Quartus Prime.
   Nota: Reka bentuk perkakasan example menimpa pemilihan dengan peranti pada papan sasaran. Anda menentukan papan sasaran daripada menu reka bentuk example pilihan dalam Examptab Reka bentuk.
5. Klik OK. Editor parameter muncul.
6. Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
7. Pada Examptab Reka bentuk, untuk Cthample Reka bentuk Files, pilih pilihan Simulasi untuk menjana meja ujian, dan pilih pilihan Sintesis untuk menjana reka bentuk perkakasan example. Hanya Verilog HDL files dijana.
   Nota: Teras IP VHDL berfungsi tidak tersedia. Nyatakan Verilog HDL sahaja, untuk reka bentuk teras IP anda cthample.
8. Untuk Kit Pembangunan Sasaran, pilih Kit Dev Transceiver-SoC siri Agilex I
9. Klik Generate Exampbutang Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
10. Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (alt_e25_f_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuampnama direktori (ample_dir>).
11. Klik OK.

1.2.1. Reka Bentuk Cthample Parameter
Jadual 2. Parameter dalam Cthample Tab Reka Bentuk

Parameter	Penerangan
Example Reka bentuk	Tersedia exampreka bentuk untuk tetapan parameter IP. Hanya saluran tunggal exampreka bentuk le disokong untuk IP ini.
Example Reka bentuk Files	The files untuk menjana untuk fasa pembangunan yang berbeza. • Simulasi—menjana yang diperlukan files untuk meniru bekasampreka bentuk. • Sintesis—menghasilkan sintesis files. Gunakan ini files untuk menyusun reka bentuk dalam perisian Intel Quartus Prime Pro Edition untuk ujian perkakasan dan melakukan analisis pemasaan statik.
Menjana File Format	Format RTL files untuk simulasi—Verilog.
Pilih Papan	Perkakasan yang disokong untuk pelaksanaan reka bentuk. Apabila anda memilih papan pembangunan Intel FPGA, gunakan peranti AGIB027R31B1E2VRO sebagai Peranti Sasaran untuk reka bentuk bekasampgenerasi le. Kit Dev Transceiver-SoC siri Agilex I: Pilihan ini membolehkan anda menguji bekas reka bentukamppada kit pembangunan IP FPGA Intel yang dipilih. Pilihan ini secara automatik memilih Peranti Sasaran AGIB027R31B1E2VRO. Jika semakan papan anda mempunyai gred peranti yang berbeza, anda boleh menukar peranti sasaran. tiada: Pilihan ini tidak termasuk aspek perkakasan untuk reka bentuk example.

1.3. Menjana Jubin Files

Penjanaan Logik Sokongan ialah langkah pra-sintesis yang digunakan untuk menjana berkaitan jubin files diperlukan untuk simulasi dan reka bentuk perkakasan. Penjanaan jubin diperlukan untuk semua
Simulasi reka bentuk berasaskan jubin F. Anda mesti melengkapkan langkah ini sebelum simulasi.

1. Pada gesaan arahan, navigasi ke folder compilation_test_design dalam bekas andaampreka bentuk: cd /compilation_test_design.
2. Jalankan arahan berikut: quartus_tlg alt_eth_25g

1.4. Mensimulasikan Reka Bentuk IP Intel FPGA 25G Ethernet F-jubin 
Example Testbench
Anda boleh menyusun dan mensimulasikan reka bentuk dengan menjalankan skrip simulasi daripada gesaan arahan.

1. Pada prompt arahan, tukar direktori kerja simulasi testbench: cdample_dir>/ex_25g/sim.
2. Jalankan simulasi persediaan IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Jadual 3. Langkah Mensimulasikan Testbench

Simulator	Arahan
VCS*	Dalam baris arahan, taip sh run_vcs.sh
QuestaSim*	Dalam baris arahan, taip vsim -do run_vsim.do -logfile vsim.log Jika anda lebih suka mensimulasikan tanpa memaparkan GUI QuestaSim, taip vsim -c -do run_vsim.do -logfile vsim.log
Irama -Xcelium*	Dalam baris arahan, taip sh run_xcelium.sh

Simulasi yang berjaya berakhir dengan mesej berikut:
Simulasi Lulus. atau Testbench selesai.
Selepas berjaya selesai, anda boleh menganalisis hasilnya.
1.5. Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan
Editor parameter teras 25G Ethernet Intel FPGA IP membolehkan anda menyusun dan mengkonfigurasi ex reka bentukamptentang kit pembangunan sasaran.

Untuk menyusun dan mengkonfigurasi reka bentuk examppada perkakasan, ikuti langkah berikut:

1. Lancarkan perisian Intel Quartus Prime Pro Edition dan pilih Pemprosesan ➤ Mulakan Penyusunan untuk menyusun reka bentuk.
2. Selepas anda menjana objek SRAM file .sof, ikut langkah ini untuk memprogram reka bentuk perkakasan cthamppada peranti Intel Agilex:
   a. Pada menu Alat, klik Pengaturcara.
   b. Dalam Pengaturcara, klik Persediaan Perkakasan.
   c. Pilih peranti pengaturcaraan.
   d. Pilih dan tambahkan papan Intel Agilex pada sesi Intel Quartus Prime Pro Edition anda.
   e. Pastikan Mod ditetapkan kepada JTAG.
   f. Pilih peranti Intel Agilex dan klik Tambah Peranti. Pengaturcara memaparkan
   gambar rajah blok sambungan antara peranti pada papan anda.
   g. Dalam baris dengan .sof anda, tandai kotak untuk .sof.
   h. Tandakan kotak dalam lajur Program/Konfigurasi.
   i. Klik Mula.

1.6. Menguji F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Selepas anda menyusun reka bentuk teras F-tile 25G Ethernet Intel FPGA IP exampdan konfigurasikannya pada peranti Intel Agilex anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP.
Untuk menghidupkan Konsol Sistem dan menguji reka bentuk perkakasan cthample, ikuti langkah berikut:

1. Dalam perisian Intel Quartus Prime Pro Edition, pilih Tools ➤ System
   Alat Penyahpepijatan ➤ Konsol Sistem untuk melancarkan konsol sistem.
2. Dalam anak tetingkap Tcl Console, taip cd hwtest untuk menukar direktori kepada / hardware_test_design/hwtest.
3. Taip source main.tcl untuk membuka sambungan ke JTAG tuan.

Ikuti prosedur ujian dalam bahagian Pengujian Perkakasan pada reka bentuk example dan perhatikan keputusan ujian dalam Konsol Sistem.

Reka Bentuk Ethernet 25G F-jubin Cthample untuk Peranti Intel Agilex

Reka bentuk F-tile 25G Ethernet example menunjukkan penyelesaian Ethernet untuk peranti Intel Agilex menggunakan teras IP Intel FPGA Ethernet 25G.
Hasilkan reka bentuk example daripada ExampTab Reka bentuk editor parameter 25G Ethernet Intel FPGA IP. Anda juga boleh memilih untuk menjana reka bentuk dengan atau tanpa
ciri Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Ciri-ciri

• Menyokong saluran Ethernet tunggal yang beroperasi pada 25G.
• Menghasilkan reka bentuk example dengan ciri RS-FEC.
• Menyediakan testbench dan skrip simulasi.
• Menghasilkan Rujukan F-Tile dan Sistem PLL Jam Intel FPGA IP berdasarkan konfigurasi IP.

2.2. Keperluan Perkakasan dan Perisian
Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example dalam sistem Linux:

• Perisian Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, dan simulator Cadence Xcelium.
• Kit Pembangunan Transceiver-SoC Intel Agilex siri I (AGIB027R31B1E2VRO) untuk ujian perkakasan.

2.3. Penerangan Fungsian
Reka bentuk F-tile 25G Ethernet example terdiri daripada varian teras MAC+PCS+PMA. Gambar rajah blok berikut menunjukkan komponen reka bentuk dan isyarat peringkat atas bagi varian teras MAC+PCS+PMA dalam reka bentuk F-jubin 25G Ethernet example.
Rajah 5. Gambarajah Blok—F-jubin Reka Bentuk Ethernet 25G Example (Varian Teras MAC+PCS+PMA)

2.3.1. Komponen Reka Bentuk
Jadual 4. Komponen Reka Bentuk

Komponen	Penerangan
F-jubin 25G Ethernet Intel FPGA IP	Terdiri daripada MAC, PCS dan Transceiver PHY, dengan konfigurasi berikut: • Varian Teras: MAC+PCS+PMA • Dayakan kawalan aliran: Pilihan • Dayakan penjanaan kesalahan pautan: Pilihan • Dayakan laluan masuk mukadimah: Pilihan • Dayakan pengumpulan statistik: Pilihan • Dayakan pembilang statistik MAC: Pilihan • Kekerapan jam rujukan: 156.25 Untuk reka bentuk exampdengan ciri RS-FEC, parameter tambahan berikut dikonfigurasikan: • Dayakan RS-FEC: Pilihan
Rujukan F-Jubin dan Jam PLL Sistem Intel FPGA IP	Tetapan editor parameter F-Tile dan Sistem PLL Clock Intel FPGA IP sejajar dengan keperluan F-tile 25G Ethernet Intel FPGA IP. Jika anda menjana reka bentuk example menggunakan Hasilkan Cthample Reka bentuk butang dalam editor parameter IP, IP akan muncul secara automatik. Jika anda mencipta reka bentuk anda sendiri exampOleh itu, anda mesti membuat seketika IP ini secara manual dan menyambungkan semua port I/O. Untuk maklumat tentang IP ini, rujuk F-Tile Architecture dan Panduan Pengguna PMA dan FEC Direct PHY IP.
Logik pelanggan	Terdiri daripada: • Penjana trafik, yang menjana paket pecah ke teras 25G Ethernet Intel FPGA IP untuk penghantaran. • Pemantau trafik, yang memantau paket pecah yang datang daripada teras 25G Ethernet Intel FPGA IP.
Sumber dan Siasatan	Isyarat sumber dan siasatan, termasuk isyarat input tetapan semula sistem, yang boleh anda gunakan untuk nyahpepijat.

Maklumat Berkaitan
F-Tile Architecture dan Panduan Pengguna PMA dan FEC Direct PHY IP

Simulasi

Testbench menghantar trafik melalui teras IP, menggunakan bahagian penghantaran dan menerima bahagian teras IP.
2.4.1. Meja ujian
Rajah 6. Gambarajah Blok F-tile 25G Ethernet Intel FPGA IP Design Example Simulasi Testbench

Jadual 5. Komponen Testbench

Komponen	Penerangan
Peranti dalam ujian (DUT)	Teras IP Intel FPGA Ethernet 25G.
Penjana Paket Ethernet dan Monitor Paket	• Penjana paket menjana bingkai dan menghantar ke DUT. • Packet Monitor memantau laluan data TX dan RX dan memaparkan bingkai dalam konsol simulator.
Rujukan F-Jubin dan Jam PLL Sistem Intel FPGA IP	Menghasilkan transceiver dan jam rujukan PLL sistem.

2.4.2. Reka Bentuk Simulasi Cthample Komponen
Jadual 6. Reka Bentuk Ethernet 25G F-jubin Cthample Testbench File Penerangan

File Nama	Penerangan
Testbench dan Simulasi Files
basic_avl_tb_top.v	Meja ujian peringkat atas file. Meja ujian membuat seketika DUT, melaksanakan konfigurasi dipetakan memori Avalon® pada komponen reka bentuk dan logik pelanggan, dan menghantar dan menerima paket ke atau dari 25G Ethernet Intel FPGA IP.
Skrip Testbench
bersambung…

File Nama	Penerangan
run_vsim.do	Skrip ModelSim untuk menjalankan testbench.
run_vcs.sh	Skrip Synopsys VCS untuk menjalankan testbench.
run_xcelium.sh	Skrip Cadence Xcelium untuk menjalankan testbench.

2.4.3. Kes Ujian
Kes ujian simulasi melakukan tindakan berikut:

1. Menghidupkan F-jubin 25G Ethernet Intel FPGA IP dan F-Jubin Rujukan dan Sistem PLL Jam Intel FPGA IP.
2. Menunggu jam RX dan isyarat status PHY untuk diselesaikan.
3. Mencetak status PHY.
4. Menghantar dan menerima 10 data yang sah.
5. Menganalisis keputusan. Testbench yang berjaya memaparkan "Testbench complete.".

S berikutample output menggambarkan ujian simulasi yang berjaya dijalankan:

Kompilasi

Ikuti prosedur dalam Menyusun dan Mengkonfigurasi Cth Reka Bentukample dalam Perkakasan untuk menyusun dan mengkonfigurasi reka bentuk example dalam perkakasan yang dipilih.
Anda boleh menganggarkan penggunaan sumber dan Fmax menggunakan reka bentuk kompilasi sahaja example. Anda boleh menyusun reka bentuk anda menggunakan perintah Start Compilation pada
Menu pemprosesan dalam perisian Intel Quartus Prime Pro Edition. Kompilasi yang berjaya menjana ringkasan laporan kompilasi.
Untuk maklumat lanjut, rujuk Kompilasi Reka Bentuk dalam Panduan Pengguna Edisi Intel Quartus Prime Pro.
Maklumat Berkaitan

• Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan pada halaman 7
• Kompilasi Reka Bentuk Dalam Panduan Pengguna Edisi Intel Quartus Prime Pro

2.6. Pengujian Perkakasan
Dalam reka bentuk perkakasan exampOleh itu, anda boleh memprogramkan teras IP dalam mod gelung balik bersiri dalaman dan menjana trafik pada bahagian penghantaran yang bergelung kembali melalui bahagian penerimaan.
Ikuti prosedur di pautan maklumat berkaitan yang disediakan untuk menguji reka bentuk example dalam perkakasan yang dipilih.
Maklumat Berkaitan
Menguji F-tile 25G Ethernet Intel FPGA IP Hardware Design Example di halaman 8
2.6.1. Prosedur Ujian
Ikuti langkah ini untuk menguji reka bentuk example dalam perkakasan:

1. Sebelum anda menjalankan ujian perkakasan untuk reka bentuk ini example, anda mesti menetapkan semula sistem:
   a. Klik Alat ➤ Alat Editor Sumber & Prob Dalam Sistem untuk GUI Sumber dan Probe lalai.
   b. Togol isyarat tetapan semula sistem (Sumber[3:0]) dari 7 hingga 8 untuk menggunakan tetapan semula dan kembalikan isyarat tetapan semula sistem kepada 7 untuk melepaskan sistem daripada keadaan tetapan semula.
   c. Pantau isyarat Probe dan pastikan statusnya sah.
2. Dalam konsol sistem, navigasi ke folder hwtest dan jalankan arahan: source main.tcl untuk memilih JTAG tuan. Secara lalai, J pertamaTAG tuan pada JTAG rantai dipilih. Untuk memilih JTAG master untuk peranti Intel Agilex, jalankan arahan ini: set_jtag <bilangan J yang sesuaiTAG tuan>. Cthample: set_jtag 1.
3. Jalankan arahan berikut dalam konsol sistem untuk memulakan ujian gelung balik bersiri:

Jadual 7. Parameter Perintah

Parameter	Penerangan	Example Penggunaan
chkphy_status	Memaparkan frekuensi jam dan status kunci PHY.	% chkphy_status 0 # Semak status pautan 0
chkmac_stats	Memaparkan nilai dalam pembilang statistik MAC.	% chkmac_stats 0 # Menyemak kaunter statistik mac pautan 0
clear_all_stats	Kosongkan pembilang statistik teras IP.	% clear_all_stats 0 # Clear statistics counter of links 0
permulaan_gen	Memulakan penjana paket.	% start_gen 0 # Mulakan penjanaan paket pada pautan 0
stop_gen	Menghentikan penjana paket.	% stop_gen 0 # Hentikan penjanaan paket pada pautan 0
gelung_hidup	Menghidupkan gelung balik bersiri dalaman.	% loop_on 0 # Hidupkan loopback dalaman pada pautan 0
loop_off	Mematikan gelung balik bersiri dalaman.	% loop_off 0 # Matikan loopback dalaman pada pautan 0
reg_read	Mengembalikan nilai daftar teras IP di .	% reg_read 0x402 # Baca daftar IP CSR di alamat 402 pautan 0
reg_write	Menulis ke daftar teras IP di alamat .	% reg_write 0x401 0x1 # Tulis 0x1 ke IP CSR scratch register di alamat 401 pautan 0

a. Taip loop_on untuk menghidupkan mod gelung balik bersiri dalaman.
b. Taip chkphy_status untuk menyemak status PHY. Status TXCLK, RXCLK dan RX harus mempunyai nilai yang sama yang ditunjukkan di bawah untuk pautan yang stabil:

c. Taip clear_all_stats untuk mengosongkan daftar statistik TX dan RX.
d. Taip start_gen untuk memulakan penjanaan paket.
e. Taip stop_gen untuk menghentikan penjanaan paket.
f. Taip chkmac_stats untuk membaca kaunter statistik TX dan RX. Pastikan bahawa:
i. Bingkai paket yang dihantar sepadan dengan bingkai paket yang diterima.
ii. Tiada bingkai ralat diterima.
g. Taip loop_off untuk mematikan gelung balik bersiri dalaman.
Rajah 7. Sample Output Ujian—Kaunter Statistik TX dan RX

Sejarah Semakan Dokumen untuk F-tile 25G Ethernet FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.10.14	22.3	1.0.0	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO
9001:2015
Berdaftar

Versi Dalam Talian
Hantar Maklum Balas
ID: 750200
Versi: 2022.10.14

Dokumen / Sumber

intel F-Tile 25G Ethernet FPGA IP Reka Bentuk Example [pdf] Panduan Pengguna F-Tile 25G Ethernet FPGA IP Reka Bentuk Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Reka Bentuk IP Cthample, 750200

Rujukan

• Manual Pengguna