intel AN 522 Имплементирање на Bus LVDS интерфејс во поддржани семејства FPGA уреди

Bus LVDS (BLVDS) ја проширува способноста на LVDS комуникација точка до точка до конфигурација на повеќе точки. Multipoint BLVDS нуди ефикасно решение за апликации со повеќе точки на задниот план.

Поддршка за имплементација на BLVDS во уредите Intel FPGA

Можете да имплементирате BLVDS интерфејси во овие уреди на Intel користејќи ги наведените I/O стандарди.

Забелешка:
Програмабилната јачина на погонот и карактеристиките на брзината на движење на овие уреди ви овозможуваат да го приспособите вашиот систем со повеќе точки за максимални перформанси. За да ја одредите максималната поддржана брзина на податоци, направете симулација или мерење врз основа на вашето специфично поставување и апликација на системот.
BLVDS Надview на страница 4
Технологијата BLVDS во уредите на Intel на страница 6
BLVDS Потрошувачка на енергија на страница 9
Дизајн на BLVDS ПрampЛе на страница 10
Анализа на перформанси на страница 17
Историја на ревизии на документи за AN 522: Имплементирање на Bus LVDS интерфејс во поддржани семејства Intel FPGA уреди на страница 25
Поврзани информации
Стандарди за влез/излез за интерфејс BLVDS во уредите Intel FPGA на страница 7

BLVDS Надview

Типичниот повеќеточен систем BLVDS се состои од голем број парови на предаватели и приемници (примопредаватели) кои се поврзани со магистралата.
Повеќеточка BLVDSКонфигурацијата на претходната слика обезбедува двонасочна полудуплекс комуникација додека ја минимизира густината на меѓусебното поврзување. Секој примопредавател може да ја преземе улогата на предавател, а останатите примопредаватели дејствуваат како приемници (само еден предавател може да биде активен во исто време). Контролата на автобускиот сообраќај, преку протокол или хардверско решение обично е потребна за да се избегне расправија на возачот во автобусот. На перформансите на повеќеточка BLVDS во голема мера влијае капацитивното оптоварување и завршувањето на магистралата.
Размислувања за дизајн
Добриот дизајн со повеќе точки мора да ги земе предвид капацитивното оптоварување и завршетокот на магистралата за да се добие подобар интегритет на сигналот. Можете да го минимизирате капацитетот на оптоварување со избирање на трансивер со мала капацитивност на пиновите, конектор со мала капацитивност и задржување на должината на никулецот кратка. Едно од повеќекратното разгледување на дизајнот на BLVDS е ефективната диференцијална импеданса на целосно оптоварена магистрала, позната како ефективна импеданса, и доцнењето на ширење низ магистралата. Други размислувања за дизајнот на BLVDS со повеќе точки вклучуваат пристрасување без неуспех, тип на конектор и извлекување, распоред на трага на магистралата со ПХБ и спецификации за брзината на работ на возачот.
Ефективна импеданса
Ефективната импеданса зависи од карактеристичната импеданса на трага на магистралата Zo и капацитивното оптоварување на магистралата. Конекторите, никулецот на приклучната картичка, пакувањето и влезната капацитивност на приемникот придонесуваат за капацитивно оптоварување, што ја намалува ефективната импеданса на автобусот.
Равенка 1. Ефективна диференцијална импеданса равенка
Користете ја оваа равенка за приближување на ефективната диференцијална импеданса на оптоварената магистрала (Zeff).Каде:

• Zdiff (Ω) ≈ 2 × Zo = диференцијалната карактеристика импеданса на магистралата
•  Co (pF/инч) = карактеристична капацитивност по единица должина на магистралата
• CL (pF) = капацитет на секое оптоварување
•  N = број на оптоварувања на автобусот
•  H (инч) = d × N = вкупна должина на магистралата
•  d (инч) = растојание помеѓу секоја приклучна картичка
•  Cd (pF/инч) = CL/d = дистрибуирана капацитивност по единица должина низ магистралата

Зголемувањето на капацитетот на оптоварување или поблиското растојание помеѓу приклучните картички ја намалува ефективната импеданса. За да се оптимизираат перформансите на системот, важно е да изберете трансивер и конектор со низок капацитет. Чувајте ја секоја должина на никулецот на ресиверот помеѓу конекторот и I/O пинот на примопредавателот што е можно пократок.
Нормализирана ефективна импеданса наспроти Cd/Co
Оваа слика ги прикажува ефектите на дистрибуираната капацитивност на нормализираната ефективна импеданса.Завршувањето е потребно на секој крај на магистралата, додека податоците течат во двете насоки. За да го намалите рефлексијата и ѕвонењето на автобусот, мора да го усогласите отпорот за завршување со ефективната импеданса. За систем со Cd/Co = 3, ефективната импеданса е 0.5 пати од Zdiff. Со двојни завршетоци на автобусот, возачот гледа еквивалентно оптоварување од 0.25 пати од Здиф; и на тој начин го намалува замавнувањето на сигналите и маргината на диференцијален шум низ влезовите на приемникот (ако се користи стандарден двигател LVDS). Возачот на BLVDS го решава ова прашање со зголемување на струјата на погонот за да постигне сличен волуменtagд замавнете на влезовите на ресиверот.
Одложување на размножување
Доцнењето на ширење (tPD = Zo × Co) е временското доцнење низ далноводот по единица должина. Тоа зависи од карактеристичната импеданса и карактеристика
капацитет на автобусот.
Ефективно одложување на размножување
За натоварена магистрала, можете да го пресметате ефективно доцнење на ширењето со оваа равенка. Можете да го пресметате времето за ширење на сигналот од двигателот А до приемникот Б како tPDEFF × должина на линијата помеѓу двигателот А и приемникот Б.

Технологијата BLVDS во уредите на Интел

Во поддржаните уреди на Intel, интерфејсот BLVDS е поддржан во кој било ред или колона I/банки што се напојуваат со VCCIO од 1.8 V (уреди Intel Arria 10 и Intel Cyclone 10 GX) или 2.5 V (други поддржани уреди). Во овие I/O банки, интерфејсот е поддржан на диференцијалните I/O пинови, но не и на посветените влезни/излезни пинови на часовникот. Сепак, кај уредите Intel Arria 10 и Intel Cyclone 10 GX, интерфејсот BLVDS е поддржан на посветени иглички на часовникот што се користат како општи I/Os.

•  Предавателот BLVDS користи два излезни бафери со еден крај, а вториот излезен бафер е програмиран како превртен.
•  Ресиверот BLVDS користи посветен влезен бафер LVDS.

BLVDS I/O бафери во поддржаните уредиКористете различни влезни или излезни бафери во зависност од типот на апликацијата:

• Апликација за повеќе капки — користете го влезниот или излезниот бафер во зависност од тоа дали уредот е наменет за работа со двигател или приемник.
• Апликација за повеќе точки - излезниот бафер и влезниот бафер ги делат истите I/O пинови. Потребен ви е сигнал за овозможување на излезот (oe) за три-состојба на излезниот бафер на LVDS кога тој не испраќа сигнали.
•  Не овозможувајте завршување на серијата на чип (RS OCT) за излезниот бафер.
• Користете надворешни отпорници на излезните бафери за да обезбедите совпаѓање на импедансата со никулецот на приклучната картичка.
• Не го вклучувајте диференцијалното завршување на чипот (RD OCT) за диференцијалниот влезен бафер бидејќи завршувањето на магистралата обично се имплементира со помош на надворешните завршни отпорници на двата краја на магистралата.

I/O Стандарди за BLVDS интерфејс во Intel FPGA уреди
Можете да го имплементирате интерфејсот BLVDS користејќи ги релевантните I/O стандарди и моменталните барања за јачина за поддржаните уреди на Intel.
Стандард за влез/излез и карактеристики Поддршка за интерфејсот BLVDS во поддржаните уреди на Intel

1.  Пинот DIFFIO_TX не поддржува вистински LVDS диференцијални приемници.

За повеќе информации, погледнете ја соодветната документација за уредот како што е наведено во делот за поврзани информации:

• За информации за доделување на пиновите, погледнете го приклучокот на уредот files.
• За карактеристиките на стандардите за влез/излез, погледнете го поглавјето за влез/излез во прирачникот за уредот.
•  За електричните спецификации, погледнете го листот со податоци на уредот или документот за карактеристиките на DC и префрлување.

Поврзани информации

•  Интел Стратикс 10 Пин-излез Files
•  Стратикс V пин-излез Files
• Стратикс IV Пин-аут Files
•  Закачување на уредот Stratix III Files
•  Интел Arria 10 Уред за прикачување Files
•  Прикачување на уредот Arria V Files
•  PIN-Out на уредот Arria II GX Files
• Интел Циклон 10 GX Уред за прикачување Files
• Интел Циклон 10 ЛП Уред за прикачување Files
• Циклон V Уред за пин-излез Files
•  Циклон IV Уред за прикачување Files
• Циклон III Уред за прикачување Files
• Интел MAX 10 Уред за прикачување Files
• Корисничко упатство за влез/излез на Intel Stratix 10 за општа намена
•  Карактеристики на I/O во уредите Stratix V
•  Карактеристики за влез/излез во уредот Stratix IV
•  Карактеристики на I/O на уредот Stratix III
• Карактеристики на I/O во уредите Stratix V
•  Карактеристики за влез/излез во уредот Stratix IV
•  Карактеристики на I/O на уредот Stratix III
•  I/O и I/O со голема брзина во уредите Intel Arria 10
•  Карактеристики на I/O во уредите Arria V
• Карактеристики на I/O во уредите Arria II
•  Влез/излез и влез/излез со голема брзина во уредите Intel Cyclone 10 GX
•  Влез/излез и влез/излез со голема брзина во уредите Intel Cyclone 10 LP
• Карактеристики на I/O во уредите Cyclone V
• Карактеристики на В/И во уредите со циклон IV
•  Карактеристики на I/O во семејството на уреди Cyclone III
• Корисничко упатство за В/И за општа намена Intel MAX 10
•  Лист со податоци за уредот Intel Stratix 10
• Лист со податоци за уредот Stratix V
•  DC и преклопни карактеристики за уредите Stratix IV
•  Лист со податоци за уредот Stratix III: DC и карактеристики на префрлување
•  Лист со податоци за уредот Intel Arria 10
•  Лист со податоци за уредот Arria V
• Лист со податоци на уредот за уредите Arria II
• Лист со податоци за уредот Intel Cyclone 10 GX
•  Лист со податоци за уредот Intel Cyclone 10 LP
•  Лист со податоци за уредот Cyclone V
•  Лист со податоци за уредот за циклон IV
• Лист со податоци за уредот за Cyclone III
• Лист со податоци за уредот Intel MAX 10

BLVDS Потрошувачка на енергија

• Пред да го имплементирате вашиот дизајн во уредот, користете го EPE базиран на Excel за поддржаниот уред што го користите за да ја добиете проценетата големина на потрошувачката на енергија на BLVDS I/O.
•  За влезни и двонасочни пинови, влезниот бафер BLVDS е секогаш овозможен. Влезниот бафер BLVDS троши енергија ако има активност на префрлување на магистралата (на прampле, други примопредаватели испраќаат и примаат податоци, но уредот Cyclone III не е наменетиот примач).
•  Ако користите BLVDS како влезен бафер во повеќекратни капки или како двонасочен тампон во апликации со повеќе точки, Интел препорачува да внесете стапка на префрлување што ги вклучува сите активности во магистралата, а не само активностите наменети за влезниот бафер на уредот Intel BLVDS.

Exampле од BLVDS I/O Внесување на податоци во EPE
Оваа слика го прикажува влезот на BLVDS I/O во циклонот III EPE. За да изберете I/O стандарди во EPE на други поддржани уреди на Intel, погледнете ги поврзаните информации.Интел препорачува да ја користите алатката Intel Quartus Prime Power Analyzer Tool за да извршите точна анализа на моќноста на BLVDS I/O откако ќе го завршите дизајнот. Алатката за анализатор на енергија ја проценува моќноста врз основа на спецификите на дизајнот по завршувањето на местото и маршрутата. Алатката за анализатор на енергија применува комбинација од активности на сигнал внесени од корисник, добиени од симулација и проценети сигнали кои, во комбинација со деталните модели на кола, даваат многу точни проценки на моќноста.
Поврзани информации

• Поглавје за анализа на моќност, прирачник Intel Quartus Prime Pro Edition
  Обезбедува повеќе информации за алатката Intel Quartus Prime Pro Edition Power Analyzer за семејствата на уреди Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.
• Поглавје за анализа на моќност, прирачник Intel Quartus Prime Standard Edition
  Обезбедува повеќе информации за алатката Intel Quartus Prime Standard Edition Power Analyzer за Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III и Intel MAX 10 семејства на уреди.
• Страница за рани проценувачи на моќност (EPE) и моќен анализатор
  Обезбедува повеќе информации за EPE и алатката Intel Quartus Prime Power Analyzer.
• Имплементирање на интерфејс LVDS со автобус во поддржани фамилии на уреди Intel FPGA на страница 3
  Ги наведува стандардите за влез/излез што треба да се изберат во EPE за да се процени потрошувачката на енергија на BLVDS.

Дизајн на BLVDS Прample
Дизајнот прampви покажува како да го инстанцирате BLVDS I/O баферот во поддржаните уреди со соодветните јадра за општа намена I/O (GPIO) IP во софтверот Intel Quartus Prime.

•  Уредите Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX — користат GPIO Intel FPGA IP јадро.
•  Уреди на Intel MAX 10 — користете го јадрото GPIO Lite Intel FPGA IP.
•  Сите други поддржани уреди - користете го јадрото ALTIOBUF IP.

Можете да го преземете дизајнот прampле од врската во поврзаните информации. За примерот на баферот BLVDS I/O, Intel ги препорачува следниве ставки:

•  Имплементирајте го GPIO IP-јадрото во двонасочен режим со вклучен диференцијален режим.
•  Доделете го I/O стандардот на двонасочните пинови:
•  BLVDS-Уреди Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Intel MAX 10.
•  Диференцијални SSTL-2 Класа I или Класа II - Уреди за Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V.
• Диференцијални SSTL-18 Класа I или Класа II-Уреди Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.

Работа на влезните или излезните бафери за време на операциите за пишување и читање

• Приклучокот oe го прима сигналот oe од јадрото на уредот за да ги овозможи или оневозможи излезните бафери со еден крај.
•  Одржувајте го сигналот oe на ниско ниво за три-состојба на излезните бафери за време на операцијата за читање.
•  Функцијата на портата И е да го спречи пренесениот сигнал да се врати назад во јадрото на уредот. Баферот за диференцијален влез е секогаш овозможен.

Поврзани информации

•  Упатство за корисникот на I/O Buffer (ALTIOBUF).
•  Упатство за користење на GPIO IP Core
•  Упатства за имплементација на Intel MAX 10 I/O
• Вовед во Intel FPGA IP јадра
• Дизајн Прamples за AN 522

Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.
Дизајн ПрampНасоки за уредите Intel Stratix 10
Овие чекори се применливи само за уредите Intel Stratix 10. Погрижете се да го користите јадрото GPIO Intel FPGA IP.

1. Создадете GPIO Intel FPGA IP јадро што може да поддржува двонасочен влез и излез бафер:
   • а. Инстанцирајте го GPIO Intel FPGA IP-јадрото.
   • б. Во Data Direction, изберете Bidir.
   • в. Во Ширина на податоци, внесете 1.
   • г. Вклучете Користи диференцијален тампон.
   • д. Во режимот Регистрирај се, изберете ниту еден.
2. Поврзете ги модулите и влезните и излезните порти како што е прикажано на следната слика:
   Поврзување на влезни и излезни порти Прample за уредите Intel Stratix 10
3. Во уредувачот на задачи, доделете го релевантниот стандард за влез/излез како што е прикажано на следната слика. Можете исто така да ги поставите опциите за моменталната јачина и стапката на удар. Во спротивно, софтверот Intel Quartus Prime ги презема стандардните поставки.
   BLVDS I/O Assignment во Intel Quartus Prime Assignment Editor за уреди Intel Stratix 10
4. Компилирајте и изведете функционална симулација со софтверот ModelSim* – Intel FPGA Edition.

Поврзани информации

• ModelSim – Поддршка за софтвер на Intel FPGA Edition
  Обезбедува повеќе информации за софтверот ModelSim – Intel FPGA Edition и содржи различни врски до теми како што се инсталација, користење и решавање проблеми.
• Стандарди за влез/излез за интерфејс BLVDS во уредите Intel FPGA на страница 7
  Ги наведува пиновите и стандардите за влез/излез што можете рачно да ги доделите во поддржаните Intel FPGA уреди за BLVDS апликации.
• Дизајн Прamples за AN 522
  Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.

Дизајн ПрampНасоки за уредите Intel Arria 10
Овие чекори се применливи за уредите Intel Arria 10 кои користат само стандардно издание на Intel Quartus Prime. Осигурете се дека го користите јадрото GPIO Intel FPGA IP.

1. Отворете го StratixV_blvds.qar file да го увезе дизајнот Stratix V прampвлезете во софтверот Intel Quartus Prime Standard Edition.
2. Мигрирајте го дизајнот прampда го користите јадрото GPIO Intel FPGA IP:
   • а. Во менито, изберете Project ➤ Upgrade IP Components.
   • б. Двоен клик на ентитетот „ALIOBUF“.
     Се појавува прозорецот MegaWizard Plug-In Manager за јадрото ALTIOBUF IP.
   • в. Исклучете Проект/стандардно Match project.
   • г. Во Тековно избраното семејство на уреди, изберете Arria 10.
   • д. Кликнете Finish и потоа кликнете Finish повторно.
   • ѓ. Во полето за дијалог што се појавува, кликнете OK.
     Софтверот Intel Quartus Prime Pro Edition го извршува процесот на миграција и потоа го прикажува уредувачот на параметрите GPIO IP.
3. Конфигурирајте го јадрото GPIO Intel FPGA IP за поддршка на двонасочен влез и излез бафер:
   • а. Во Data Direction, изберете Bidir.
   • б. Во Ширина на податоци, внесете 1.
   • в. Вклучете Користи диференцијален тампон.
   • г. Кликнете Finish и генерирајте го јадрото на IP.
4. Поврзете ги модулите и влезните и излезните порти како што е прикажано на следната слика:
   Поврзување на влезни и излезни порти Прample за уредите Intel Arria 10
5. Во уредувачот на задачи, доделете го релевантниот стандард за влез/излез како што е прикажано на следната слика. Можете исто така да ги поставите опциите за моменталната јачина и стапката на удар. Во спротивно, софтверот Intel Quartus Prime Standard Edition ги презема стандардните поставки за уредите Intel Arria 10 - диференцијален SSTL-18 класа I или класа II I/O стандард.
   BLVDS I/O Assignment во Intel Quartus Prime Assignment Editor за уреди Intel Arria 10Забелешка:
   За уредите Intel Arria 10, можете рачно да ги доделите локациите на игличките p и n за пиновите LVDS со Уредувачот за доделување.
6. Компилирајте и изведете функционална симулација со софтверот ModelSim – Intel FPGA Edition.

Поврзани информации

• ModelSim – Поддршка за софтвер на Intel FPGA Edition
  Обезбедува повеќе информации за софтверот ModelSim – Intel FPGA Edition и содржи различни врски до теми како што се инсталација, користење и решавање проблеми.
• Стандарди за влез/излез за интерфејс BLVDS во уредите Intel FPGA на страница 7
  Ги наведува пиновите и стандардите за влез/излез што можете рачно да ги доделите во поддржаните Intel FPGA уреди за BLVDS апликации.
• Дизајн Прamples за AN 522
  Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.

Дизајн ПрampНасоки за уредите Intel MAX 10
Овие чекори се применливи само за уредите Intel MAX 10. Погрижете се да го користите јадрото GPIO Lite Intel FPGA IP.

1. Создадете GPIO Lite Intel FPGA IP-јадро што може да поддржува двонасочен влез и излез бафер:
   • а. Инстанцирајте го GPIO Lite Intel FPGA IP-јадрото.
   • б. Во Data Direction, изберете Bidir.
   • в. Во Ширина на податоци, внесете 1.
   • г. Вклучете Користете псевдодиференцијален бафер.
   • д. Во режимот Регистрирај се, изберете Bypass.
2. Поврзете ги модулите и влезните и излезните порти како што е прикажано на следната слика:
    Поврзување на влезни и излезни порти Прample за уредите Intel MAX 10
3. Во уредувачот на задачи, доделете го релевантниот стандард за влез/излез како што е прикажано на следната слика. Можете исто така да ги поставите опциите за моменталната јачина и стапката на удар. Во спротивно, софтверот Intel Quartus Prime ги презема стандардните поставки.
   BLVDS I/O Assignment во Intel Quartus Prime Assignment Editor за Intel MAX 10 Devices
4. Компилирајте и изведете функционална симулација со софтверот ModelSim – Intel FPGA Edition.

Поврзани информации

• ModelSim – Поддршка за софтвер на Intel FPGA Edition
  Обезбедува повеќе информации за софтверот ModelSim – Intel FPGA Edition и содржи различни врски до теми како што се инсталација, користење и решавање проблеми.
• Стандарди за влез/излез за интерфејс BLVDS во уредите Intel FPGA на страница 7
  Ги наведува пиновите и стандардите за влез/излез што можете рачно да ги доделите во поддржаните Intel FPGA уреди за BLVDS апликации.
• Дизајн Прamples за AN 522
  Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.

Дизајн ПрampУпатства за сите поддржани уреди освен Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10

Овие чекори се применливи на сите поддржани уреди освен Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10. Погрижете се да го користите јадрото ALTIOBUF IP.

1.  Направете ALTIOBUF IP-јадро што може да поддржува двонасочен влез и излез бафер:
   • а. Инстанцирајте го јадрото ALTIOBUF IP.
   • б. Конфигурирајте го модулот како двонасочен бафер.
   • в. Во Колкав е бројот на бафери што треба да се инстанцираат, внесете 1.
   • г. Вклучете Користете го диференцијалниот режим.
2. Поврзете ги модулите и влезните и излезните порти како што е прикажано на следната слика:
    Поврзување на влезни и излезни порти Прample за сите поддржани уреди освен уредите Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10
3. Во Уредувачот на задачи, доделете го релевантниот стандард за влез/излез како што е прикажано на следната слика според вашиот уред. Можете исто така да ги поставите опциите за моменталната јачина и стапката на удар. Во спротивно, софтверот Intel Quartus Prime ги презема стандардните поставки.
   • Уредите на Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Cyclone III LS — BLVDS I/O стандард на двонасочните p и n пинови како што е прикажано на следната слика.
   • Уреди Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V-диференцијални SSTL-2 класа I или класа II I/O стандард.
     BLVDS I/O Assignment во Intel Quartus Prime Assignment EditorЗабелешка: Можете рачно да ги доделите локациите на игличките p и n за секој поддржан уред со Уредувачот на задачи. За поддржаните уреди и пиновите што можете рачно да ги доделите, погледнете ги поврзаните информации.
4. Компилирајте и изведете функционална симулација со софтверот ModelSim – Intel FPGA Edition.

Exampле од Резултати од функционална симулација
Кога е поставен сигналот oe, BLVDS е во режим на работа за запишување. Кога сигналот oe е исклучен, BLVDS е во режим на работа за читање.Забелешка:
За симулација со користење на Verilog HDL, можете да ја користите клупата за тестирање blvds_tb.v, која е вклучена во соодветниот дизајн exampле.
Поврзани информации

• ModelSim – Поддршка за софтвер на Intel FPGA Edition
  Обезбедува повеќе информации за софтверот ModelSim – Intel FPGA Edition и содржи различни врски до теми како што се инсталација, користење и решавање проблеми.
• Стандарди за влез/излез за интерфејс BLVDS во уредите Intel FPGA на страница 7
  Ги наведува пиновите и стандардите за влез/излез што можете рачно да ги доделите во поддржаните Intel FPGA уреди за BLVDS апликации.
• Дизајн Прamples за AN 522
  Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.

Анализа на перформанси

Анализата на перформансите на повеќе точки на BLVDS го демонстрира влијанието на завршувањето на автобусот, вчитувањето, карактеристиките на возачот и приемникот и локацијата на приемникот од возачот на системот. Можете да го користите вклучениот дизајн на BLVDS на прampЛес за анализа на перформансите на апликацијата со повеќе точки:

•  Дизајн на Циклон III BLVDS прample — овој дизајн прampЛе е применливо за сите поддржани серии уреди Stratix, Arria и Cyclone. За семејството на уреди Intel Arria 10 или Intel Cyclone 10 GX, треба да го префрлите дизајнот на пр.ampнајпрво одете до соодветното семејство на уреди пред да можете да го користите.
• Дизајн на Intel MAX 10 BLVDS прample — овој дизајн прampЛе е применливо за семејството на уреди Intel MAX 10.
• Дизајн на Intel Stratix 10 BLVDS прample — овој дизајн прampсе применува на семејството на уреди Intel Stratix 10.

Забелешка:
Анализата на перформансите на BLVDS со повеќе точки во овој дел се заснова на симулацијата на моделот на спецификации за влез/излезен бафер (IBIS) Cyclone III BLVDS во HyperLynx*.
Интел препорачува да ги користите овие модели на Intel IBIS за симулација:

• Уреди Stratix III, Stratix IV и Stratix V-диференцијален модел SSTL-2 IBIS специфични за уредот
• Уредите Intel Stratix 10, Intel Arria 10(2) и Intel Cyclone 10 GX:
  •  Излезен бафер-диференцијален SSTL-18 IBIS модел
  • Влезен бафер-модел LVDS IBIS

Поврзани информации

• Страница за модел на Intel FPGA IBIS
  Обезбедува преземања на модели на уреди Intel FPGA.
•  Дизајн Прamples за AN 522
  Обезбедува дизајн на Intel Quartus Prime прampшто се користат во оваа белешка за апликација.

Поставување на системот

 Повеќеточка BLVDS со циклон III BLVDS примопредаватели
Оваа слика ја прикажува шемата на топологијата со повеќе точки со десет примопредаватели Cyclone III BLVDS (наречени U1 до U10).Се претпоставува дека магистралниот далновод ги има следните карактеристики:

•  Лента линија
•  Карактеристична импеданса од 50 Ω
• Карактеристичен капацитет од 3.6 pF на инч
•  Должина од 10 инчи
• Моделите Intel Arria 10 IBIS се прелиминарни и не се достапни на моделот Intel IBIS web страница. Доколку ви се потребни овие прелиминарни модели на Intel Arria 10 IBIS, контактирајте со Intel.
• Карактеристична импеданса на диференцијална магистрала од приближно 100 Ω
•  Растојание помеѓу секој примопредавател од 1 инч
• Магистралата се исклучува на двата краја со терминален отпорник RT

• Стандардна јачина на погонот од 12 mA
• Стандардно, поставките за бавна брзина на движење
• Капацитет на пиновите на секој примопредавател од 6 pF
•  Никулец на секој BLVDS трансивер е 1-инчна микролента со карактеристична импеданса од 50 Ω и карактеристичен капацитет од 3 pF на инч
•  Капацитетот на поврзувањето (конектор, подлога и преку во ПХБ) на секој примопредавател со магистралата се претпоставува дека е 2 pF
• Вкупниот капацитет на секое оптоварување е приближно 11 pF

За растојание од 1 инчи на оптоварување, дистрибуираната капацитивност е еднаква на 11 pF по инч. За да се намали рефлексијата предизвикана од никулците, а исто така и да се ослабат сигналите што излегуваат од
двигателот, импеданса која одговара на отпорник RS од 50 Ω е поставена на излезот на секој примопредавател.

Престанок на автобус
Ефективната импеданса на целосно наполнетата магистрала е 52 Ω ако ја замените карактеристичната капацитивност на магистралата и дистрибуираната капацитивност по единица должина на поставувањето во равенката на ефективна диференцијална импеданса. За оптимален интегритет на сигналот, мора да одговарате на RT со 52 Ω. Следниве слики ги прикажуваат ефектите на усогласените, под- и над-завршувањето на диференцијалната бранова форма (VID) на влезните пинови на приемникот. Брзината на податоци е 100 Mbps. Во овие бројки, недоволното завршување (RT = 25 Ω) резултира со рефлексии и значително намалување на маргината на бучава. Во некои случаи, при прекинување дури и го нарушува прагот на приемникот (VTH = ±100 mV). Кога RT се менува на 50 Ω, постои значителна маргина на бучава во однос на VTH и рефлексијата е занемарлива.

Ефект на прекин на автобусот (возач во U1, приемник во U2)
На оваа слика, U1 делува како предавател, а U2 до U10 се примачи.

Ефект на прекин на автобусот (возач во U1, приемник во U10)
На оваа слика, U1 делува како предавател, а U2 до U10 се примачи.

Ефект на прекин на автобусот (возач во U5, приемник во U6)
На оваа слика, U5 е предавател, а останатите се приемници.

Ефект на прекин на автобусот (возач во U5, приемник во U10)
На оваа слика, U5 е предавател, а останатите се приемници.Релативната положба на возачот и приемникот во автобусот, исто така, влијае на квалитетот на примениот сигнал. Најблискиот приемник до возачот го доживува најлошиот ефект на далноводот бидејќи на оваа локација брзината на рабовите е најбрза. Ова се влошува кога возачот се наоѓа на средината на автобусот.
За прampЛе, споредете ја Слика 16 на страница 20 и Слика 18 на страница 21. VID на приемникот U6 (возач на U5) покажува поголемо ѕвонење од она на приемникот U2 (возач на U1). Од друга страна, брзината на рабовите се забавува кога ресиверот се наоѓа подалеку од возачот. Најголемото време на пораст е забележано 1.14 ns со возачот сместен на едниот крај од автобусот (U1) и приемникот на другиот крај (U10).

Должина на никулец
Поголемата должина на никулецот не само што го зголемува времето на летот од возачот до приемникот, туку резултира и со поголема носивост, што предизвикува поголема рефлексија.

Ефект на зголемување на должината на никулецот (возач во U1, приемник во U10)
Оваа бројка го споредува VID кај U10 кога должината на никулецот е зголемена од еден инч на два инчи и возачот е на U1.

Завршување на никулец
Мора да ја усогласите импедансата на возачот со карактеристичната импеданса на никулецот. Поставувањето на сериски прекинувачки отпорник RS на излезот на возачот значително го намалува негативниот ефект на далноводот предизвикан од долгите никулци и брзите стапки на рабовите. Дополнително, RS може да се смени за да го ослабне VID за да ги исполни спецификацијата на ресиверот.

Ефект на завршување на никулецот (возач во U1, приемник во U2 и U10)
Оваа бројка го споредува VID кај U2 и U10 кога U1 емитува.

Стапка на пропаѓање на возачот
Брзата брзина на движење помага да се подобри времето на кревање, особено кај ресиверот најоддалечен од возачот. Сепак, побрзата брзина на отфрлање исто така го зголемува ѕвонењето поради рефлексијата.

Ефектот на брзината на возачот (возач во U1, приемник во U2 и U10)
Оваа бројка го покажува ефектот на брзината на запирање на возачот. Направена е споредба помеѓу бавната и брзата брзина на движење со јачина на погонот од 12 mA. Возачот е на U1 и се испитуваат диференцијалните бранови форми кај U2 и U10.

Севкупни перформанси на системот

Највисоката брзина на пренос на податоци поддржана од BLVDS со повеќе точки се одредува со гледање на дијаграмот за очи на најоддалечениот приемник од возачот. На оваа локација, пренесениот сигнал има најбавна брзина на рабовите и влијае на отворањето на очите. Иако квалитетот на примениот сигнал и целта на маргината на бучавата зависат од апликациите, колку е поширок отворот на очите, толку подобро. Сепак, мора да го проверите и ресиверот најблиску до возачот, бидејќи ефектите од далноводот имаат тенденција да бидат полоши ако ресиверот се наоѓа поблиску до возачот.
Слика 23. Дијаграм за очи на 400 Mbps (Возач во U1, приемник во U2 и U10)
Оваа слика ги илустрира дијаграмите за очи на U2 (црвена крива) и U10 (сина крива) за брзина на пренос на податоци од 400 Mbps. Во симулацијата се претпоставува случајно треперење на интервал од 1% единица. Возачот е на U1 со стандардна тековна јачина и поставки за брзина на движење. Автобусот е целосно натоварен со оптимална RT = 50 Ω. Најмалиот отвор на очите е кај U10, што е најдалеку од U1. Висината на окото сampдоведена во интервал од 0.5 единици е 692 mV и 543 mV за U2 и U10, соодветно. Постои значителна маргина на бучава во однос на VTH = ± 100 mV за двата случаи.

Историја на ревизии на документи за AN 522: Имплементирање на интерфејс LVDS на магистралата во поддржани семејства на уреди Intel FPGA

Документи / ресурси

intel AN 522 Имплементирање на Bus LVDS интерфејс во поддржани семејства FPGA уреди [pdf] Упатство за корисникот AN 522 Имплементирање на Bus LVDS интерфејс во поддржани фамилии на уреди FPGA, AN 522, имплементирање на Bus LVDS интерфејс во поддржани семејства на уреди FPGA, интерфејс во поддржани семејства на уреди FPGA, семејства на уреди FPGA

Референци

• Упатство за употреба