intel 750856 Agilex FPGA Development Board
Информации за производот
Овој референтен дизајн е наменет за таблата за развој на FPGA на Intel Agilex F-Series. Го користи контролорот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP и има едноставен PR регион. Поставувањето хардвер за надворешен домаќин на уредот Intel Agilex се состои од надворешен уред (Helper FPGA), DUT FPGA и дизајн на вашиот надворешен домаќин. Дизајнот на домаќинот во надворешниот уред е одговорен за хостирање на процесот на ПР. PR пиновите се користат за поврзување на двата уреди и може да бидат достапни I/O од корисникот.
Упатство за употреба на производот
Конфигурација на надворешен домаќин
За да извршите конфигурација на надворешен хост, следете ги овие чекори:
- Создадете дизајн на домаќин во надворешен уред за да го хостирате процесот на ПР.
- Поврзете ги PR пиновите од надворешниот уред со контролорот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP во DUT FPGA.
- Пренесувајте податоци за конфигурација од дизајнот на домаќинот до пиновите на интерфејсот за стриминг Intel Agilex Avalon што одговараат на PR сигналите за ракување од IP.
Делумна реконфигурација преку операција на иглички за конфигурација
Следната низа ја опишува операцијата на делумна реконфигурација преку конфигурациски пинови:
- Поставете ја иглата pr_request поврзан со контролорот за надворешна конфигурација за делумна реконфигурација Intel FPGA IP.
- ИП дава сигнал за зафатен за да укаже дека процесот на PR е во тек (опционално).
- Ако системот за конфигурација е подготвен за операција за односи со јавноста, се става пинот avst_ready, што покажува дека е подготвен да прифати податоци.
- Пренесувајте ги податоците за PR конфигурацијата преку пиновите avst_data и пинот avst_valid, следејќи ја спецификацијата за стриминг на Avalon за пренос на податоци со заден притисок.
- Стримингот запира кога иглата avst_ready ќе се отстрани.
- Отстранете ја иглата avst_ready за да покажете дека не се потребни повеќе податоци за операцијата PR.
- Контролерот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP го де-потврдува сигналот зафатен за да го покаже крајот на процесот (опционално).
Делумна реконфигурација преку конфигурациски пинови (надворешен домаќин) Референтен дизајн
Оваа белешка за апликација демонстрира делумна реконфигурација преку конфигурациски пинови (надворешен хост) на плочката за развој на Intel® Agilex® F-Series FPGA.
Референтен дизајн завршиview
Функцијата за делумна реконфигурација (PR) ви овозможува динамично да конфигурирате дел од FPGA, додека преостанатиот дизајн на FPGA продолжува да функционира. Можете да креирате повеќе личности за одреден регион во вашиот дизајн што не влијаат на работењето во области надвор од овој регион. Оваа методологија е ефикасна во системи каде што повеќе функции ги споделуваат истите ресурси на уредот FPGA. Тековната верзија на софтверот Intel Quartus® Prime Pro Edition воведува нов и поедноставен тек на компилација за делумна реконфигурација. Овој референтен дизајн на Intel Agilex го користи контролорот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP и има едноставен PR регион.
Поставување хардвер за надворешен домаќин на уредот Intel Agilex
Конфигурација на надворешен домаќин
Во конфигурацијата на надворешен домаќин, прво мора да креирате дизајн на домаќин во надворешен уред за да го хостира процесот на PR, како што покажува Поставувањето хардвер за надворешен домаќин на уредот Intel Agilex. Дизајнот на домаќинот пренесува податоци за конфигурација на игличките на интерфејсот за стриминг Intel Agilex Avalon што одговараат на PR сигналите за ракување што доаѓаат од контролорот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP. ПР-пиновите што ги користите за поврзување на двата уреди може да бидат достапни I/O од корисникот.
Следната низа ја опишува делумната реконфигурација преку операцијата за конфигурациски пинови:
- Прво ставете ја иглата pr_request што е поврзана со контролорот за надворешна конфигурација за делумна реконфигурација Intel FPGA IP.
- ИП дава сигнал за зафатен за да укаже дека процесот на PR е во тек (опционално).
- Ако системот за конфигурација е подготвен да се подложи на операција за односи со јавноста, се става пинот avst_ready што покажува дека е подготвен да прифати податоци.
- Започнете да ги пренесувате податоците за PR конфигурацијата преку пиновите avst_data и пинот avst_valid, истовремено набљудувајќи ја спецификацијата за стриминг на Avalon за пренос на податоци со заден притисок.
- Стримингот запира секогаш кога иглата avst_ready се деафирмира.
- По стриминг на сите конфигурациски податоци, пинот avst_ready се деасертира за да покаже дека не се потребни повеќе податоци за операцијата PR.
- Контролерот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP го десертира сигналот зафатен за да го покаже крајот на процесот (опционално).
- Можете да ги проверите пиновите pr_done и pr_error за да потврдите дали операцијата PR е успешно завршена. Ако се појави грешка, како што е неуспех во проверката на верзијата и проверка на овластувањето, операцијата PR завршува.
Поврзани информации
- Комплет за развој на FPGA од Intel Agilex F-Series Web Страница
- Упатство за корисникот на комплетот за развој на FPGA на Intel Agilex F-Series
- Упатство за корисникот на Intel Quartus Prime Pro Edition: Делумна реконфигурација
Делумна реконфигурација Контролор за надворешна конфигурација Intel FPGA IP
Потребен е контролорот за надворешна конфигурација за делумна реконфигурација да користи конфигурациски пинови за пренос на PR податоци за PR операција. Мора да ги поврзете сите порти од највисоко ниво на контролорот за надворешна конфигурација Intel FPGA IP со делумна реконфигурација со иглата pr_request за да дозволите ракување на домаќинот со управувачот со безбеден уред (SDM) од јадрото. SDM одредува кои типови на конфигурациски пинови да се користат, според вашата поставка MSEL.
Делумна реконфигурација Контролор за надворешна конфигурација Intel FPGA IP
Делумна реконфигурација Поставки за параметри на контролорот за надворешна конфигурација
| Параметар | Вредност | Опис |
| Овозможи зафатен интерфејс | Овозможи or
Оневозможи |
Ви овозможува да го вклучите или оневозможите интерфејсот зафатен, кој дава сигнал за да покаже дека обработката на PR е во тек за време на надворешната конфигурација.
Стандардна поставка е Оневозможи. |
Делумна реконфигурација Пристаништа на контролорот за надворешна конфигурација
| Име на порта | Ширина | Насока | Функција |
| pr_барање | 1 | Влез | Укажува дека процесот на ПР е подготвен да започне. Сигналот е канал кој не е синхрон со кој било такт сигнал. |
| pr_error | 2 | Излез | Покажува делумна грешка при реконфигурација.:
• 2'b01 - општа ПР грешка • 2'b11-некомпатибилна грешка со битстрим Овие сигнали се канали кои не се синхрони со кој било извор на часовник. |
| pr_done | 1 | Излез | Укажува дека процесот на ПР е завршен. Сигналот е канал кој не е синхрон со кој било такт сигнал. |
| start_addr | 1 | Влез | Ја одредува почетната адреса на PR податоците во Active Serial Flash. Овој сигнал го овозможувате со избирање на било кое Авалон®-СВ or Активен сериски за Овозможете Avalon-ST пинови или активни сериски пинови параметар. Сигналот е канал кој не е синхрон со кој било такт сигнал. |
| ресетирање | 1 | Влез | Активен висок, синхрон сигнал за ресетирање. |
| out_clk | 1 | Излез | Извор на часовник кој генерира од внатрешен осцилатор. |
| зафатен | 1 | Излез | ИП го потврдува овој сигнал за да укаже дека преносот на податоци за ПР е во тек. Овој сигнал го овозможувате со избирање Овозможи за Овозможи зафатен интерфејс параметар. |
Барања за референтен дизајн
Употребата на овој референтен дизајн го бара следново:
- Инсталација на Intel Quartus Prime Pro Edition верзија 22.3 со поддршка за семејството Intel Agilex уреди.
- Поврзување со Intel Agilex F-Series FPGA развојната плоча на клупата.
- Преземете го дизајнот прampДостапно е на следната локација: https://github.com/intel/fpga-partial-reconfig.
За да го преземете дизајнот прampле:
- Кликнете Клон или преземете.
- Кликнете Преземи ZIP. Отпакувајте го fpga-partial-reconfig-master.zip file.
- Одете во подпапката tutorials/agilex_external_pr_configuration за да пристапите до референтниот дизајн.
Преглед на референтен дизајн
Следниве чекори ја опишуваат имплементацијата на делумна реконфигурација преку конфигурациски пинови (надворешен хост) на плочката за развој на Intel Agilex F-Series FPGA:
- Чекор 1: Започнување
- Чекор 2: Креирање на дизајн партиција
- Чекор 3: Распределба на региони за поставување и рутирање
- Чекор 4: Додавање на IP на контролорот за надворешна конфигурација за делумна реконфигурација
- Чекор 5: Дефинирање на личности
- Чекор 6: Креирање на ревизии
- Чекор 7: Составување на основната ревизија
- Чекор 8: Подготовка на ревизии за спроведување на ПР
- Чекор 9: Програмирање на одборот
Чекор 1: Започнување
За да го копирате референтниот дизајн fileдо вашата работна средина и составете го рамниот дизајн на blinking_led:
- Направете директориум во вашата работна средина, agilex_pcie_devkit_blinking_led_pr.
- Копирајте ги преземените упатства/agilex_pcie_devkit_blinking_led/flat под-папка во директориумот, agilex_pcie_devkit_blinking_led_pr.
- Во софтверот Intel Quartus Prime Pro Edition, кликнете File ➤ Отворете го Project и изберете blinking_led.qpf.
- За да ја елаборирате хиерархијата на рамниот дизајн, кликнете Обработка ➤ Старт ➤ Започнете со анализа и синтеза. Алтернативно, во командната линија, извршете ја следнава команда: quartus_syn blinking_led -c blinking_led
Креирање на дизајн партиција
Мора да креирате дизајнерски партиции за секој PR регион што сакате делумно да го реконфигурирате. Следните чекори создаваат дизајн партиција за примерот u_blinking_led.
Креирање на дизајн партиции
- Десен-клик на примерот u_blinking_led во Навигаторот на проектот и кликнете Дизајн партиција ➤ Реконфигурабилна. До секој пример што е поставен како партиција се појавува икона за дизајн партиција.
- Кликнете Assignments ➤ Design Partitions Window. Прозорецот ги прикажува сите дизајнерски партиции во проектот.
- Уредете го името на партицијата во прозорецот за дизајн партиции со двоен клик на името. За овој референтен дизајн, преименувајте го името на партицијата во pr_partition
- Забелешка: Кога креирате партиција, софтверот Intel Quartus Prime автоматски генерира име на партиција, врз основа на името на примерот и патеката на хиерархија. Ова стандардно име на партиција може да варира со секој примерок.
- За да го извезете финализираниот статичен регион од компајлот на основната ревизија, кликнете двапати на записот за root_partition во Post Final Export File колона и напишете blinking_led_static. gdb.
Извезување на завршна слика на објавата во прозорецот за дизајн партиции
Потврдете дека blinking_led.qsf ги содржи следните задачи, што одговараат на вашата партиција за дизајн што може да се конфигурира:
Поврзани информации
Упатство за корисникот „Креирај партиции за дизајн“ во Intel Quartus Prime Pro Edition: делумна реконфигурација
Доделување на распоред и рутирачки регион за партиција за односи со јавноста
За секоја основна ревизија што ја креирате, протокот на дизајн на ПР го става соодветното јадро на личноста во вашиот регион на партиција за односи со јавноста. За да го лоцирате и доделите PR регионот во планот на уредот за вашата основна ревизија:
- Десен-клик на примерот u_blinking_led во Навигаторот на проектот и кликнете Logic Lock Region ➤ Create New Logic Lock Region. Регионот се појавува на прозорецот Logic Lock Regions.
- Вашиот регион за поставување мора да ја приложи логиката blinking_led. Изберете го регионот за поставување со лоцирање на јазолот во Планер на чипови. Кликнете со десното копче на името на регионот u_blinking_led во прозорецот Logic Lock Regions и кликнете
Лоцирајте го јазолот ➤ Лоцирајте во Планер на чипови. Регионот u_blinking_led е кодиран во боја
Локација на јазол за планер на чипови за blinking_led
- Во прозорецот Logic Lock Regions, наведете ги координатите на регионот за поставување во колоната Потекло. Потеклото одговара на долниот лев агол на регионот. За прample, за да поставите регион за поставување со (X1 Y1) координати како (163 4), наведете го потеклото како X163_Y4. Софтверот Intel Quartus Prime автоматски ги пресметува (X2 Y2) координатите (горе-десно) за регионот на поставување, врз основа на висината и ширината што ќе ги наведете.
- Забелешка: Овој туторијал ги користи координатите (X1 Y1) – (163 4) и висина и ширина од 20 за регионот на поставување. Дефинирајте која било вредност за регионот на поставување. Осигурете се дека регионот ја покрива логиката blinking_led.
- Овозможете ги опциите Reserved и Core-Only.
- Кликнете двапати на опцијата Routing Region. Се појавува дијалог прозорецот Logic Lock Routing Region Settings.
- Изберете Поправено со проширување за типот Рутирање. Со избирање на оваа опција автоматски се доделува должина на проширување од 2.
- Забелешка: Областа за насочување мора да биде поголема од областа за поставување, за да обезбеди дополнителна флексибилност за монтерот кога моторот насочува различни личности.
Прозорец за региони за логика заклучување
Потврдете дека blinking_led.qsf ги содржи следните задачи, што одговараат на вашето планирање на подот:
Поврзани информации
Упатство за корисникот „Floorplan the Partial Reconfiguration Design“ во Intel Quartus Prime Pro Edition: Делумна реконфигурација
Додавање на контролор за надворешна конфигурација за делумна реконфигурација Intel FPGA IP
Контролерот за надворешна конфигурација со делумна реконфигурација Intel FPGA IP се поврзува со контролниот блок Intel Agilex PR за да управува со изворот на битстрим. Мора да ја додадете оваа IP адреса во вашиот дизајн за да имплементирате надворешна конфигурација. Следете ги овие чекори за да го додадете контролорот за надворешна конфигурација за делумна реконфигурација
Intel FPGA IP на вашиот проект:
- Внесете Делумна реконфигурација во полето за пребарување на каталог IP (Tools ➤ IP Catalog).
- Двоен клик на Делумна реконфигурација Контролер за надворешна конфигурација Intel FPGA IP.
- Во полето за дијалог Креирај варијанта на IP, напишете external_host_pr_ip како File име, а потоа кликнете Креирај. Се појавува уредувачот на параметри.
- За параметарот Овозможи зафатен интерфејс, изберете Оневозможи (стандардна поставка). Кога треба да го користите овој сигнал, можете да ја префрлите поставката на Овозможи.
Овозможете го параметарот за зафатен интерфејс во уредувачот на параметри
- Кликнете File ➤ Зачувајте и излезете од уредувачот на параметри без да го генерирате системот. Уредувачот на параметри ја генерира варијацијата на IP-а extra_host_pr_ip.ip file и додава на file на проектот blinking_led. AN 991: Делумна реконфигурација преку конфигурациски пинови (надворешен домаќин) Референтен дизајн 750856 | 2022.11.14 AN 991:
- Забелешка:
- a. Ако го копирате external_host_pr_ip.ip file од директориумот pr, рачно уредете го blinking_led.qsf file да ја вклучи следната линија: set_global_assignment -име IP_FILE pr_ip.ip
- b. Ставете ја IP_FILE задача по SDC_FILE задачи (blinking_led. dc) во вашиот blinking_led.qsf file. Оваа нарачка обезбедува соодветно ограничување на IP-јадрото на контролорот за делумна реконфигурација.
- Забелешка: За откривање на часовниците, .sdc file за PR IP мора да го следи секое .sdc што ги создава часовниците што ги користи IP-јадрото. Вие ја олеснувате оваа нарачка со тоа што ќе се осигурате дека .ip file за PR IP јадрото се појавува по било која .ip files или .sdc files што ги користите за да ги дефинирате овие часовници во .qsf file за вашата ревизија на проектот Intel Quartus Prime. За повеќе информации, погледнете во Упатството за користење на IP решенија за делумна реконфигурација.
Ажурирање на дизајнот на највисоко ниво
За ажурирање на врвот.sv file со примерот PR_IP:
- За да го додадете примерот external_host_pr_ip во дизајнот на највисоко ниво, отстранете ги коментарите на следните кодни блокови во top.sv file:
Дефинирање на личности
Овој референтен дизајн дефинира три посебни личности за една партиција за односи со јавноста. За да ги дефинирате и вклучите личностите во вашиот проект:
- Направете три SystemVerilog files, blinking_led.sv, blinking_led_slow.sv и blinking_led_empty.sv во вашиот работен директориум за трите личности.
Личности за референтни дизајни
Забелешка:
- blinking_led.sv е веќе достапен како дел од fileкопирате од станот/ поддиректориумот. Вие едноставно можете повторно да го користите ова file.
- Ако го креирате SystemVerilog files од Intel Quartus Prime Text Editor, оневозможете го Додај file до опцијата за тековниот проект, при зачувување на files.
Креирање на ревизии
Текот на дизајнот за односи со јавноста ја користи функцијата за ревизии на проектот во софтверот Intel Quartus Prime. Вашиот првичен дизајн е основната ревизија, каде што ги дефинирате границите на статичниот регион и регионите што може да се реконфигурираат на FPGA. Од основната ревизија, креирате повеќе ревизии. Овие ревизии ги содржат различните имплементации за ПР регионите. Сепак, сите ревизии за имплементација на односи со јавноста ги користат истите резултати за поставување и рутирање на највисоко ниво од основната ревизија. За да составите дизајн за ПР, мора да креирате ревизија за имплементација на ПР за секоја личност. Покрај тоа, мора да доделите типови на ревизија за секоја од ревизиите. Достапните типови на ревизии се:
- Делумна реконфигурација – База
- Делумна реконфигурација – Имплементација на личноста
Следната табела ги наведува името на ревизијата и типот на ревизија за секоја од ревизиите:
Имиња и типови на ревизија
| Име на ревизија | Тип на ревизија |
| blinking_led.qsf | Делумна реконфигурација – База |
| blinking_led_default.qsf | Делумна реконфигурација – Имплементација на личноста |
| blinking_led_slow.qsf | Делумна реконфигурација – Имплементација на личноста |
| blinking_led_empty.qsf | Делумна реконфигурација – Имплементација на личноста |
Поставување на типот на основна ревизија
- Кликнете Проект ➤ Ревизии.
- Во името на ревизијата, изберете ја ревизијата blinking_led, а потоа кликнете Постави струја.
- Кликнете Примени. Ревизијата blinking_led се прикажува како тековна ревизија.
- За да го поставите типот на ревизија за blinking_led, кликнете Assignments ➤ Settings ➤ General.
- За Тип на ревизија, изберете Делумна реконфигурација – База, а потоа кликнете OK.
- Потврдете дека blinking_led.qsf сега ја содржи следната задача: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
Креирање ревизии за имплементација
- За да го отворите прозорецот за дијалог Ревизии, кликнете Проект ➤ Ревизии.
- За да креирате нова ревизија, кликнете двапати на < >.
- Во името на ревизијата, наведете blinking_led_default и изберете blinking_led за Врз основа на ревизија.
- За типот на ревизија, изберете Делумна реконфигурација – Лична имплементација.
Креирање на ревизии
- Слично на тоа, поставете го типот на ревизија за ревизии blinking_led_slow и blinking_led_empty.
- Потврдете дека секој .qsf file сега ја содржи следната задача: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led каде што, place_holder е стандардното име на ентитет за новосоздадената ревизија за имплементација на ПР.
Ревизии на проектот
Составување на основната ревизија
- За да ја составите основната ревизија, кликнете на Обработка ➤ Започнете со компилација. Алтернативно, следнава команда ја компајлира основната ревизија: quartus_sh –flow compile blinking_led -c blinking_led
- Проверете го битстримот fileкои генерираат во излезот_fileдиректориумот.
Генерирани Files
| Име | Тип | Опис |
| трепкање_води.соф | Базно програмирање file | Се користи за конфигурација на база со целосен чип |
| blinking_led.pr_partition.rbf | ПР битстрим file за основна личност | Се користи за делумна реконфигурација на основната личност. |
| blinking_led_static.qdb | .qdb база на податоци file | Финализирана база на податоци file се користи за увоз на статичниот регион. |
Поврзани информации
- Упатство за корисникот „Floorplan the Partial Reconfiguration Design“ во Intel Quartus Prime Pro Edition: Делумна реконфигурација
- Упатство за корисникот „Применување на ограничувања на планот на подот“ во Intel Quartus Prime Pro Edition: Делумна реконфигурација
Подготовка на ревизии за спроведување на ПР
Мора да ги подготвите ревизиите за имплементација на PR пред да можете да го компајлирате и генерирате битстримот PR за програмирање на уредот. Ова поставување вклучува додавање на статичниот регион .qdb file како извор file за секоја ревизија на имплементацијата. Покрај тоа, мора да го наведете соодветниот ентитет на регионот за односи со јавноста.
- За да ја поставите тековната ревизија, кликнете Проект ➤ Ревизии, изберете blinking_led_default како име на ревизија, а потоа кликнете Постави тековна.
- За да го потврдите точниот извор за секоја ревизија на имплементацијата, кликнете Проект ➤Додај/Отстрани Files во Проект. Blinking_led.sv file се појавува во file листа.
Files Страница
- Повторете ги чекорите од 1 до 2 за да го потврдите другиот извор на ревизија на имплементацијата files:
| Име на ревизија на имплементација | Извор File |
| blinking_led_default | blinking_led.sv |
| трепкање_води_празни | blinking_led_empty.sv |
| трепкање_led_бавно | blinking_led_slow.sv |
- За да се потврди .qdb file поврзани со root партицијата, кликнете Assignments ➤ Design Partitions Window. Потврдете дека базата на податоци за партиција File го одредува blinking_led_static.qdb file, или кликнете двапати на Базата на податоци за партиции File ќелија за да го одредите ова file. Алтернативно, следнава команда го доделува ова file: set_instance_assignment -име QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
- Во ќелијата Entity Re-binding, наведете го името на ентитетот на секоја PR партиција што ја менувате во ревизијата за имплементација. За ревизијата за имплементација blinking_led_default, името на ентитетот е blinking_led. Во ова упатство, го презапишувате примерот u_blinking_led од основната ревизија компајл со новиот ентитет blinking_led.
Забелешка: Во ревизијата за имплементација автоматски се додава задача за повторно обврзување на ентитетот на заштитно место. Сепак, мора да го промените стандардното име на ентитет во доделувањето на соодветно име на ентитет за вашиот дизајн.
| Име на ревизија на имплементација | Повторно обврзување на ентитет |
| blinking_led_default | blinking_led |
| трепкање_led_бавно | трепкање_led_бавно |
| трепкање_води_празни | трепкање_води_празни |
Ентитетот повторно се поврзува
- За да го компајлирате дизајнот, кликнете на Обработка ➤ Започнете со компилација. Алтернативно, следнава команда го компајлира овој проект: quartus_sh –flow compile blinking_led –c blinking_led_default
- Повторете ги горните чекори за да подготвите ревизии за трепкање_лед_бавно и трепкање_лед_празно: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt
Забелешка: Можете да ги наведете сите специфични поставки на Fitter што сакате да ги примените за време на компилацијата за имплементација на PR. Специфичните поставки за фитер влијаат само на одговарањето на личноста, без да влијаат на увезениот статичен регион.
Програмирање на одборот
Овој туторијал користи плочка за развој на Intel Agilex F-Series FPGA на клупата, надвор од слотот PCIe* во вашата домаќинска машина. Пред да ја програмирате таблата, проверете дали сте ги завршиле следните чекори:
- Поврзете го напојувањето со развојната плоча Intel Agilex F-Series FPGA.
- Поврзете го кабелот за преземање Intel FPGA помеѓу USB-портата за компјутер и приклучокот за кабел за преземање Intel FPGA на таблата за развој.
За да го извршите дизајнот на плочката за развој на Intel Agilex F-Series FPGA:
- Отворете го софтверот Intel Quartus Prime и кликнете Tools ➤ Programmer.
- Во програмерот, кликнете Hardware Setup и изберете USB-Blaster.
- Кликнете Автоматско откривање и изберете го уредот, AGFB014R24AR0.
- Кликнете на ОК. Софтверот Intel Quartus Prime го открива и ажурира програмерот со трите FPGA уреди на плочката.
- Изберете го уредот AGFB014R24AR0, кликнете Промени File и вчитајте го blinking_led_default.sof file.
- Овозможи програма/Конфигурирање за blinking_led_default.sof file.
- Кликнете на Start и почекајте лентата за напредок да достигне 100%.
- Гледајте ги LED диодите на таблата како трепкаат со иста фреквенција како и оригиналниот рамен дизајн.
- За да го програмирате само регионот за односи со јавноста, кликнете со десното копче на blinking_led_default.sof file во Програмерот и кликнете Додај ПР програмирање File.
- Изберете го blinking_led_slow.pr_partition.rbf file.
- Оневозможи програма/Конфигурирај за blinking_led_default.sof file.
- Овозможи програма/Конфигурација за blinking_led_slow.pr_partition.rbf file и кликнете Start. На таблата, гледајте како LED[0] и LED[1] продолжуваат да трепкаат. Кога лентата за напредок ќе достигне 100%, LED[2] и LED[3] трепкаат побавно.
- За да го репрограмирате PR регионот, кликнете со десното копче на .rbf file во Програмерот и кликнете Change PR Programing File.
- Изберете .rbf files за другите две личности да го набљудуваат однесувањето на таблата. Се вчитува blinking_led_default.rbf file предизвикува LED диодите да трепкаат на одредена фреквенција и се вчитува blinking_led_empty.rbf file предизвикува LED диодите да останат вклучени.
Програмирање на таблата за развој на FPGA на Intel Agilex F-Series
Тек за тестирање на хардверот
Следниве секвенци го опишуваат протокот на тестирање на хардверот за референтен дизајн.
Поставување хардвер за надворешен домаќин на уредот Intel Agilex
Програмирајте го Helper FPGA (надворешен домаќин)
Следната низа го опишува програмирањето на помошниот FPGA што работи како надворешен домаќин на процесот за односи со јавноста:
- Наведете ја поставката за интерфејс за стриминг Авалон што одговара на режимот што ќе го изберете (x8, x16 или x32).
- Иницијализирајте ја платформата со програмирање на помошниот FPGA со помош на Intel Quartus Prime Programmer и поврзаниот конфигурациски кабел.
- Користејќи го помошниот FPGA, прочитајте ги сигналите CONF_DONE и AVST_READY. CONF_DONE треба да биде 0, AVST_READY треба да биде 1. Логиката високо на оваа игла покажува дека SDM е подготвена да прифати податоци од надворешен хост. Овој излез е дел од SDM I/O.
Забелешка: Пинот CONF_DONE му сигнализира на надворешен домаќин дека преносот на битстрим е успешен. Користете ги овие сигнали само за да го следите целиот процес на конфигурација на чипот. Погледнете во Упатството за корисникот за конфигурација на Intel Agilex за повеќе информации за овој пин.
Програмирајте го DUT FPGA со целосен чип SOF преку надворешен домаќин Следната низа го опишува програмирањето на DUT FPGA со целосниот чип SRAM објект File (.sof) со користење на интерфејсот за стриминг домаќин Авалон:
- Напишете го целосниот битстрим на чипот во надворешната меморија DDR4 на помошниот FPGA (надворешен домаќин).
- Конфигурирајте го DUT FPGA со целосниот чип .sof користејќи го интерфејсот за стриминг Avalon (x8, x16, x32).
- Прочитајте ги статусните сигнали за конфигурација DUT FPGA. CONF_DONE треба да биде 1, AVST_READY треба да биде 0.
Временски спецификации: Делумна реконфигурација Надворешен контролер Intel FPGA IP
Програмирајте го DUT FPGA со Првата личност преку надворешен домаќин
- Нанесете го замрзнувањето на целниот PR регион во DUT FPGA.
- Користејќи ја системската конзола Intel Quartus Prime, наведете pr_request за да започне делумната реконфигурација. AVST_READY треба да биде 1.
- Напишете го првиот битстрим на PR персона во надворешната меморија DDR4 на помошниот FPGA (надворешен домаќин).
- Користејќи интерфејс за стриминг Авалон (x8, x16, x32), реконфигурирајте го DUT FPGA со првиот битстрим на личноста.
- За да го следите статусот на PR, кликнете Tools ➤ System Console за да ја стартувате System Console. Во Системската конзола, следете го статусот на ПР:
- pr_error е 2 - реконфигурацијата е во процес.
- pr_error е 3 - реконфигурацијата е завршена.
- Нанесете одмрзнување на PR регионот во DUT FPGA.
Забелешка: Ако се појави грешка за време на операцијата PR, како што е неуспех во проверката на верзијата или проверката на овластувањето, операцијата PR завршува.
Поврзани информации
- Корисничко упатство за конфигурација на Intel Agilex
- Корисничко упатство за Intel Quartus Prime Pro Edition: Алатки за отстранување грешки
Историја на ревизии на документи за AN 991: делумна реконфигурација преку конфигурациски пинови (надворешен домаќин) Референтен дизајн за развојна плочка FPGA на Intel Agilex F-Series
| Верзија на документ | Интел Quartus Prime верзија | Промени |
| 2022.11.14 | 22.3 | • Почетно ослободување. |
AN 991: Делумна реконфигурација преку конфигурациски пинови (надворешен домаќин) Референтен дизајн: за развојна плочка FPGA на Intel Agilex F-Series
Одговори на најчестите прашања:
- Q Што е ПР преку конфигурациски пинови?
- A Конфигурација на надворешен домаќин на страница 3
- Q Што ми треба за овој референтен дизајн?
- A Барања за дизајн на референца на страница 6
- Q Каде можам да го добијам референтниот дизајн?
- A Барања за дизајн на референца на страница 6
- Q Како да извршам ПР преку надворешна конфигурација?
- A Преглед на референтен дизајн на страница 6
- Q Што е ПР личност?
- A Дефинирање на личности на страница 11
- Q Како да ја програмирам таблата?
- A Програмирајте го одборот на страница 17
- Q Кои се познатите прашања и ограничувања за ПР?
- A Форуми за поддршка на Intel FPGA: ПР
- Q Дали имате обука за ПР?
- A Интел FPGA каталог за техничка обука
Онлајн верзија Испрати повратни информации
- ИД: 750856
- Верзија: 2022.11.14
Документи / ресурси
 |
intel 750856 Agilex FPGA Development Board [pdf] Упатство за корисникот 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board |