FPGA IP
設計例ampユーザーガイド
F タイル 25G イーサネット Intel®
インテル® Quartus® 向けにアップデート
プライム デザイン スイート: 22.3
IP バージョン: 1.0.0
クイックスタートガイド
インテル Agilex™ デバイス用の F タイル 25G イーサネット インテル FPGA IP は、デザイン ex を生成する機能を提供します。amp選択した構成のファイル。
図 1. 設計例amp使い方
ディレクトリ構造
図 2. 25G イーサネット インテル FPGA IP 設計例ampファイル ディレクトリ構造
- シミュレーション files (シミュレーション専用のテストベンチ) は次の場所にあります。ample_dir>/example_テストベンチ。
- コンパイルのみの設計 exampルは次の場所にありますample_dir>/compilation_test_design.
- ハードウェア構成とテスト files (設計 exampハードウェアのファイル) は次の場所にあります。ample_dir>/hardware_test_design.
表 1. ディレクトリと File 説明
| File 名前 | 説明 |
| eth_ex_25g.qpf | インテル Quartus® Prime プロジェクト file. |
| eth_ex_25g.qsf | インテル Quartus Prime プロジェクト設定 file. |
| eth_ex_25g.sdc | シノプシスの設計上の制約 file. これをコピーして変更できます file 独自の 25GbE Intel FPGA IP コア設計用。 |
| eth_ex_25g.v | 最上位 Verilog HDL 設計例ample file. Verilog を使用したシングルチャネル設計 file. |
| 一般/ | ハードウェア設計例ampルサポート files. |
| hwtest/main.tcl | 主要 file システムコンソールにアクセスするため。 |
デザイン Ex の生成ample
図4. ExampF タイル 25G イーサネット インテル FPGA IP パラメーター エディターの [Design] タブ
次の手順に従って、ハードウェア デザインを生成します。ampファイルとテストベンチ:
- インテル Quartus Prime プロ・エディションで、 File ➤ 新しい Quartus Prime プロジェクトを作成する New Project Wizard、または File ➤ Open Project を選択して、既存の Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
- IP カタログで、Agilex 用の 25G イーサネット インテル FPGA IP を見つけて選択します。 [新しい IP バリエーション] ウィンドウが表示されます。
- IP バリエーションの最上位の名前を指定し、[OK] をクリックします。 パラメーター エディターは、最上位の .ip を追加します。 file 現在のプロジェクトに自動的に。 .ip を手動で追加するように求められた場合 file プロジェクトに移動するには、[プロジェクト] ➤ [追加/削除] をクリックします。 Files をプロジェクトに追加して file.
- インテル Quartus Prime プロ・エディション・ソフトウェアでは、Device フィールドで特定の インテル Agilex デバイスを選択するか、インテル Quartus Prime ソフトウェアが提案するデフォルトのデバイスを保持する必要があります。
注記： ハードウェア設計例ample は、選択内容をターゲット ボード上のデバイスで上書きします。 design exのメニューから対象ボードを指定しますampEx のファイル オプションampル デザイン タブ。 - [OK] をクリックします。 パラメータエディタが表示されます。
- [IP] タブで、IP コア バリエーションのパラメーターを指定します。
- 元でample Design タブ、Ex 用ampルデザイン File[Simulation] オプションを選択してテストベンチを生成し、[Synthesis] オプションを選択してハードウェア デザイン ex を生成します。ampル。 Verilog HDL のみ fileが生成されます。
注記： 機能する VHDL IP コアが利用できません。 IP コア デザインの例では、Verilog HDL のみを指定します。ampル。 - ターゲット開発キットには、Agilex I-series Transceiver-SoC Dev Kit を選択します
- [Ex の生成] をクリックします。ampルデザインボタン。 選択した例ample Design Directory ウィンドウが表示されます。
- デザインexの修正をご希望の場合amp表示されるデフォルトのファイル ディレクトリ パスまたは名前 (alt_e25_f_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイル ディレクトリ名 (ample_dir>)。
- [OK]をクリックします。
1.2.1.設計例ampファイル パラメータ
表2. Ex のパラメータampファイルデザインタブ
| パラメータ | 説明 |
| Exampルデザイン | 利用可能な例ampIP パラメータ設定用のファイル デザイン。 シングルチャンネル ex のみampこの IP ではファイル デザインがサポートされています。 |
| Exampルデザイン Files | の file異なる開発フェーズ用に生成する s。 • シミュレーション - 必要な fileex をシミュレートするための sampデザイン。 • 合成 - 合成を生成します。 file秒。 これらを使用します fileハードウェア・テスト用にインテル Quartus Prime プロ・エディション・ソフトウェアでデザインをコンパイルし、スタティック・タイミング解析を実行します。 |
| 生成する File 形式 | RTL の形式 file■ シミュレーション用 - Verilog。 |
| ボードを選択 | デザイン インプリメンテーション用にサポートされているハードウェア。 Intel FPGA 開発ボードを選択する場合、デバイス AGIB027R31B1E2VRO をデザイン ex のターゲット デバイスとして使用します。ampル世代。 Agilex I シリーズ トランシーバー SoC 開発キット: このオプションを使用すると、設計をテストすることができます。amp選択したインテル FPGA IP 開発キットのファイル。 このオプションは、AGIB027R31B1E2VRO のターゲット デバイスを自動的に選択します。 ボード リビジョンのデバイス グレードが異なる場合は、ターゲット デバイスを変更できます。 なし： このオプションは、設計 ex のハードウェアの側面を除外します。ampル。 |
1.3。 タイルの生成 Files
サポート ロジック生成は、タイル関連の生成に使用される合成前ステップです。 fileシミュレーションおよびハードウェア設計に必要です。 タイルの生成はすべてに必要です
F タイル ベースのデザイン シミュレーション。 シミュレーションの前にこの手順を完了する必要があります。
- コマンド プロンプトで、ex ファイルの compilation_test_design フォルダーに移動します。ampファイルデザイン：cd /compilation_test_design.
- 次のコマンドを実行します: quartus_tlg alt_eth_25g
1.4。 F タイル 25G イーサネット インテル FPGA IP デザインのシミュレーション
Exampテストベンチ
コマンド プロンプトからシミュレーション スクリプトを実行して、デザインをコンパイルおよびシミュレーションできます。
- コマンド プロンプトで、テストベンチ シミュレーション作業ディレクトリを変更します: cdample_dir>/ex_25g/sim.
- IP セットアップ シミュレーションを実行します: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
表 3. テストベンチをシミュレートする手順
| シミュレーター | 説明書 |
| VCS* | コマンド ラインで、sh run_vcs.sh と入力します。 |
| クエスタシム* | コマンド ラインで、vsim -do run_vsim.do -log と入力します。file vsim.log QuestaSim GUI を起動せずにシミュレートする場合は、vsim -c -do run_vsim.do -log と入力します。file vsim.log |
| ケイデンス -Xcelium* | コマンド ラインで、sh run_xcelium.sh と入力します。 |
シミュレーションが成功すると、次のメッセージが表示されて終了します。
シミュレーションに合格しました。 またはテストベンチが完了しました。
正常に完了したら、結果を分析できます。
1.5。 デザイン Ex のコンパイルと設定ampハードウェアのファイル
25G イーサネット インテル FPGA IP コアのパラメーター エディターを使用すると、デザインをコンパイルして構成することができます。ampターゲット開発キットのファイル。
デザイン ex をコンパイルして構成するにはampハードウェアで .le を実行するには、次の手順に従います。
- インテル Quartus Prime プロ・エディション・ソフトウェアを起動し、Processing ➤ Start Compilation を選択してデザインをコンパイルします。
- SRAM オブジェクトの生成後 file .sof、次の手順に従って、ハードウェア デザイン ex をプログラムします。ampインテル Agilex デバイス上のファイル:
を。 [ツール] メニューの [プログラマ] をクリックします。
b. Programmer で、[Hardware Setup] をクリックします。
c. プログラミング デバイスを選択します。
d. インテル Agilex ボードを選択して、インテル Quartus Prime プロ・エディションのセッションに追加します。
e. モードが J に設定されていることを確認しますTAG.
f. インテル Agilex デバイスを選択し、[デバイスの追加] をクリックします。 プログラマが表示します
ボード上のデバイス間の接続のブロック図。
g. .sof の行で、.sof のボックスをチェックします。
h. Program/Configure 列のチェックボックスをオンにします。
私。 [開始] をクリックします。
1.6。 F タイル 25G イーサネット インテル FPGA IP ハードウェア デザイン例のテストample
F タイル 25G イーサネット インテル FPGA IP コア デザイン ex をコンパイルした後ampファイルを作成してインテル Agilex デバイスで構成すると、システム・コンソールを使用して IP コアをプログラムできます。
システム コンソールをオンにしてハードウェア設計をテストするには、ex.amp次の手順に従います。
- インテル Quartus Prime プロ・エディション ソフトウェアで、Tools ➤ System を選択します。
デバッグ ツール ➤ システム コンソール: システム コンソールを起動します。 - [Tcl Console] ペインで cd hwtest と入力して、ディレクトリを / hardware_test_design/hwtest に変更します。
- source main.tcl と入力して、J への接続を開きます。TAG マスター。
設計例のハードウェア テスト セクションのテスト手順に従います。ampファイルを開き、システム コンソールでテスト結果を観察します。
F タイル 25G イーサネット設計例ampインテル Agilex デバイス用のファイル
F タイル 25G イーサネット設計 exampファイルは、25G イーサネット インテル FPGA IP コアを使用したインテル Agilex デバイスのイーサネット ソリューションを示しています。
デザインexを生成するampル・フロム・ザ・エクスample 25G イーサネット インテル FPGA IP パラメーター エディターの [デザイン] タブ。 ありまたはなしでデザインを生成することも選択できます
リードソロモン前方誤り訂正 (RS-FEC) 機能。
2.1. 特徴
- 25G で動作する単一のイーサネット チャネルをサポートします。
- デザインexを生成ampRS-FEC機能を備えたファイル。
- テストベンチとシミュレーション スクリプトを提供します。
- IP コンフィギュレーションに基づいて、F タイル リファレンスおよびシステム PLL クロック インテル FPGA IP をインスタンス化します。
2.2。 ハードウェアとソフトウェアの要件
インテルは、次のハードウェアとソフトウェアを使用して設計をテストします。ampLinux システムのファイル:
- インテル Quartus Prime プロ・エディション ソフトウェア。
- Siemens* EDA QuestaSim、Synopsys* VCS、および Cadence Xcelium シミュレーター。
- ハードウェア テスト用のインテル Agilex I シリーズ トランシーバー SoC 開発キット (AGIB027R31B1E2VRO)。
2.3. 機能説明
F タイル 25G イーサネット設計 exampファイルは、MAC+PCS+PMA コアバリアントで構成されています。 次のブロック図は、F タイル 25G イーサネット デザイン例の MAC+PCS+PMA コア バリアントのデザイン コンポーネントと最上位信号を示しています。ampル。
図5. ブロック図—F タイル 25G イーサネット設計例ample (MAC+PCS+PMA コアバリアント)
2.3.1. 設計コンポーネント
表4. 設計コンポーネント
| 成分 | 説明 |
| F タイル 25G イーサネット インテル FPGA IP | MAC、PCS、およびトランシーバー PHY で構成され、次の構成を備えています。 • コア バリアント: MAC+PCS+PMA • フロー制御を有効にする: オプション • リンク障害の生成を有効にする: オプション • プリアンブル パススルーを有効にする: オプション • 統計収集を有効にする: オプション • MAC 統計カウンターを有効にする: オプション • 基準クロック周波数: 156.25 デザインexの場合ampファイルに RS-FEC 機能を追加すると、次の追加パラメータが設定されます。 • RS-FEC を有効にする: オプション |
| F タイルのリファレンスおよびシステム PLL クロック Intel FPGA IP | F-Tile Reference and System PLL Clocks Intel FPGA IP パラメーター エディターの設定は、F-タイル 25G イーサネット Intel FPGA IP の要件と一致します。 デザインexを生成する場合ampルを使用して Ex の生成ampルデザイン ボタンをクリックすると、IP が自動的にインスタンス化されます。 独自のデザイン ex を作成する場合ampこの IP を手動でインスタンス化し、すべての I/O ポートを接続する必要があります。 この IP については、次を参照してください。 F タイル アーキテクチャと PMA および FEC Direct PHY IP ユーザー ガイド. |
| クライアント ロジック | 構成: • 送信用に 25G イーサネット Intel FPGA IP コアへのバースト パケットを生成するトラフィック ジェネレーター。 • 25G イーサネット インテル FPGA IP コアからのバースト パケットを監視するトラフィック モニター。 |
| ソースとプローブ | デバッグに使用できる、システム リセット入力信号を含むソース信号とプローブ信号。 |
関連情報
F タイル アーキテクチャと PMA および FEC Direct PHY IP ユーザー ガイド
シミュレーション
テストベンチは IP コアを介してトラフィックを送信し、IP コアの送信側と受信側を実行します。
2.4.1. テストベンチ
図 6. F タイル 25G イーサネット インテル FPGA IP デザイン例のブロック図ampシミュレーション テストベンチ
表 5. テストベンチのコンポーネント
| 成分 | 説明 |
| 被試験デバイス (DUT) | 25G イーサネット インテル FPGA IP コア。 |
| イーサネット パケット ジェネレーターとパケット モニター | • パケット ジェネレータはフレームを生成し、DUT に送信します。 • Packet Monitor は、TX および RX データパスを監視し、シミュレータ コンソールにフレームを表示します。 |
| F タイルのリファレンスおよびシステム PLL クロック Intel FPGA IP | トランシーバーおよびシステム PLL 基準クロックを生成します。 |
2.4.2. シミュレーション設計例ampル コンポーネント
表 6. F タイル 25G イーサネット デザイン例ampテストベンチ File 説明
| File 名前 | 説明 |
| テストベンチとシミュレーション Files | |
| Basic_avl_tb_top.v | トップレベルのテストベンチ file. テストベンチは、DUT をインスタンス化し、デザイン コンポーネントとクライアント ロジックで Avalon® メモリ マップド コンフィギュレーションを実行し、25G イーサネット インテル FPGA IP との間でパケットを送受信します。 |
| テストベンチ スクリプト | |
| 続き… | |
| File 名前 | 説明 |
| run_vsim.do | テストベンチを実行する ModelSim スクリプト。 |
| run_vcs.sh | テストベンチを実行する Synopsys VCS スクリプト。 |
| run_xcelium.sh | テストベンチを実行する Cadence Xcelium スクリプト。 |
2.4.3. テストケース
シミュレーション テスト ケースは、次のアクションを実行します。
- F タイル 25G イーサネット Intel FPGA IP および F タイル リファレンスおよびシステム PLL クロック Intel FPGA IP をインスタンス化します。
- RX クロックと PHY ステータス信号が安定するまで待機します。
- PHY ステータスを出力します。
- 10 個の有効なデータを送受信します。
- 結果を分析します。 成功したテストベンチには「Testbench complete.」と表示されます。
次のsampファイル出力は、成功したシミュレーション テストの実行を示しています。
コンパイル
設計 Ex のコンパイルと構成の手順に従います。ampハードウェア内のファイルをコンパイルしてデザインを構成する examp選択したハードウェアにファイルを保存します。
コンパイルのみの設計 ex を使用して、リソース使用率と Fmax を見積もることができます。ampル。 で [Start Compilation] コマンドを使用してデザインをコンパイルできます。
インテル Quartus Prime プロ・エディション ソフトウェアの処理メニュー。 コンパイルが成功すると、コンパイル レポートの概要が生成されます。
詳細については、インテル Quartus Prime プロ・エディションのユーザーガイドのデザインのコンパイルを参照してください。
関連情報
- デザイン Ex のコンパイルと設定amp7 ページのハードウェアのファイル
- インテル Quartus Prime プロ・エディション ユーザーガイドのデザインのコンパイル
2.6. ハードウェアのテスト
ハードウェア設計例ではampつまり、IP コアを内部シリアル ループバック モードでプログラムし、送信側でトラフィックを生成して、受信側でループバックすることができます。
提供された関連情報リンクの手順に従って、デザイン ex をテストします。amp選択したハードウェアにファイルを保存します。
関連情報
F タイル 25G イーサネット インテル FPGA IP ハードウェア デザイン例のテストamp8ページのファイル
2.6.1。 試験手順
次の手順に従って、デザイン ex をテストします。ampハードウェアのファイル:
- この設計例のハードウェア テストを実行する前にampシステムをリセットする必要があります。
a. デフォルトの Source and Probe GUI の Tools ➤ In-System Sources & Probes Editor ツールをクリックします。
b. システム リセット信号 (Source[3:0]) を 7 から 8 に切り替えてリセットを適用し、システム リセット信号を 7 に戻してシステムをリセット状態から解放します。
c. プローブ信号を監視し、ステータスが有効であることを確認します。 - システム コンソールで hwtest フォルダに移動し、コマンド source main.tcl を実行して JTAG 主人。 デフォルトでは、最初の JTAG JのマスターTAG チェーンが選択されています。 Jを選ぶにはTAG インテル Agilex デバイスのマスターは、次のコマンドを実行します: set_jtag <number of appropriate JTAG マスター＞。 元ampファイル: set_jtag 1.
- システム コンソールで次のコマンドを実行して、シリアル ループバック テストを開始します。
表 7. コマンド パラメータ
| パラメータ | 説明 | Examp使い方 |
| chkphy_status | クロック周波数と PHY ロック ステータスを表示します。 | % chkphy_status 0 # リンク 0 のステータスをチェック |
| chkmac_stats | MAC 統計カウンターの値を表示します。 | % chkmac_stats 0 # リンク 0 の mac 統計カウンターをチェック |
| clear_all_stats | IP コアの統計カウンターをクリアします。 | % clear_all_stats 0 # リンク 0 の統計カウンターをクリアします |
| start_gen | パケット ジェネレータを開始します。 | % start_gen 0 # リンク 0 でパケット生成を開始 |
| stop_gen | パケット ジェネレータを停止します。 | % stop_gen 0 # リンク 0 でのパケット生成を停止 |
| ループオン | 内部シリアル ループバックをオンにします。 | % loop_on 0 # リンク 0 で内部ループバックをオンにする |
| loop_off | 内部シリアル ループバックをオフにします。 | % loop_off 0 # リンク 0 の内部ループバックをオフにします |
| reg_read | IP コアのレジスタ値を返します。 . | % reg_read 0x402 # リンク 402 のアドレス 0 で IP CSR レジスタを読み取る |
| reg_write | 書くアドレスの IP コア レジスタへ. | % reg_write 0x401 0x1 # リンク 0 のアドレス 1 にある IP CSR スクラッチ レジスタに 401x0 を書き込みます |
を。 loop_on と入力内部シリアル ループバック モードをオンにします。
b. chkphy_status と入力しますPHY のステータスを確認します。 リンクが安定している場合、TXCLK、RXCLK、および RX ステータスは以下に示す同じ値である必要があります。
c. clear_all_stats と入力しますTX および RX 統計レジスタをクリアします。
d. start_gen と入力しますパケットの生成を開始します。
e. stop_gen と入力しますパケットの生成を停止します。
f. chkmac_stats と入力しますTX および RX 統計カウンターを読み取ります。 次のことを確認してください。
私。 送信されたパケット フレームは、受信されたパケット フレームと一致します。
ii. エラー フレームは受信されません。
g. loop_off と入力内部シリアル ループバックをオフにします。
図7. Sample テスト出力 — TX および RX 統計カウンター
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F タイル 25G イーサネット FPGA IP 設計例の文書改訂履歴ampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2022.10.14 | 22.3 | 1.0.0 | 初回リリース。 |
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インテル F タイル 25G イーサネット FPGA IP 設計例ample [pdf] ユーザーガイド F タイル 25G イーサネット FPGA IP 設計例ampファイル、F-Tile 25G、F-Tile 25G イーサネット FPGA、FPGA IP 設計例ampファイル、IP 設計例ampル、750200 |
