F-Tile DisplayPort FPGA IP Design Example
מדריך למשתמש
F-Tile DisplayPort FPGA IP Design Example
מעודכן עבור Intel® Quartus® Prime Design Suite: 22.2 IP גרסה: 21.0.1
DisplayPort Intel FPGA IP Design Exampמדריך להתחלה מהירה
התקני DisplayPort Intel® F-tile כוללים ספסל בדיקה מדמה ועיצוב חומרה התומך קומפילציה ובדיקות חומרה עיצוב FPGA IP לשעברamples עבור Intel Agilex™
DisplayPort Intel FPGA IP מציע את העיצוב הבא למשלamples:
- DisplayPort SST לולאה מקבילה ללא מודול Pixel Clock Recovery (PCR).
- DisplayPort SST לולאה מקבילה עם ממשק וידאו AXIS
כאשר אתה יוצר עיצוב לדוגמהample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה.
איור 1. פיתוח שtages
מידע קשור
- מדריך למשתמש של DisplayPort Intel FPGA IP
- מעבר ל-Intel Quartus Prime Pro Edition
תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
*שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
ISO 9001:2015 רשום
1.1. מבנה ספריות
איור 2. מבנה ספריות
טבלה 1. עיצוב דוגמהample Components
| תיקיות | Files |
| rtl/core | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((אבן בניין DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((אבן בניין DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. דרישות חומרה ותוכנה
אינטל משתמשת בחומרה ובתוכנה הבאים כדי לבדוק את העיצוב, למשלampעל:
חוּמרָה
- ערכת פיתוח של Intel Agilex I-Series
- DisplayPort Source GPU
- DisplayPort Sink (מוניטור)
- Bitec DisplayPort FMC כרטיס בת Revision 8C
- כבלי DisplayPort
תוֹכנָה
- Intel Quartus® Prime
- סימולטור VCS Synopsys*
1.3. יצירת העיצוב
השתמש בעורך הפרמטרים DisplayPort Intel FPGA IP בתוכנת Intel Quartus Prime כדי ליצור את העיצוב למשלample.
איור 3. יצירת זרימת העיצוב
- בחר כלים ➤ קטלוג IP, ובחר Intel Agilex F-tile כמשפחת מכשירי היעד.
פֶּתֶק: העיצוב לשעברample תומך רק בהתקני Intel Agilex F-tile. - בקטלוג ה-IP, אתר ולחץ פעמיים על DisplayPort Intel FPGA IP. החלון וריאציה IP חדשה מופיע.
- ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip.
- בחר התקן Intel Agilex F-tile בשדה Device, או השאר את בחירת ברירת המחדל של התוכנה Intel Quartus Prime.
- לחץ על אישור. עורך הפרמטרים מופיע.
- הגדר את הפרמטרים הרצויים הן עבור TX והן עבור RX.
- תחת ה-Design Exampבכרטיסייה, בחר DisplayPort SST Parallel Loopback ללא PCR.
- בחר סימולציה כדי ליצור את ספסל הבדיקה, ובחר סינתזה כדי ליצור את עיצוב החומרה למשלample. עליך לבחור לפחות אחת מהאפשרויות הללו כדי ליצור את העיצוב למשלample fileס. אם תבחר בשניהם, זמן ההפקה מתארך.
- עבור Target Development Kit, בחר את Intel Agilex I-Series SOC Development Kit. זה גורם למכשיר היעד שנבחר בשלב 4 להשתנות כך שיתאים למכשיר בערכת הפיתוח. עבור Intel Agilex I-Series SOC Development Kit, התקן ברירת המחדל הוא AGIB027R31B1E2VR0.
- לחץ על צור דוגמהample Design.
1.4. הדמיית העיצוב
עיצוב DisplayPort Intel FPGA IP example testbench מדמה עיצוב לולאה טורית ממופע TX למופע RX. מודול מחולל דפוסי וידאו פנימי מניע את מופע DisplayPort TX ופלט הווידאו של מופע RX מתחבר לבודקי CRC בספסל הבדיקה.
איור 4. זרימת סימולציה של עיצוב
- עבור אל תיקיית סימולטור Synopsys ובחר VCS.
- הפעל סקריפט סימולציה.
מקור vcs_sim.sh - הסקריפט מבצע Quartus TLG, קומפילציה ומפעיל את ספסל הבדיקה בסימולטור.
- נתח את התוצאה.
סימולציה מוצלחת מסתיימת בהשוואת מקור ו-Sink SRC.
1.5. קומפילציה ובדיקה של העיצוב
איור 5. קומפילציה וסימולציה של העיצוב
לקמפל ולהפעיל מבחן הדגמה על החומרה למשלampלעיצוב, בצע את השלבים הבאים:
- ודא חומרה למשלampדור העיצוב הושלם.
- הפעל את תוכנת Intel Quartus Prime Pro Edition ופתח / quartus/agi_dp_demo.qpf.
- לחץ על עיבוד ➤ התחל הידור.
- לאחר הידור מוצלח, תוכנת Intel Quartus Prime Pro Edition מייצרת .sof file בספרייה שציינת.
- חבר את מחבר DisplayPort RX בכרטיס הבת של Bitec למקור DisplayPort חיצוני, כגון הכרטיס הגרפי במחשב.
- חבר את מחבר DisplayPort TX בכרטיס הבת של Bitec להתקן כיור DisplayPort, כגון מנתח וידאו או צג מחשב.
- ודא שכל המתגים בלוח הפיתוח נמצאים במצב ברירת המחדל.
- הגדר את מכשיר Intel Agilex F-Tile שנבחר בלוח הפיתוח באמצעות ה-.sof שנוצר file (כלים ➤ מתכנת).
- התקן DisplayPort כיור מציג את הווידאו שנוצר ממקור הווידאו.
מידע קשור
מדריך למשתמש ערכת פיתוח FPGA של Intel Agilex I-Series/
1.5.1. ELF מתחדש File
כברירת מחדל, ה-ELF file נוצר כאשר אתה יוצר את העיצוב הדינמי למשלample.
עם זאת, במקרים מסוימים, אתה צריך לחדש את ה-ELF file אם תשנה את התוכנה file או ליצור מחדש את ה-dp_core.qsys file. מחדש את ה-dp_core.qsys file מעדכן את .sopcinfo file, מה שמחייב אותך לחדש את ה-ELF file.
- לך ל /software וערוך את הקוד במידת הצורך.
- לך ל /script והפעל את סקריפט ה-build הבא: source build_sw.sh
• ב-Windows, חפש ופתח את Nios II Command Shell. במעטפת הפיקוד של Nios II, עבור אל /script והפעל את המקור build_sw.sh.
פֶּתֶק: כדי להפעיל סקריפט build ב-Windows 10, המערכת שלך דורשת Windows Subsystems for Linux (WSL). למידע נוסף על שלבי התקנת WSL, עיין במדריך למפתחי תוכנה של Nios II.
• ב-Linux, הפעל את ה-Platform Designer ופתח את כלים ➤ Nios II Command Shell. במעטפת הפיקוד של Nios II, עבור אל /script והפעל את המקור build_sw.sh. - ודא ש-.elf file נוצר ב /software/ dp_demo.
- הורד את ה-.elf שנוצר file לתוך ה-FPGA מבלי להדר מחדש את ה-.sof file על ידי הפעלת הסקריפט הבא: nios2-download /software/dp_demo/*.elf
- לחץ על לחצן האיפוס בלוח ה-FPGA כדי שהתוכנה החדשה תיכנס לתוקף.
1.6. DisplayPort Intel FPGA IP Design Example פרמטרים
טבלה 2. DisplayPort Intel FPGA IP Design Exampאילוץ QSF עבור התקן Intel Agilex Ftile
| אילוץ QSF |
תֵאוּר |
| set_global_assignment -שם VERILOG_MACRO "__DISPLAYPORT_support__=1" |
מ-Quartus 22.2 ואילך, אילוץ QSF זה נחוץ כדי לאפשר זרימת SRC מותאמת אישית של DisplayPort (בקר איפוס רך) |
טבלה 3. DisplayPort Intel FPGA IP Design Example פרמטרים עבור התקן Intel Agilex F-tile
| פָּרָמֶטֶר | עֵרֶך | תֵאוּר |
| עיצוב זמין Example | ||
| בחר עיצוב | •אף אחד •DisplayPort SST Loopback מקביל ללא PCR •DisplayPort SST Loopback מקביל עם ממשק וידאו AXIS |
בחר את העיצוב למשלample שייווצר. •ללא: ללא עיצוב למשלample זמין עבור בחירת הפרמטר הנוכחי. •DisplayPort SST Loopback מקביל ללא PCR: עיצוב זה למשלample מדגים לולאה מקבילה מ-DisplayPort sink למקור DisplayPort ללא מודול Pixel Clock Recovery (PCR) כאשר אתה מפעיל את הפרמטר Enable Video Input Image Port. •DisplayPort SST Loopback מקביל עם ממשק וידאו AXIS: עיצוב זה למשלample מדגים לולאה מקבילה מ-DisplayPort sink למקור DisplayPort עם ממשק AXIS Video כאשר Enable Active Video Data Protocols מוגדר ל-AXIS-VVP Full. |
| עיצוב דוגמהample Files | ||
| הַדמָיָה | ללא שם: מופעל, כבוי | הפעל אפשרות זו כדי ליצור את הדרוש files עבור ספסל המבחן של סימולציה. |
| סִינתֶזָה | ללא שם: מופעל, כבוי | הפעל אפשרות זו כדי ליצור את הדרוש files עבור הידור ועיצוב חומרה של Intel Quartus Prime. |
| פורמט HDL שנוצר | ||
| לִיצוֹר File פוּרמָט | Verilog, VHDL | בחר את פורמט ה-HDL המועדף עליך עבור העיצוב שנוצר למשלample fileמַעֲרֶכֶת. הערה: אפשרות זו קובעת רק את הפורמט עבור ה-IP ברמה העליונה שנוצרה fileס. כל שאר files (למשל דוגמהampספסלי בדיקה ורמה עליונה files להדגמת חומרה) הם בפורמט Verilog HDL. |
| ערכת פיתוח יעד | ||
| בחר לוח | •ללא ערכת פיתוח •Intel Agilex I-Series ערכת פיתוח |
בחר את הלוח עבור העיצוב הממוקד למשלample. |
| פָּרָמֶטֶר | עֵרֶך | תֵאוּר |
| •ללא ערכת פיתוח: אפשרות זו אינה כוללת את כל היבטי החומרה עבור העיצוב, למשלample. ליבת P מגדירה את כל הקצאות הפינים לסיכות וירטואליות. •Intel Agilex I-Series FPGA Development Kit: אפשרות זו בוחרת אוטומטית את מכשיר היעד של הפרויקט כך שיתאים למכשיר בערכת פיתוח זו. אתה יכול לשנות את מכשיר היעד באמצעות הפרמטר Change Target Device אם לגרסה של הלוח שלך יש גרסה שונה של מכשיר. ליבת ה-IP מגדירה את כל הקצאות הפינים בהתאם לערכת הפיתוח. הערה: עיצוב ראשוני Example אינו מאומת פונקציונלית בחומרה במהדורה זו של Quartus. • ערכת פיתוח מותאמת אישית: אפשרות זו מאפשרת את העיצוב למשלampלבדיקה על ערכת פיתוח של צד שלישי עם Intel FPGA. ייתכן שתצטרך להגדיר את הקצאות הסיכה בעצמך. |
||
| מכשיר מטרה | ||
| שנה התקן יעד | ללא שם: מופעל, כבוי | הפעל אפשרות זו ובחר את גרסת המכשיר המועדפת עבור ערכת הפיתוח. |
דוגמה לעיצוב לולאה מקבילהamples
עיצוב DisplayPort Intel FPGA IP exampאלה מדגימים לולאה מקבילה ממופע DisplayPort RX למופע DisplayPort TX ללא מודול Pixel Clock Recovery (PCR).
טבלה 4. DisplayPort Intel FPGA IP Design Example עבור התקן Intel Agilex F-tile
| עיצוב דוגמהample | יִעוּד | קצב נתונים | מצב ערוץ | סוג לולאה |
| DisplayPort SST לולאה מקבילה ללא PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | סימפלקס | מקביל ללא PCR |
| DisplayPort SST לולאה מקבילה עם ממשק וידאו AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | סימפלקס | במקביל לממשק וידאו AXIS |
2.1. Intel Agilex F-tile DisplayPort SST עיצוב לולאה מקבילה תכונות
עיצוב הלולאה המקבילית SST למשלampאלה מדגימים שידור של זרם וידאו בודד מ-DisplayPort sink למקור DisplayPort.
תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
ISO 9001:2015 רשום
איור 6. Intel Agilex F-tile DisplayPort SST Loopback מקביל ללא PCR
- בגרסה זו, הפרמטר של מקור DisplayPort, TX_SUPPORT_IM_ENABLE, מופעל ונעשה שימוש בממשק תמונת הווידאו.
- כיור ה-DisplayPort מקבל הזרמת וידאו או אודיו ממקור וידאו חיצוני כגון GPU ומפענח אותו לממשק וידאו מקביל.
- פלט הווידאו של ה-DisplayPort מניע ישירות את ממשק הווידאו מקור DisplayPort ומקודד לקישור הראשי של DisplayPort לפני השידור לצג.
- ה-IOPLL מניע הן את כיור ה-DisplayPort והן את שעוני הווידאו המקור בתדר קבוע.
- אם הפרמטר MAX_LINK_RATE של DisplayPort ושל המקור מוגדר ל-HBR3 ו-PIXELS_PER_CLOCK מוגדר ל-Quad, שעון הווידאו פועל במהירות של 300 מגה-הרץ כדי לתמוך בקצב פיקסלים של 8Kp30 (1188/4 = 297 מגה-הרץ).
איור 7. Intel Agilex F-tile DisplayPort SST Loopback מקביל עם AXIS Video מִמְשָׁק
- בגרסה זו, פרמטר המקור וה-Sink DisplayPort, בחר AXIS-VVP FULL ב- ENABLE ACTIVE VIDEO DATA PROTOCOLS כדי לאפשר ממשק נתונים של Axis Video.
- כיור ה-DisplayPort מקבל הזרמת וידאו או אודיו ממקור וידאו חיצוני כגון GPU ומפענח אותו לממשק וידאו מקביל.
- ה-DisplayPort Sink ממיר את זרם נתוני הווידאו לנתוני וידאו בציר ומניע את ממשק נתוני הווידאו של ציר המקור DisplayPort באמצעות VVP Video Frame Buffer. DisplayPort Source ממיר נתוני וידאו בציר לקישור הראשי של DisplayPort לפני השידור לצג.
- בגרסה עיצובית זו, ישנם שלושה שעוני וידאו עיקריים, כלומר rx/tx_axi4s_clk, rx_vid_clk ו-tx_vid_clk. axi4s_clk פועל ב-300 מגה-הרץ עבור שני מודולי AXIS ב-Source וב-Sink. rx_vid_clk מפעיל צינור DP Sink Video ב-300 מגה-הרץ (לתמיכה בכל רזולוציה של עד 8Kp30 4PIPs), בעוד ש-tx_vid_clk מריץ צינור DP Source Video בתדר ה-Pixel Clock בפועל (מחולק ב-PIPs).
- גרסה עיצובית זו מגדירה אוטומטית את תדר tx_vid_clk באמצעות תכנות I2C ל-SI5391B OSC המובנה כאשר העיצוב מזהה מתג ברזולוציה.
- גרסה עיצובית זו מציגה רק מספר קבוע של רזולוציות כפי שהוגדרו מראש בתוכנת DisplayPort, כלומר:
- 720p60, RGB
- 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
2.2. תוכנית שעון
ערכת השעון ממחישה את תחומי השעון בעיצוב DisplayPort Intel FPGA IP למשלample.
איור 8. ערכת השעון של Intel Agilex F-tile DisplayPort Transceiver
טבלה 5. אותות תכנית שעון
| שעון בתרשים |
תֵאוּר |
| SysPLL refclk | F-tile System PLL שעון ייחוס שיכול להיות כל תדר שעון הניתן לחלוקה על ידי System PLL עבור אותו תדר פלט. בעיצוב זה אקסample, system_pll_clk_link ו-rx/tx refclk_link חולקים את אותו 150 MHz SysPLL refclk. |
| שעון בתרשים | תֵאוּר |
| זה חייב להיות שעון פועל חופשי המחובר מפין שעון ייעודי של מקלט משדר ליציאת שעון הכניסה של Reference and System PLL Clocks IP, לפני חיבור יציאת הפלט המתאימה ל-DisplayPort Phy Top. הערה: עבור עיצוב זה למשלampל, הגדר את בקר השעון GUI Si5391A OUT6 ל-150 מגה-הרץ. |
|
| מערכת pll clk קישור | תדר הפלט המינימלי של מערכת PLL לתמיכה בכל קצב ה-DisplayPort הוא 320 מגה-הרץ. עיצוב זה לשעברample משתמש בתדר פלט של 900 מגה-הרץ (הגבוה ביותר) כך שניתן לשתף SysPLL refclk עם rx/tx refclk_link שהוא 150 מגה-הרץ. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR ו-Tx PLL Link refclk אשר קבועים ל-150 מגה-הרץ כדי לתמוך בכל קצב הנתונים של DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | שעון מהירות קישור DisplayPort לשעון ליבת DisplayPort IP. תדירות שווה ערך לקצב נתונים חלק ברוחב נתונים מקבילים. Exampעל: תדירות = קצב נתונים / רוחב נתונים = 8.1G (HBR3) / 40 סיביות = 202.5 מגה-הרץ |
2.3. ספסל בדיקה של סימולציה
ספסל הבדיקה של הסימולציה מדמה את הלולאה הטורית של DisplayPort TX ל-RX.
איור 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
טבלה 6. רכיבי ספסל בדיקה
| רְכִיב | תֵאוּר |
| מחולל דפוסי וידאו | מחולל זה מייצר דפוסי סרגל צבע שניתן להגדיר. אתה יכול להגדיר פרמטרים של תזמון פורמט הווידאו. |
| בקרת ספסל בדיקה | בלוק זה שולט ברצף הבדיקה של הסימולציה ומייצר את אותות הגירוי הדרושים לליבה TX. בלוק הבקרה של ספסל הבדיקה גם קורא את ערך ה-CRC הן מהמקור והן מהשקע כדי לבצע השוואות. |
| בודק תדר שעון RX Link Speed | בודק זה מוודא אם תדר השעון המשוחזר של משדר RX תואם את קצב הנתונים הרצוי. |
| בודק תדר שעון מהירות קישור TX | בודק זה מוודא אם תדר השעון המשוחזר של משדר ה-TX תואם את קצב הנתונים הרצוי. |
שולחן הבדיקה של הסימולציה עושה את האימותים הבאים:
טבלה 7. אימותי ספסל בדיקה
| קריטריוני בדיקה |
אימות |
| • אימון קישור ב-Data Rate HBR3 • קרא את אוגרי ה-DPCD כדי לבדוק אם סטטוס ה-DP קובע ומודד את תדר מהירות הקישור של TX וגם RX. |
משלב בודק תדרים למדידת מהירות הקישור פלט תדר השעון מהמקלט TX ו-RX. |
| • הפעל דפוס וידאו מ-TX ל-RX. • אמת את ה-CRC עבור המקור והסינק כדי לבדוק אם הם תואמים |
• מחבר מחולל דפוסי וידאו למקור DisplayPort כדי ליצור את דפוס הווידאו. • בקרת Testbench בשלב הבא קורא את ה-Source ו-Sink CRC מאוגרי DPTX ו-DPRX ומשווה כדי להבטיח ששני ערכי ה-CRC זהים. הערה: כדי להבטיח ש-CRC מחושב, עליך להפעיל את פרמטר אוטומציה של בדיקת CTS. |
היסטוריית תיקוני מסמכים עבור F-Tile DisplayPort Intel FPGA IP Design Exampהמדריך למשתמש
| גרסת מסמך | גרסת Intel Quartus Prime | גרסת IP | שינויים |
| 2022.09.02 | 22. | 20.0.1 | • כותרת המסמך שונתה מ-DisplayPort Intel Agilex F-Tile FPGA IP Design Exampמדריך למשתמש ל-F-Tile DisplayPort Intel FPGA IP Design Exampהמדריך למשתמש. • AXIS Video Design Example variant. • הוסר עיצוב קצב סטטי והחליף אותו ב-Multi Rate Design Example. •הסיר את ההערה ב-DisplayPort Intel FPGA IP Design Exampמדריך להתחלה מהירה שאומר שגרסת התוכנה Intel Quartus Prime 21.4 תומכת רק ב-Preliminary Design Examples. •החליפו את הדמות של מבנה המדריך באיור הנכון. •הוסיף קטע Regenerating ELF File תחת קומפילציה ובדיקת העיצוב. •עדכן את הסעיף דרישות חומרה ותוכנה כך שיכלול חומרה נוספת דרישות. |
| 2021.12.13 | 21. | 20.0.0 | שחרור ראשוני. |
תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
*שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
ISO 9001:2015 רשום
גרסה מקוונת
שלח משוב
UG-20347
מזהה: 709308
גרסה: 2022.09.02
מסמכים / משאבים
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdfמדריך למשתמש F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
