F-Tile DisplayPort FPGA IP Design Example
Guía de usuario

F-Tile DisplayPort FPGA IP Design Example

Actualizado para Intel® Quartus® Prime Design Suite: 22.2 Versión IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Guía de inicio rápido

Os dispositivos DisplayPort Intel® F-tile presentan un banco de probas de simulación e un deseño de hardware que admite compilación e probas de hardware FPGA IP design exampficheiros para Intel Agilex™
O DisplayPort Intel FPGA IP ofrece o seguinte deseño, por exemploamples:

• Loopback paralelo DisplayPort SST sen un módulo Pixel Clock Recovery (PCR).
• Loopback paralelo DisplayPort SST con interfaz de vídeo AXIS

Cando xeras un deseño example, o editor de parámetros crea automaticamente o fileé necesario para simular, compilar e probar o deseño en hardware.
Figura 1. Desenvolvemento StagesInformación relacionada

• Guía de usuario de DisplayPort Intel FPGA IP
• Migrando a Intel Quartus Prime Pro Edition

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
Certificado ISO 9001:2015
1.1. Estrutura do directorio
Figura 2. Estrutura do directorio

Táboa 1. Deseño Example Compoñentes

Cartafoles	Files
rtl/núcleo	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((Bloque de construción DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((Bloque de construción DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware e software
Intel usa o seguinte hardware e software para probar o deseño, por exemploampLe:
Hardware

• Kit de desenvolvemento Intel Agilex I-Series
• GPU fonte DisplayPort
• DisplayPort Sink (monitor)
• Tarxeta filla Bitec DisplayPort FMC Revisión 8C
• Cables DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* Simulador VCS

1.3. Xeración do deseño
Use o editor de parámetros IP DisplayPort Intel FPGA no software Intel Quartus Prime para xerar o deseño, por exemploample.
Figura 3. Xeración do fluxo de deseño

1.  Seleccione Ferramentas ➤ Catálogo IP e seleccione Intel Agilex F-tile como familia de dispositivos de destino.
   Nota: O deseño example só admite dispositivos Intel Agilex F-tile.
2. No Catálogo IP, localice e faga dobre clic en DisplayPort Intel FPGA IP. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .ip.
4. Seleccione un dispositivo Intel Agilex F-tile no campo Dispositivo ou mantén a selección predeterminada do dispositivo de software Intel Quartus Prime.
5. Fai clic en Aceptar. Aparece o editor de parámetros.
6. Configure os parámetros desexados tanto para TX como para RX.
7. Baixo o deseño Example, seleccione DisplayPort SST Parallel Loopback Without PCR.
8. Seleccione Simulación para xerar o banco de probas e seleccione Síntese para xerar o deseño de hardware, por exemploample. Debes seleccionar polo menos unha destas opcións para xerar o deseño example files. Se selecciona ambos, o tempo de xeración faise máis longo.
9. Para Target Development Kit, seleccione Intel Agilex I-Series SOC Development Kit. Isto fai que o dispositivo de destino seleccionado no paso 4 cambie para que coincida co dispositivo do kit de desenvolvemento. Para o kit de desenvolvemento de SOC Intel Agilex I-Series, o dispositivo predeterminado é AGIB027R31B1E2VR0.
10. Fai clic en Xerar Exampo Deseño.

1.4. Simulación do deseño
O deseño IP DisplayPort Intel FPGA example testbench simula un deseño de loopback en serie desde unha instancia TX ata unha instancia RX. Un módulo xerador de patróns de vídeo interno dirixe a instancia DisplayPort TX e a saída de vídeo da instancia RX conéctase aos verificadores CRC no banco de probas.
Figura 4. Fluxo de simulación de deseño

1. Vaia ao cartafol do simulador de Synopsys e seleccione VCS.
2. Executar script de simulación.
   Orixe vcs_sim.sh
3. O script realiza Quartus TLG, compila e executa o banco de probas no simulador.
4. Analiza o resultado.
   Unha simulación exitosa remata coa comparación SRC Source e Sink.

1.5. Compilación e proba do deseño
Figura 5. Compilación e simulación do deseñoPara compilar e executar unha proba de demostración no hardware exampo deseño, siga estes pasos:

1. Asegúrese de hardware exampa xeración do deseño está completa.
2. Inicia o software Intel Quartus Prime Pro Edition e ábreo / quartus/agi_dp_demo.qpf.
3. Fai clic en Procesamento ➤ Iniciar compilación.
4. Despois da compilación exitosa, o software Intel Quartus Prime Pro Edition xera un .sof file no seu directorio especificado.
5. Conecte o conector DisplayPort RX da tarxeta filla Bitec a unha fonte DisplayPort externa, como a tarxeta gráfica dun PC.
6. Conecte o conector DisplayPort TX da tarxeta filla Bitec a un dispositivo receptor DisplayPort, como un analizador de vídeo ou un monitor de PC.
7.  Asegúrese de que todos os interruptores da placa de desenvolvemento estean na posición predeterminada.
8. Configure o dispositivo Intel Agilex F-Tile seleccionado na placa de desenvolvemento mediante o .sof xerado file (Ferramentas ➤ Programador ).
9. O dispositivo receptor DisplayPort mostra o vídeo xerado a partir da fonte de vídeo.

Información relacionada
Guía de usuario do kit de desenvolvemento de FPGA Intel Agilex I-Series/
1.5.1. ELF rexenerador File
Por defecto, o ELF file xérase ao xerar o deseño dinámico example.
Non obstante, nalgúns casos, cómpre rexenerar o ELF file se modifica o software file ou rexenere o ficheiro dp_core.qsys file. Rexenerando o ficheiro dp_core.qsys file actualiza o .sopcinfo file, o que esixe que rexeneres o ELF file.

1. Ir a /software e edite o código se é necesario.
2. Ir a /script e executa o seguinte script de compilación: source build_sw.sh
   • En Windows, busque e abra Nios II Command Shell. En Nios II Command Shell, vai a /script e executa a fonte build_sw.sh.
   Nota: Para executar o script de compilación en Windows 10, o seu sistema require Windows Subsystems for Linux (WSL). Para obter máis información sobre os pasos de instalación de WSL, consulte o Manual para programadores de software Nios II.
   • En Linux, inicie o Platform Designer e abra Ferramentas ➤ Nios II Command Shell. En Nios II Command Shell, vai a /script e executa a fonte build_sw.sh.
3. Asegúrate de que un .elfo file xérase en /software/ dp_demo.
4. Descarga o ficheiro .elf xerado file no FPGA sen recompilar o .sof file executando o seguinte script: nios2-download /software/dp_demo/*.elf
5. Preme o botón de reinicio da placa FPGA para que o novo software entre en vigor.

1.6. DisplayPort Intel FPGA IP Design Example Parámetros
Táboa 2. DisplayPort Intel FPGA IP Design Examprestricción QSF para Intel Agilex Ftile Device

Restricción QSF	Descrición
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	A partir de Quartus 22.2, esta restrición QSF é necesaria para habilitar o fluxo personalizado de DisplayPort SRC (controlador de restablecemento suave)

Táboa 3. DisplayPort Intel FPGA IP Design Example Parámetros para o dispositivo Intel Agilex F-tile

Parámetro	Valor	Descrición
Deseño dispoñible Example
Seleccione Deseño	•Ningún •DisplayPort SST Loopback paralelo sen PCR •DisplayPort SST Loopback paralelo con interface de vídeo AXIS	Seleccione o deseño example que se vai xerar. •Ningún: ningún deseño exampestá dispoñible para a selección do parámetro actual. •DisplayPort SST Loopback paralelo sen PCR: este deseño, por exemploample mostra un loopback paralelo desde o receptor DisplayPort ata a fonte DisplayPort sen un módulo Pixel Clock Recovery (PCR) cando activa o parámetro Activar o porto de imaxe de entrada de vídeo. •DisplayPort SST Loopback paralelo con interface de vídeo AXIS: este deseño, por exemploample mostra un loopback paralelo desde o receptor DisplayPort ata a fonte DisplayPort coa interface de vídeo AXIS cando Activar protocolos de datos de vídeo activos está configurado en AXIS-VVP completo.
Deseño Example Files
Simulación	Acendido apagado	Activa esta opción para xerar o necesario files para o banco de probas de simulación.
Síntese	Acendido apagado	Activa esta opción para xerar o necesario files para a compilación e deseño de hardware Intel Quartus Prime.
Formato HDL xerado
Xerar File Formato	Verilog, VHDL	Selecciona o teu formato HDL preferido para o deseño xerado, por exemploample fileconxunto. Nota: esta opción só determina o formato da IP de nivel superior xerada files. Todos os demais files (p. example bancos de proba e nivel superior files para demostración de hardware) están en formato Verilog HDL.
Kit de desenvolvemento de obxectivos
Seleccione Board	•Sen kit de desenvolvemento •Intel Agilex I-Series Kit de desenvolvemento	Seleccione o taboleiro para o deseño dirixido, por exemploample.

Parámetro	Valor	Descrición
		•Sen kit de desenvolvemento: esta opción exclúe todos os aspectos de hardware para o deseño, por exemploample. O núcleo P establece todas as asignacións de pinos en pinos virtuais. •Kit de desenvolvemento FPGA Intel Agilex I-Series: esta opción selecciona automaticamente o dispositivo de destino do proxecto para que coincida co dispositivo deste kit de desenvolvemento. Podes cambiar o dispositivo de destino usando o parámetro Cambiar dispositivo de destino se a revisión da túa placa ten unha variante de dispositivo diferente. O núcleo IP establece todas as asignacións de pins segundo o kit de desenvolvemento. Nota: Deseño preliminar Exampnon se verifica funcionalmente no hardware nesta versión de Quartus. •Kit de desenvolvemento personalizado: esta opción permite o deseño exampque se probará nun kit de desenvolvemento de terceiros cunha FPGA Intel. É posible que teñas que configurar as asignacións de pin por ti mesmo.
Dispositivo de destino
Cambiar o dispositivo de destino	Acendido apagado	Activa esta opción e selecciona a variante de dispositivo preferida para o kit de desenvolvemento.

Deseño de loopback paralelo Examples

O deseño IP DisplayPort Intel FPGA exampos mostran un loopback paralelo desde a instancia DisplayPort RX ata a instancia DisplayPort TX sen un módulo Pixel Clock Recovery (PCR).
Táboa 4. DisplayPort Intel FPGA IP Design Example para o dispositivo Intel Agilex F-tile

Deseño Example	Denominación	Taxa de datos	Modo de canle	Tipo de loopback
Loopback paralelo DisplayPort SST sen PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo sen PCR
Loopback paralelo DisplayPort SST con interfaz de vídeo AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelo coa interface de vídeo AXIS

2.1. Deseño de loopback paralelo Intel Agilex F-tile DisplayPort SST Características
O deseño de loopback paralelo SST exampOs ficheiros demostran a transmisión dun fluxo de vídeo único desde o receptor DisplayPort ata a fonte DisplayPort.
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.
Certificado ISO 9001:2015
Figura 6. Intel Agilex F-tile DisplayPort SST Loopback paralelo sen PCR

• Nesta variante, o parámetro da fonte DisplayPort, TX_SUPPORT_IM_ENABLE, está activado e utilízase a interface de imaxe de vídeo.
• O receptor DisplayPort recibe streaming de vídeo ou audio desde unha fonte de vídeo externa, como a GPU e decodífao nunha interface de vídeo paralela.
• A saída de vídeo do disipador de DisplayPort dirixe directamente a interface de vídeo fonte de DisplayPort e codifica na ligazón principal de DisplayPort antes de transmitir ao monitor.
• O IOPLL manexa os reloxos de vídeo fonte e receptor DisplayPort a unha frecuencia fixa.
• Se o parámetro MAX_LINK_RATE da fonte e do receptor DisplayPort está configurado en HBR3 e PIXELS_PER_CLOCK está configurado como Quad, o reloxo de vídeo funciona a 300 MHz para admitir a velocidade de píxeles de 8Kp30 (1188/4 = 297 MHz).

Figura 7. Loopback paralelo Intel Agilex F-tile DisplayPort SST con vídeo AXIS Interface

• Nesta variante, o parámetro fonte e sumidoiro de DisplayPort, seleccione AXIS-VVP FULL en ACTIVAR PROTOCOLOS DE DATOS DE VÍDEO ACTIVO para activar a Interface de datos de vídeo de Axis.
• O receptor DisplayPort recibe streaming de vídeo ou audio desde unha fonte de vídeo externa, como a GPU e decodífao nunha interface de vídeo paralela.
• O DisplayPort Sink converte o fluxo de datos de vídeo en datos de vídeo do eixe e dirixe a interface de datos de vídeo do eixe fonte de DisplayPort a través do VVP Video Frame Buffer. DisplayPort Source converte os datos de vídeo do eixe en ligazón principal DisplayPort antes de transmitir ao monitor.
• Nesta variante de deseño, hai tres reloxos de vídeo principais, a saber, rx/tx_axi4s_clk, rx_vid_clk e tx_vid_clk. axi4s_clk funciona a 300 MHz para os dous módulos AXIS en Source e Sink. rx_vid_clk executa a canalización de vídeo DP Sink a 300 MHz (para admitir calquera resolución de ata 8Kp30 4PIP), mentres que tx_vid_clk executa a canalización de vídeo DP Source na frecuencia real do reloxo de píxeles (dividido por PIP).
• Esta variante de deseño configura automaticamente a frecuencia tx_vid_clk a través da programación I2C para SI5391B OSC integrado cando o deseño detecta un cambio na resolución.
• Esta variante de deseño só mostra un número fixo de resolucións predefinidas no software DisplayPort, a saber:
  — 720p60, RGB
  — 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Esquema de temporización
O esquema de reloxo ilustra os dominios de reloxo no deseño IP DisplayPort Intel FPGA, por exemploample.
Figura 8. Esquema de reloxo do transceptor Intel Agilex F-tile DisplayPortTáboa 5. Sinais do esquema de reloxo

Reloxo no diagrama	Descrición
SysPLL refclk	Reloxo de referencia PLL do sistema F-tile que pode ser calquera frecuencia de reloxo que se poida dividir polo PLL do sistema para esa frecuencia de saída. Neste deseño example, system_pll_clk_link e rx/tx refclk_link comparten o mesmo refclk SysPLL de 150 MHz.

Reloxo no diagrama	Descrición
	Debe ser un reloxo de funcionamento libre que estea conectado desde un pin de reloxo de referencia do transceptor dedicado ao porto de entrada do reloxo de referencia e IP do sistema PLL Clocks, antes de conectar o porto de saída correspondente a DisplayPort Phy Top. Nota: Para este deseño example, configure Clock Controller GUI Si5391A OUT6 a 150 MHz.
sistema pll clic enlace	A frecuencia de saída mínima do sistema PLL para admitir toda a taxa de DisplayPort é de 320 MHz. Este deseño example usa unha frecuencia de saída de 900 MHz (máxima) para que SysPLL refclk se poida compartir con rx/tx refclk_link que é de 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR e Tx PLL Link refclk que se fixou en 150 MHz para admitir toda a velocidade de datos DisplayPort.
rx_ls_clkout / tx_ls_clkout	Velocidade de conexión DisplayPort Reloxo ao núcleo de DisplayPort IP. Frecuencia equivalente á división da taxa de datos polo ancho de datos paralelos. ExampLe: Frecuencia = taxa de datos / ancho de datos = 8.1 G (HBR3) / 40 bits = 202.5 ​​MHz

2.3. Banco de probas de simulación
O banco de probas de simulación simula o loopback serie DisplayPort TX a RX.
Figura 9. Diagrama de bloques do banco de probas de simulación do modo Simplex IP DisplayPort Intel FPGATáboa 6. Compoñentes do banco de probas

Compoñente	Descrición
Xerador de patróns de vídeo	Este xerador produce patróns de barras de cores que podes configurar. Podes parametrizar o tempo do formato de vídeo.
Control do banco de probas	Este bloque controla a secuencia de proba da simulación e xera os sinais de estímulo necesarios para o núcleo TX. O bloque de control do banco de probas tamén le o valor CRC tanto da fonte como do sumidoiro para facer comparacións.
RX Link Speed ​​Clock Comprobador de frecuencia	Este verificador verifica se a frecuencia de reloxo recuperada do transceptor RX coincide coa taxa de datos desexada.
TX Link Speed ​​Clock Comprobador de frecuencia	Este verificador verifica se a frecuencia de reloxo recuperada do transceptor TX coincide coa taxa de datos desexada.

O banco de probas de simulación realiza as seguintes verificacións:
Táboa 7. Verificacións do banco de probas

Criterios de proba	Verificación
• Formación en enlace a Data Rate HBR3 • Lea os rexistros DPCD para comprobar se o estado DP establece e mide a frecuencia da velocidade do enlace TX e RX.	Integra o comprobador de frecuencia para medir a velocidade da ligazón saída de frecuencia do reloxo do transceptor TX e RX.
• Executar patrón de vídeo de TX a RX. • Verifique o CRC tanto para a fonte como para o sumidoiro para comprobar se coinciden	• Conecta o xerador de patróns de vídeo á fonte DisplayPort para xerar o patrón de vídeo. • A continuación, o control do banco de probas lee o CRC de orixe e sumidoiro dos rexistros DPTX e DPRX e compárao para garantir que ambos os valores de CRC sexan idénticos. Nota: para garantir que se calcula o CRC, debes activar o parámetro de automatización da proba de soporte CTS.

Historial de revisión de documentos para F-Tile DisplayPort Intel FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2022.09.02	22.	20.0.1	•Cambiouse o título do documento desde DisplayPort Intel Agilex F-Tile FPGA IP Design Example Guía de usuario de F-Tile DisplayPort Intel FPGA IP Design Example Guía de usuario. •Activado AXIS Video Design Exampa variante. •Eliminouse o deseño de taxa estática e substituíuno por deseño de taxa múltiple Example. •Eliminouse a nota no DisplayPort Intel FPGA IP Design Example Guía de inicio rápido que di que a versión de software Intel Quartus Prime 21.4 só admite Preliminary Design Examples. •Substituíuse a figura da estrutura do directorio pola figura correcta. •Engadida unha sección Rexenerando ELF File baixo Compilación e proba do deseño. •Actualizouse a sección Requisitos de hardware e software para incluír hardware adicional requisitos.
2021.12.13	21.	20.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
Certificado ISO 9001:2015

Versión en liña
Enviar comentarios
UG-20347
Código: 709308
Versión: 2022.09.02

Documentos/Recursos

Intel F-Tile DisplayPort FPGA IP Design Example [pdfGuía do usuario F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referencias

• Manual de usuario