FPGA IP
Design Example User Guide
F-Tegel 25G Ethernet Intel®
Bywurke foar Intel® Quartus®
Prime Design Suite: 22.3
IP Ferzje: 1.0.0
Quick Start Guide
De F-tile 25G Ethernet Intel FPGA IP foar Intel Agilex™-apparaten biedt de mooglikheid fan it generearjen fan ûntwerp eks.amples foar selektearre konfiguraasjes.
figuer 1. Design Example Usage
Directory Struktuer
figuer 2. 25G Ethernet Intel FPGA IP Design Example Directory Struktuer
- De simulaasje files (testbench foar simulaasje allinne) lizze ynample_dir>/example_testbench.
- It kompilaasje-allinich ûntwerp example leit ynample_dir>/ compilation_test_design.
- De hardware konfiguraasje en test files (it ûntwerp bglample in hardware) lizze ynample_dir>/hardware_test_design.
tabel 1. Directory en File Beskriuwings
| File Nammen | Beskriuwing |
| eth_ex_25g.qpf | Intel Quartus® Prime projekt file. |
| eth_ex_25g.qsf | Intel Quartus Prime projekt ynstellings file. |
| eth_ex_25g.sdc | Synopsys Design Constraints file. Jo kinne dit kopiearje en wizigje file foar jo eigen 25GbE Intel FPGA IP core design. |
| eth_ex_25g.v | Top-nivo Verilog HDL-ûntwerp example file. Single-kanaal ûntwerp brûkt Verilog file. |
| gewoan/ | Hardware ûntwerp eksample stipe files. |
| hwtest/main.tcl | Foarnaamste file foar tagong ta Systeemkonsole. |
It generearjen fan it ûntwerp Example
figuer 4. Example Design Tab yn de F-tile 25G Ethernet Intel FPGA IP Parameter Editor
Folgje dizze stappen om it hardware-ûntwerp te generearjen bglample en testbank:
- Klikje yn 'e Intel Quartus Prime Pro Edition File ➤ Nije projektwizard om in nij Quartus Prime-projekt te meitsjen, of File ➤ Iepenje Project om in besteand Quartus Prime-projekt te iepenjen. De wizard freget jo om in apparaat op te jaan.
- Yn de IP Catalog, sykje en selektearje 25G Ethernet Intel FPGA IP foar Agilex. It finster Nije IP-fariaasje ferskynt.
- Spesifisearje in namme op it heechste nivo foar jo IP-fariaasje en klikje op OK. De parameter bewurker foeget de top-nivo .ip file nei it aktuele projekt automatysk. As jo frege wurde om de .ip file nei it projekt, klik Project ➤ Add/ Remove Files yn Project te foegjen de file.
- Yn 'e Intel Quartus Prime Pro Edition-software moatte jo in spesifyk Intel Agilex-apparaat selektearje yn it apparaatfjild, of it standertapparaat hâlde dat de Intel Quartus Prime-software foarstelt.
Noat: It hardware-ûntwerp example oerskriuwt de seleksje mei it apparaat op it doelboerd. Jo spesifisearje it doelboerd út it menu fan ûntwerp bglample opsjes yn de Exampde ljepper Design. - Klik OK. De parameter bewurker ferskynt.
- Spesifisearje op it ljepblêd IP de parameters foar jo IP-kearnfariaasje.
- Op eksample ljepper Design, bygelyksample Design Files, selektearje de Simulaasje-opsje om de testbank te generearjen, en selektearje de Synthesis-opsje om it hardware-ûntwerp eks.ample. Allinnich Verilog HDL files wurde oanmakke.
Noat: In funksjonele VHDL IP-kearn is net beskikber. Spesifisearje allinich Verilog HDL, foar jo IP-kearnûntwerp bglample. - Foar Target Development Kit, selektearje de Agilex I-series Transceiver-SoC Dev Kit
- Klikje op Generearje Example Untwerp knop. De Selektearje Example Design Directory finster ferskynt.
- As jo it ûntwerp wizigje wolle bglample mappaad of namme fan de werjûn standerts (alt_e25_f_0_example_design), blêdzje nei it nije paad en typ it nije ûntwerp bglampde map namme (ample_dir>).
- Klik OK.
1.2.1. Untwerp Example Parameters
Tabel 2. Parameters yn de Exampde Design Tab
| Parameter | Beskriuwing |
| Example Design | Beskikber example ûntwerpen foar de IP parameter ynstellings. Allinnich single-kanaal example ûntwerp wurdt stipe foar dizze IP. |
| Example Design Files | De files te generearjen foar de ferskillende ûntwikkeling faze. • Simulaasje-generearret de nedige files foar it simulearjen fan de eksampûntwerpe. • Synteze - generearret de synteze files. Brûk dizze files om it ûntwerp te kompilearjen yn 'e Intel Quartus Prime Pro Edition-software foar hardware testen en statyske timinganalyse út te fieren. |
| Generearje File Formaat | De opmaak fan de RTL files foar simulaasje-Verilog. |
| Selektearje Board | Stipe hardware foar ûntwerp ymplemintaasje. As jo in Intel FPGA-ûntwikkelingsboerd selektearje, brûk dan apparaat AGIB027R31B1E2VRO as it doelapparaat foar ûntwerp ex.ampgeneraasje. Agilex I-series Transceiver-SoC Dev Kit: Dizze opsje lit jo it ûntwerp eksample op de selektearre Intel FPGA IP ûntwikkeling kit. Dizze opsje selektearret automatysk it doelapparaat fan AGIB027R31B1E2VRO. As jo bestjoersferzje in oare apparaatklasse hat, kinne jo it doelapparaat feroarje. Gjin: Dizze opsje slút de hardwareaspekten út foar it ûntwerp bglample. |
1.3. Tegel generearje Files
De Support-Logic Generation is in pre-synteze stap brûkt om tegel-relatearre te generearjen files nedich foar simulaasje en hardware design. De tegelgeneraasje is foar allegear fereaske
F-tegels basearre ûntwerpsimulaasjes. Jo moatte dizze stap foltôgje foar de simulaasje.
- By de kommando-prompt, navigearje nei de map compilation_test_design yn jo eksampûntwerp: cd /kompilaasje_test_ûntwerp.
- Laad it folgjende kommando út: quartus_tlg alt_eth_25g
1.4. Simulearje de F-tile 25G Ethernet Intel FPGA IP Design
Exampde Testbank
Jo kinne it ûntwerp kompilearje en simulearje troch in simulaasjeskript út te fieren fanút de kommando-prompt.
- By de kommando-prompt, feroarje de testbench simulearjende wurkmap: cdample_dir>/ex_25g/sim.
- Run de IP-setup-simulaasje:ip-setup-simulaasje -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Tabel 3. Stappen om de Testbench te simulearjen
| Simulator | Ynstruksjes |
| VCS* | Typ yn 'e kommandorigel sh run_vcs.sh |
| QuestaSim* | Typ yn 'e kommandorigel vsim -do run_vsim.do -logfile vsim.log As jo leaver simulearje sûnder de QuestaSim GUI op te heljen, typ dan vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence -Xcelium* | Typ yn 'e kommandorigel sh run_xcelium.sh |
In suksesfolle simulaasje einiget mei it folgjende berjocht:
Simulaasje trochjûn. of Testbench kompleet.
Nei suksesfolle foltôging kinne jo de resultaten analysearje.
1.5. It kompilearjen en konfigurearjen fan it ûntwerp Example yn Hardware
De 25G Ethernet Intel FPGA IP-kearnparameterbewurker lit jo it ûntwerp kompilearje en konfigurearjeample op in doel ûntwikkeling kit.
Om kompilearje en konfigurearje in ûntwerp bglample op hardware, folgje dizze stappen:
- Starte de software fan Intel Quartus Prime Pro Edition en selektearje Ferwurkjen ➤ Kompilaasje begjinne om it ûntwerp te kompilearjen.
- Na jo generearje in SRAM foarwerp file .sof, folgje dizze stappen foar in programmearje de hardware design example op it Intel Agilex-apparaat:
in. Klikje op Programmer yn it menu Tools.
b. Klikje yn de Programmer op Hardware Setup.
c. Selektearje in programmearring apparaat.
d. Selektearje en heakje it Intel Agilex-boerd ta oan jo Intel Quartus Prime Pro Edition-sesje.
e. Soargje derfoar dat Mode is ynsteld op JTAG.
f. Selektearje it Intel Agilex-apparaat en klikje op Add Device. De programmeur toant
in blokdiagram fan de ferbinings tusken de apparaten op jo bestjoer.
g. Yn de rige mei jo .sof, kontrolearje it fakje foar de .sof.
h. Selektearje it fakje yn 'e kolom Programma / Konfigurearje.
ik. Klik Start.
1.6. Testen fan de F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Neidat jo kompilearje de F-tile 25G Ethernet Intel FPGA IP core design example en konfigurearje it op jo Intel Agilex-apparaat, kinne jo de Systeemkonsole brûke om de IP-kearn te programmearjen.
Om de Systeemkonsole yn te skeakeljen en it hardware-ûntwerp te testen bglample, folgje dizze stappen:
- Selektearje yn 'e software fan Intel Quartus Prime Pro Edition Tools ➤ Systeem
Debuggen ark ➤ Systeemkonsole om de systeemkonsole te starten. - Typ yn it Tcl-konsole-paniel cd hwtest om de map te feroarjen nei / hardware_test_design/hwtest.
- Typ source main.tcl om in ferbining te iepenjen mei de JTAG master.
Folgje de testproseduere yn 'e seksje Hardware Testing fan it ûntwerp bglample en observearje de testresultaten yn de Systeemkonsole.
F-tile 25G Ethernet Design Example foar Intel Agilex Apparaten
It F-tile 25G Ethernet-ûntwerp example toant in Ethernet-oplossing foar Intel Agilex-apparaten mei de 25G Ethernet Intel FPGA IP-kearn.
Generearje it ûntwerp bglampút example Untwerp ljepper fan de 25G Ethernet Intel FPGA IP parameter bewurker. Jo kinne ek kieze om it ûntwerp mei of sûnder te generearjen
de Reed-Solomon Forward Error Correction (RS-FEC) funksje.
2.1. Features
- Unterstützt ien Ethernet-kanaal dat wurket by 25G.
- Generearret ûntwerp example mei RS-FEC funksje.
- Biedt testbench en simulaasjeskript.
- Instantiates F-Te Reference en System PLL Clocks Intel FPGA IP basearre op IP konfiguraasje.
2.2. Hardware en software easken
Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample yn in Linux-systeem:
- Intel Quartus Prime Pro Edition software.
- Siemens* EDA QuestaSim, Synopsys* VCS, en Cadence Xcelium simulator.
- Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) foar hardware testen.
2.3. Funksjonele beskriuwing
It F-tile 25G Ethernet-ûntwerp example bestiet út MAC + PCS + PMA kearn fariant. De folgjende blokdiagrammen litte de ûntwerpkomponinten en de sinjalen op topnivo sjen fan 'e MAC + PCS + PMA kearnfariant yn it F-tile 25G Ethernet-ûntwerp eks.ample.
figuer 5. Blokdiagram—F-tegel 25G Ethernet Untwerp Example (MAC+PCS+PMA Core Fariant)
2.3.1. Untwerp komponinten
Tabel 4. Untwerp komponinten
| Komponint | Beskriuwing |
| F-tile 25G Ethernet Intel FPGA IP | Bestiet út MAC, PCS, en Transceiver PHY, mei de folgjende konfiguraasje: • Core Fariant: MAC+PCS+PMA • Ynskeakelje flow kontrôle: Opsjoneel • Skeakelje keppeling flater generaasje yn: Opsjoneel • Ynskeakelje preambule passthrough: Opsjoneel • Ynskeakelje statistyk kolleksje: Opsjoneel • MAC statistyktellers ynskeakelje: Opsjoneel • Referinsje klok frekwinsje: 156.25 Foar it ûntwerp eksample mei de RS-FEC-funksje is de folgjende ekstra parameter konfigurearre: • RS-FEC ynskeakelje: Opsjoneel |
| F-Tegel Referinsje en Systeem PLL Klokken Intel FPGA IP | De F-Te Reference en Systeem PLL Clocks Intel FPGA IP parameter editor ynstellings oerien mei de easken fan de F-tile 25G Ethernet Intel FPGA IP. As jo generearje it ûntwerp example brûke Generearje Example Design knop yn 'e IP-parameter-bewurker, wurdt de IP automatysk instantiearret. As jo jo eigen ûntwerp meitsje bglample, jo moatte manuell instantiate dizze IP en ferbine alle I / O havens. Foar ynformaasje oer dit IP, ferwize nei F-Tile Architecture en PMA en FEC Direct PHY IP User Guide. |
| Client logika | Bestiet út: • Traffic generator, dy't generearret burst pakketten oan de 25G Ethernet Intel FPGA IP kearn foar oerdracht. • Ferkearmonitor, dy't burstpakketten kontrolearret dy't komme fan 'e 25G Ethernet Intel FPGA IP-kearn. |
| Boarne en Probe | Boarne- en sondesinjalen, ynklusyf systeem weromsette ynfiersinjaal, dat jo kinne brûke foar debuggen. |
Related Information
F-Tile Architecture en PMA en FEC Direct PHY IP User Guide
Simulaasje
De testbank stjoert ferkear troch de IP-kearn, oefenet de útstjoerkant en ûntfangende kant fan 'e IP-kearn út.
2.4.1. Testbank
figuer 6. Block Diagram fan de F-tegel 25G Ethernet Intel FPGA IP Design Example Simulaasje Testbench
tabel 5. Testbench Components
| Komponint | Beskriuwing |
| Apparaat ûnder test (DUT) | De 25G Ethernet Intel FPGA IP-kearn. |
| Ethernet-pakketgenerator en pakketmonitor | • Pakketgenerator genereart frames en stjoert nei de DUT. • Packet Monitor kontrolearret TX- en RX-datapaden en toant de frames yn 'e simulatorkonsole. |
| F-Tegel Referinsje en Systeem PLL Klokken Intel FPGA IP | Generearret transceiver en systeem PLL referinsje klokken. |
2.4.2. Simulaasjeûntwerp Example Components
tabel 6. F-tile 25G Ethernet Design Exampde Testbank File Beskriuwings
| File Namme | Beskriuwing |
| Testbank en simulaasje Files | |
| basic_avl_tb_top.v | Testbank op boppeste nivo file. De testbench instantiates de DUT, fiert Avalon® ûnthâld-mapped konfiguraasje op ûntwerp komponinten en client logika, en stjoert en ûntfangt pakket nei of fan de 25G Ethernet Intel FPGA IP. |
| Testbench Scripts | |
| fierder… | |
| File Namme | Beskriuwing |
| run_vsim.do | It ModelSim-skript om de testbank út te fieren. |
| run_vcs.sh | It Synopsys VCS-skript om de testbench út te fieren. |
| run_xcelium.sh | It Cadence Xcelium-skript om de testbank út te fieren. |
2.4.3. Test Case
De simulaasjetestsaak fiert de folgjende aksjes út:
- Instantiates F-tile 25G Ethernet Intel FPGA IP en F-Tile Reference and System PLL Clocks Intel FPGA IP.
- Wachtet op RX-klok en PHY-statussinjaal om te regeljen.
- Printet PHY-status.
- Stjoert en ûntfangt 10 jildige gegevens.
- Analysearret de resultaten. De suksesfolle testbank toant "Testbench kompleet".
De folgjende sample útfier yllustrearret in suksesfolle simulaasjetestrun:
Kompilaasje
Folgje de proseduere yn Compiling and Configuring the Design Example yn Hardware om it ûntwerp te kompilearjen en te konfigurearjen bglample yn de selektearre hardware.
Jo kinne it brûken fan boarnen en Fmax skatte mei it kompilaasje-allinich ûntwerp example. Jo kinne jo ûntwerp kompilearje mei it kommando Start Compilation op de
Ferwurkingsmenu yn 'e software fan Intel Quartus Prime Pro Edition. In suksesfolle kompilaasje genereart de gearfetting fan it kompilaasjerapport.
Foar mear ynformaasje, ferwize nei Design Compilation yn de Intel Quartus Prime Pro Edition User Guide.
Related Information
- It kompilearjen en konfigurearjen fan it ûntwerp Example yn Hardware op side 7
- Untwerpkompilaasje yn Intel Quartus Prime Pro Edition User Guide
2.6. Hardware Testing
Yn de hardware design example, kinne jo programmearje de IP kearn yn ynterne serial loopback modus en generearje ferkear op de transmit kant dat loops werom troch de ûntfangende kant.
Folgje de proseduere by de opjûne relatearre ynformaasjelink om it ûntwerp te testen bglample yn de selektearre hardware.
Related Information
Testen fan de F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampop side 8
2.6.1. Testproseduere
Folgje dizze stappen om it ûntwerp te testen bglample yn hardware:
- Foardat jo de hardwaretest foar dit ûntwerp útfiere, bglample, jo moatte it systeem weromsette:
in. Klik Tools ➤ In-System Boarnen & Probes Editor ark foar de standert Boarne en Probe GUI.
b. Skeakelje it systeem weromsette sinjaal (Boarne[3:0]) fan 7 nei 8 om de resets oan te passen en it systeem weromsette sinjaal werom nei 7 om it systeem los te meitsjen fan 'e reset tastân.
c. Kontrolearje de Probe-sinjalen en soargje derfoar dat de status jildich is. - Navigearje yn 'e systeemkonsole nei de map hwtest en fier it kommando út: boarne main.tcl om in J te selektearjenTAG master. Standert is de earste JTAG master op JTAG ketting is selektearre. Om de JTAG master foar Intel Agilex-apparaten, fier dit kommando út: set_jtag <number of appropriate JTAG master>. Example: set_jtag 1.
- Laad de folgjende kommando's yn 'e systeemkonsole om de seriële loopback-test te begjinnen:
tabel 7. Kommando Parameters
| Parameter | Beskriuwing | Example Usage |
| chkphy_status | Toant de klokfrekwinsjes en PHY-slotstatus. | % chkphy_status 0 # Kontrolearje de status fan keppeling 0 |
| chkmac_stats | Toant de wearden yn 'e MAC statistyktellers. | % chkmac_stats 0 # Kontrolearret mac statistykteller fan keppeling 0 |
| clear_all_stats | Wist de IP kearn statistyk counters. | % clear_all_stats 0 # Wist statistykteller fan keppeling 0 |
| start_gen | Startet de pakketgenerator. | % start_gen 0 # Begjin pakketgeneraasje op keppeling 0 |
| stop_gen | Stopt de pakketgenerator. | % stop_gen 0 # Stopje pakketgeneraasje op keppeling 0 |
| loop_oan | Skeakelt ynterne serial loopback. | % loop_on 0 # Ynterne loopback ynskeakelje op keppeling 0 |
| loop_off | Skeakelt ynterne serial loopback út. | % loop_off 0 # Ynterne loopback útsette op keppeling 0 |
| reg_read | Jout de IP-kearnregisterwearde werom op . | % reg_read 0x402 # Lês IP CSR-register op adres 402 fan keppeling 0 |
| reg_skriuwe | Skriuwt nei it IP-kearnregister op adres . | % reg_write 0x401 0x1 # Skriuw 0x1 nei IP CSR krasregister op adres 401 fan keppeling 0 |
in. Typ loop_on om de ynterne serial loopback-modus yn te skeakeljen.
b. Typ chkphy_status om de status fan 'e PHY te kontrolearjen. De TXCLK, RXCLK, en RX status moatte deselde wearden hawwe werjûn hjirûnder foar in stabile keppeling:
c. Typ clear_all_stats om TX- en RX-statistikeregisters te wiskjen.
d. Typ start_gen om pakketgeneraasje te begjinnen.
e. Typ stop_gen om pakketgeneraasje te stopjen.
f. Typ chkmac_stats om de tellers fan TX- en RX-statistiken te lêzen. Soargje derfoar dat:
ik. De oerstjoerde pakketframes komme oerien mei de ûntfongen pakketframes.
ii. Gjin flater frames wurde ûntfongen.
g. Typ loop_off om de ynterne serial loopback út te skeakeljen.
figuer 7. Sample Test útfier-TX en RX Statistics Counters
 |
 |
Document Revision Skiednis foar F-tile 25G Ethernet FPGA IP Design Example User Guide
| Dokumint Ferzje | Intel Quartus Prime Ferzje | IP Ferzje | Feroarings |
| 2022.10.14 | 22.3 | 1.0.0 | Inisjele release. |
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten. * Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO
9001:2015
Registrearre
Online Ferzje
Stjoer Feedback
ID: 750200
Ferzje: 2022.10.14
Dokuminten / Resources
 |
intel F-Tegel 25G Ethernet FPGA IP Design Example [pdf] Brûkersgids F-Tegel 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampljo, 750200 |
