FPGA IP
Diseinua Adibample Erabiltzailearen Gida
F-Tile 25G Ethernet Intel®
Intel® Quartus®-rako eguneratua
Prime Design Suite: 22.3
IP bertsioa: 1.0.0

Hasierako gida azkarra

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ gailuetarako diseinua sortzeko gaitasuna eskaintzen du.amphautatutako konfigurazioetarako fitxategiak.
1. Irudia Diseinua Adibample Erabilera

Direktorioaren Egitura

2. irudia. 25G Ethernet Intel FPGA IP Diseinua Adibample Directory Egitura

• Simulazioa files (simulaziorako proba-bankua soilik) bertan daudeample_dir>/example_testbench.
• Konpilaziorako soilik diseinua adibidezample bertan dagoample_dir>/ compilation_test_design.
• Hardwarearen konfigurazioa eta proba files (diseinua adibidezample hardwarean) kokatuta daudeample_dir>/hardware_test_design.

1. taula. Direktorioa eta File Deskribapenak

File Izenak	Deskribapena
eth_ex_25g.qpf	Intel Quartus® Prime proiektua file.
eth_ex_25g.qsf	Intel Quartus Prime proiektuaren ezarpenak file.
eth_ex_25g.sdc	Synopsys diseinuaren mugak file. Hau kopiatu eta alda dezakezu file zure 25GbE Intel FPGA IP core diseinurako.
eth_ex_25g.v	Goi-mailako Verilog HDL diseinua adibidezample file. Kanal bakarreko diseinuak Verilog erabiltzen du file.
ohikoa/	Hardwarearen diseinua adibidezample laguntza files.
hwtest/main.tcl	Nagusia file Sistemaren kontsolara sartzeko.

Diseinua sortzea Adibample

4. irudia. Example Diseinu fitxa F-tile 25G Ethernet Intel FPGA IP Parametro Editorean

Jarraitu urrats hauek hardwarearen diseinua sortzeko, adibidezample eta testbench:

1. Intel Quartus Prime Pro Edition-n, egin klik File ➤ Proiektu berriaren morroia Quartus Prime proiektu berri bat sortzeko, edo File ➤ Ireki proiektua lehendik dagoen Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu.
2. IP Katalogoan, bilatu eta hautatu 25G Ethernet Intel FPGA IP Agilex-erako. IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izen bat zure IP aldakuntzarako eta egin klik Ados. Parametro-editoreak goi-mailako .ip gehitzen du file uneko proiektura automatikoki. Eskuz gehitzeko eskatzen bazaizu .ip file proiektuan, egin klik Proiektua ➤ Gehitu/Kendu Files proiektuan gehitzeko file.
4. Intel Quartus Prime Pro Edition softwarean, Intel Agilex gailu zehatz bat hautatu behar duzu Gailua eremuan, edo Intel Quartus Prime softwareak proposatzen duen gailu lehenetsia mantendu.
   Oharra: Hardwarearen diseinua adibidezample-ek aukeraketa gainidazten du xede-taulan dagoen gailuarekin. Diseinuaren menuan helburu-taula zehazten duzu adibidezample aukerak Adibample Diseinua fitxa.
5. Sakatu Ados. Parametroen editorea agertzen da.
6. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
7. Adibample Diseinu fitxa, adibidezample Diseinua Files, hautatu Simulazioa aukera testbench-a sortzeko eta hautatu Sintesia aukera hardware diseinua sortzeko.ample. Verilog HDL bakarrik files sortzen dira.
   Oharra: VHDL IP nukleo funtzional bat ez dago erabilgarri. Zehaztu Verilog HDL soilik, zure IP core diseinurako adibidezample.
8. Target Development Kit-erako, hautatu Agilex I-serieko Transceiver-SoC Dev Kit-a
9. Egin klik Sortu Example Diseinu botoia. Hautatu Adibample Design Directory leihoa agertzen da.
10. Diseinua aldatu nahi baduzu, adibidezampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (alt_e25_f_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena (ample_dir>).
11. Sakatu Ados.

1.2.1. Diseinua Adibample Parametroak
2. taula. Parametroak Adibample Diseinu fitxa

Parametroa	Deskribapena
Example Diseinua	Eskuragarri adibidezampIP parametroen ezarpenetarako fitxategien diseinuak. Kanal bakarrekoa adibidezampIP honen diseinua onartzen da.
Example Diseinua Files	The files garapen fase desberdinetarako sortzeko. • Simulazioa—beharrezkoa sortzen du files exampdiseinua. • Sintesia: sintesia sortzen du files. Erabili hauek files diseinua Intel Quartus Prime Pro Edition softwarean biltzeko hardware probak egiteko eta denboraren analisi estatikoa egiteko.
Sortu File Formatua	RTL-ren formatua files simulaziorako—Verilog.
Hautatu Arbela	Onartutako hardwarea diseinua ezartzeko. Intel FPGA garapen-plaka hautatzen duzunean, erabili AGIB027R31B1E2VRO gailua diseinatzeko xede-gailu gisa.ample belaunaldia. Agilex I-serieko Transceiver-SoC Dev Kit: Aukera honek diseinua probatzeko aukera ematen dizu adibidezamphautatutako Intel FPGA IP garapen-kitean. Aukera honek automatikoki hautatzen du AGIB027R31B1E2VROren xede-gailua. Zure taularen berrikuspenak gailuaren kalifikazio ezberdina badu, xede-gailua alda dezakezu. Bat ere ez: Aukera honek diseinurako hardware alderdiak baztertzen ditu, adibidezample.

1.3. Fitxa sortzea Files

Support-Logic Generation fitxarekin erlazionatuta sortzeko erabiltzen den sintesiaren aurreko urratsa da filesimulaziorako eta hardware diseinurako beharrezkoak dira. Fitxa sortzea denentzat beharrezkoa da
F-fitetan oinarritutako diseinu-simulazioak. Urrats hau simulazioa baino lehen bete behar duzu.

1. Komando-gonbitan, joan zure ex-eko compilation_test_design karpetaraample diseinua: cd /compilation_test_design.
2. Exekutatu komando hau: quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP Diseinua simulatuz 
Example Testbench
Diseinua konpilatu eta simulatu dezakezu simulazio-script bat exekutatuta komando-gonbitatik.

1. Komando-gonbitan, aldatu testbench simulatzeko lan-direktorioa: cdample_dir>/ex_25g/sim.
2. Exekutatu IP konfigurazio simulazioa: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

3. taula. Testbench simulatzeko urratsak

Simulagailua	Argibideak
VCS*	Komando-lerroan, idatzi sh run_vcs.sh
QuestaSim*	Komando-lerroan, idatzi vsim -do run_vsim.do -logfile vsim.log QuestaSim GUI-a agertu gabe simulatu nahi baduzu, idatzi vsim -c -do run_vsim.do -logfile vsim.log
Kadentzia -Xcelium*	Komando-lerroan, idatzi sh run_xcelium.sh

Simulazio arrakastatsu bat mezu honekin amaitzen da:
Simulazioa gainditua. edo Testbench osatua.
Arrakasta amaitu ondoren, emaitzak azter ditzakezu.
1.5. Diseinua konpilatzea eta konfiguratzea Adibample Hardware-n
25G Ethernet Intel FPGA IP core parametro editoreak diseinua konpilatzeko eta konfiguratzeko aukera ematen du, adibidezample helburuen garapen-kit batean.

Diseinu bat osatzeko eta konfiguratzeko adibidezamphardwareari dagokionez, jarraitu urrats hauek:

1. Abiarazi Intel Quartus Prime Pro Edition softwarea eta hautatu Prozesamendua ➤ Hasi konpilazioa diseinua konpilatzeko.
2. SRAM objektu bat sortu ondoren file .sof, jarraitu urrats hauek hardwarearen diseinua programatzeko adibidezampIntel Agilex gailuan:
   a. Tresnak menuan, sakatu Programatzailea.
   b. Programatzailean, egin klik Hardwarearen konfigurazioan.
   c. Hautatu programazio-gailu bat.
   d. Hautatu eta gehitu Intel Agilex plaka zure Intel Quartus Prime Pro Edition saioan.
   e. Ziurtatu Modua J-n ezarrita dagoelaTAG.
   f. Hautatu Intel Agilex gailua eta egin klik Gehitu gailua. Programatzailea bistaratzen da
   zure taulako gailuen arteko konexioen bloke-diagrama.
   g. Zure .sof-a duen errenkan, markatu .sof-aren laukia.
   h. Markatu Programa/Konfiguratu zutabeko laukia.
   i. Sakatu Hasi.

1.6. F-tile 25G Ethernet Intel FPGA IP Hardware Diseinua probatzen Adibample
F-tile 25G Ethernet Intel FPGA IP core diseinua konpilatu ondoren, adibidezample eta konfigura ezazu zure Intel Agilex gailuan, Sistemaren kontsola erabil dezakezu IP nukleoa programatzeko.
Sistemaren kontsola aktibatzeko eta hardwarearen diseinua probatzeko, adibidezample, jarraitu urrats hauek:

1. Intel Quartus Prime Pro Edition softwarean, hautatu Tresnak ➤ Sistema
   Arazketa-tresnak ➤ Sistema-kontsola sistema-kontsola abiarazteko.
2. Tcl Console panelean, idatzi cd hwtest direktorioa aldatzeko / hardware_test_design/hwtest.
3. Idatzi source main.tcl J-rako konexio bat irekitzekoTAG maisua.

Jarraitu diseinuaren Hardware Testing ataleko proba-prozedura adibample eta behatu probaren emaitzak Sistemaren kontsolan.

F-tile 25G Ethernet Diseinua AdibampIntel Agilex gailuetarako le

F-tile 25G Ethernet diseinua adibidezample Intel Agilex gailuetarako Ethernet irtenbide bat erakusten du 25G Ethernet Intel FPGA IP nukleoa erabiliz.
Sortu diseinua adibidezample Example 25G Ethernet Intel FPGA IP parametro editorearen diseinu fitxa. Diseinua batera edo gabe sortzea ere aukeratu dezakezu
Reed-Solomon Forward Error Correction (RS-FEC) funtzioa.
2.1. Ezaugarriak

• Ethernet kanal bakarra onartzen du 25G-n funtzionatzen duena.
• Diseinua sortzen du adibidezample RS-FEC funtzioarekin.
• Testbench eta simulazio gidoia eskaintzen du.
• F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP instantziatzen ditu IP konfigurazioan oinarrituta.

2.2. Hardware eta software eskakizunak
Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezampLinux sistema batean:

• Intel Quartus Prime Pro Edition softwarea.
• Siemens* EDA QuestaSim, Synopsys* VCS eta Cadence Xcelium simulagailua.
• Intel Agilex I serieko Transceiver-SoC Garapen Kit (AGIB027R31B1E2VRO) hardware probak egiteko.

2.3. Deskribapen funtzionala
F-tile 25G Ethernet diseinua adibidezampMAC + PCS + PMA core aldaerak ditu. Hurrengo bloke-diagramak F-tile 25G Ethernet diseinuan MAC+PCS+PMA aldaera nagusiaren diseinu osagaiak eta goi-mailako seinaleak erakusten ditu.ample.
5. irudia. Bloke Diagrama—F-tile 25G Ethernet Diseinua Adibampfitxategia (MAC+PCS+PMA Core aldaera)

2.3.1. Diseinu-osagaiak
4. taula. Diseinu-osagaiak

Osagaia	Deskribapena
F-tile 25G Ethernet Intel FPGA IP	MAC, PCS eta Transceiver PHY osatzen dute, konfigurazio honekin: • Core aldaera: MAC+PCS+PMA • Gaitu fluxu-kontrola: Aukerakoa • Gaitu esteken akatsak sortzea: Aukerakoa • Gaitu hitzaurrearen pasabidea: Aukerakoa • Gaitu estatistikak biltzea: Aukerakoa • Gaitu MAC estatistiken kontagailuak: Aukerakoa • Erreferentziako erlojuaren maiztasuna: 156.25 Diseinurako adibidezampRS-FEC funtzioarekin, parametro gehigarri hau konfiguratuta dago: • Gaitu RS-FEC: Aukerakoa
F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP	F-Tile Reference eta System PLL Clocks Intel FPGA IP parametro editorearen ezarpenak F-tile 25G Ethernet Intel FPGA IP-ren eskakizunekin bat datoz. Diseinua sortzen baduzu adibidezample erabiliz Sortu Example Diseinua botoia IP parametroen editorean, IP automatikoki instantziatuko da. Zure diseinu propioa sortzen baduzu, adibidezample, eskuz IP hau instantziatu eta I/O ataka guztiak konektatu behar dituzu. IP honi buruzko informazioa lortzeko, jo F-Tile Arkitektura eta PMA eta FEC Direct PHY IP Erabiltzailearen Gida.
Bezeroaren logika	Honek osatzen dute: • Trafiko-sorgailua, 25G Ethernet Intel FPGA IP nukleora lehertzeko paketeak sortzen dituena transmisiorako. • Trafiko monitorea, 25G Ethernet Intel FPGA IP nukleotik datozen leherketa-paketeak kontrolatzen dituena.
Iturria eta Zunda	Iturburu- eta zunda-seinaleak, sistema berrezartzeko sarrera-seinalea barne, arazketarako erabil dezakezuna.

Lotutako informazioa
F-Tile Arkitektura eta PMA eta FEC Direct PHY IP Erabiltzailearen Gida

Simulazioa

Testbench-ek trafikoa IP nukleoaren bidez bidaltzen du, IP nukleoaren transmisio aldea eta jasotzeko aldea baliatuz.
2.4.1. Proba-bankua
6. Irudia F-tile 25G Ethernet Intel FPGA IP Diseinuaren bloke-diagrama Adibample Simulation Testbench

5. Taula. Testbankuaren osagaiak

Osagaia	Deskribapena
Probatzen ari den gailua (DUT)	25G Ethernet Intel FPGA IP nukleoa.
Ethernet Pakete Sortzailea eta Pakete Monitorea	• Pakete-sorgailuak fotogramak sortzen ditu eta DUTra igortzen ditu. • Packet Monitor TX eta RX datu-bideak monitorizatzen ditu eta fotogramak simulagailuko kontsolan bistaratzen ditu.
F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP	Transceptor eta sistema PLL erreferentzia-erlojuak sortzen ditu.

2.4.2. Simulazio Diseinua Adibample Osagaiak
6. taula. F-tile 25G Ethernet Diseinua Adibample Testbench File Deskribapenak

File Izena	Deskribapena
Proba-bankua eta simulazioa Files
basic_avl_tb_top.v	Maila goreneko proba-bankua file. Testbench-ek DUT instantziatzen du, Avalon® memoria-mapatutako konfigurazioa egiten du diseinu-osagaietan eta bezero-logikan, eta paketea bidaltzen eta jasotzen du 25G Ethernet Intel FPGA IP-ra.
Testbench Scripts
jarraitu…

File Izena	Deskribapena
run_vsim.do	Testbench exekutatzeko ModelSim scripta.
run_vcs.sh	Synopsys VCS script-a testbench-a exekutatzeko.
run_xcelium.sh	Cadence Xcelium gidoia testbench-a exekutatzeko.

2.4.3. Proba kasua
Simulazio-proba kasuak ekintza hauek egiten ditu:

1. F-tile 25G Ethernet Intel FPGA IP eta F-Tile Erreferentzia eta Sistema PLL Erlojuak Intel FPGA IP instantziatzen ditu.
2. RX erlojua eta PHY egoera-seinalea konpondu arte itxarongo du.
3. PHY egoera inprimatzen du.
4. Baliozko 10 datu bidaltzen eta jasotzen ditu.
5. Emaitzak aztertzen ditu. Testbench arrakastatsuak "Testbench complete." bistaratzen du.

Hurrengo sampfitxategiaren irteerak simulazio proba arrakastatsua erakusten du:

Konpilazioa

Jarraitu Diseinua Konpilatu eta Konfiguratu atalean prozeduraample Hardware-n diseinua konpilatzeko eta konfiguratzeko adibidezample aukeratutako hardwarean.
Baliabideen erabilera eta Fmax kalkula ditzakezu konpilaziorako soilik diseinua erabiliz, adibidezample. Zure diseinua konpila dezakezu Hasi konpilazioa komandoa erabiliz
Prozesatzeko menua Intel Quartus Prime Pro Edition softwarean. Konpilazio arrakastatsu batek bilketaren txostenaren laburpena sortzen du.
Informazio gehiago lortzeko, ikusi Diseinu-bilketara Intel Quartus Prime Pro Edition Erabiltzaile-gidan.
Lotutako informazioa

• Diseinua konpilatzea eta konfiguratzea Adibample 7. orrialdeko Hardware-n
• Diseinu-konpilazioa Intel Quartus Prime Pro Edition erabiltzailearen gidan

2.6. Hardware probak
Hardwarearen diseinuan adibidezample, IP nukleoa barne serieko loopback moduan programatu dezakezu eta harrera aldean itzuliko den transmisio aldean trafikoa sor dezakezu.
Jarraitu prozedurari emandako erlazionatutako informazio estekan diseinua probatzeko, adibidezample aukeratutako hardwarean.
Lotutako informazioa
F-tile 25G Ethernet Intel FPGA IP Hardware Diseinua probatzen Adibample 8. orrialdean
2.6.1. Proba Prozedura
Jarraitu urrats hauek diseinua probatzeko, adibidezample hardwarean:

1. Diseinu honen hardware probak exekutatu aurretik, adibidezample, sistema berrezarri behar duzu:
   a. Sakatu Tresnak ➤ Sistema barruko iturriak eta zundak editorea tresna Iturria eta Zunda GUI lehenetsirako.
   b. Aldatu sistema berrezartzeko seinalea (Iturria[3:0]) 7tik 8ra ​​berrezartzeak aplikatzeko eta itzuli sistema berrezartzeko seinalea 7ra, sistema berrezarri egoeratik askatzeko.
   c. Kontrolatu Proberen seinaleak eta ziurtatu egoera baliozkoa dela.
2. Sistemaren kontsolan, nabigatu hwtest karpetara eta exekutatu komandoa: source main.tcl J bat hautatzekoTAG maisu. Berez, lehen JTAG maisua JTAG katea hautatzen da. J. aukeratzekoTAG maisua Intel Agilex gailuetarako, exekutatu komando hau: set_jtag <number of appropriate JTAG maisua>. Adibample: ezarri_jtag 1.
3. Exekutatu komando hauek sistemako kontsolan serieko loopback proba abiarazteko:

7. taula. Komando-parametroak

Parametroa	Deskribapena	Example Erabilera
chkphy_status	Erlojuaren maiztasunak eta PHY blokeoaren egoera bistaratzen ditu.	% chkphy_status 0 # Egiaztatu 0 estekaren egoera
chkmac_stats	MAC estatistiken kontagailuetako balioak bistaratzen ditu.	% chkmac_stats 0 # 0 estekaren mac estatistiken kontagailua egiaztatzen du
garbitu_estatistika_guztiak	IP oinarrizko estatistiken kontagailuak garbitzen ditu.	% clear_all_stats 0 # 0 estekaren estatistiken kontagailua garbitzen du
hasi_gen	Pakete-sorgailua abiarazten du.	% start_gen 0 # Hasi paketeak sortzen 0 estekan
stop_gen	Pakete-sorgailua geldiarazten du.	% stop_gen 0 # Gelditu paketeen sorrera 0 estekan
begizta_on	Barneko serie-loopback aktibatzen du.	% loop_on 0 # Aktibatu barneko loopback 0 estekan
begizta_off	Barneko serie-loopback desaktibatzen du.	% loop_off 0 # Desaktibatu barneko loopback 0 estekan
reg_irakur	IP core erregistroaren balioa itzultzen du .	% reg_read 0x402 # Irakurri IP CSR erregistroa 402 estekaren 0 helbidean
reg_idatzi	Idazten du helbideko IP core erregistrora .	% reg_write 0x401 0x1 # Idatzi 0x1 IP CSR scratch erregistroan 401 estekaren 0 helbidean

a. Idatzi loop_on barneko serieko loopback modua aktibatzeko.
b. Idatzi chkphy_status PHYren egoera egiaztatzeko. TXCLK, RXCLK eta RX egoerak behean erakusten diren balio berdinak izan beharko lituzke lotura egonkor bat izateko:

c. Idatzi clear_all_stats TX eta RX estatistiken erregistroak garbitzeko.
d. Idatzi start_gen paketeak sortzen hasteko.
e. Idatzi stop_gen paketeen sorrera gelditzeko.
f. Idatzi chkmac_stats TX eta RX estatistiken kontagailuak irakurtzeko. Ziurtatu hori:
i. Igorritako pakete-markoak bat datoz jasotako pakete-markoak.
ii. Ez da errore-fotogramarik jasotzen.
g. Idatzi loop_off barne serieko loopback desaktibatzeko.
7. irudia. Sample Test Output—TX eta RX estatistika-kontagailuak

Dokumentuen berrikuspenaren historia F-tile 25G Ethernet FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2022.10.14	22.3	1.0.0	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO
9001:2015
Erregistratua

Lineako bertsioa
Bidali Iritzia
ID: 750200
Bertsioa: 2022.10.14

Dokumentuak / Baliabideak

intel F-Tile 25G Ethernet FPGA IP Diseinua Adibample [pdfErabiltzailearen gida F-Tile 25G Ethernet FPGA IP Diseinua Adibample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Diseinua Adibample, 750200

Erreferentziak

• Erabiltzailearen eskuliburua