IP de FPGA
Ex diseñoampGuía del usuario
F-Tile 25G Ethernet Intel®
Actualizado para Intel® Quartus®
Paquete de diseño principal: 22.3
Versión IP: 1.0.0

Guía de inicio rápido

El F-tile 25G Ethernet Intel FPGA IP para dispositivos Intel Agilex™ proporciona la capacidad de generar diseños examparchivos para configuraciones seleccionadas.
Figura 1. Diseño Exampuso

Estructura de directorios

Figura 2. Diseño Ex IP Intel FPGA Ethernet 25Gampla estructura del directorio

• La simulación files (banco de prueba solo para simulación) se encuentran enample_dir>/example_testbench.
• El diseño de solo compilación exampse encuentra enample_dir>/ compilation_test_design.
• La configuración y prueba del hardware. files (el diseño examparchivo en hardware) se encuentran enample_dir>/hardware_test_design.

Tabla 1. Directorio y File Descripciones

File Nombres	Descripción
eth_ex_25g.qpf	Proyecto Intel Quartus® Prime file.
eth_ex_25g.qsf	Configuración del proyecto Intel Quartus Prime file.
eth_ex_25g.sdc	Restricciones de diseño de Synopsys file. Puedes copiar y modificar este file para su propio diseño de núcleo IP Intel FPGA de 25 GbE.
eth_ex_25g.v	Diseño Verilog HDL de primer nivel example file. El diseño de un solo canal utiliza Verilog file.
común/	Diseño de hardware exampel soporte files.
hwtest/principal.tcl	Principal file para acceder a la consola del sistema.

Generación del ejemplo de diseñoample

Figura 4. ExampFicha Diseño en el editor de parámetros IP Intel FPGA Ethernet F-tile 25G

Siga estos pasos para generar el diseño de hardware examparchivo y banco de pruebas:

1. En Intel Quartus Prime Pro Edition, haga clic en File ➤ New Project Wizard para crear un nuevo proyecto de Quartus Prime, o File ➤ Abrir proyecto para abrir un proyecto Quartus Prime existente. El asistente le pide que especifique un dispositivo.
2. En el catálogo de IP, ubique y seleccione 25G Ethernet Intel FPGA IP para Agilex. Aparece la ventana Nueva variación de IP.
3. Especifique un nombre de nivel superior para su variación de IP y haga clic en Aceptar. El editor de parámetros agrega el .ip de nivel superior. file automáticamente al proyecto actual. Si se le solicita que agregue manualmente el .ip file al proyecto, haga clic en Proyecto ➤ Agregar/Quitar Files en Proyecto para agregar el file.
4. En el software Intel Quartus Prime Pro Edition, debe seleccionar un dispositivo Intel Agilex específico en el campo Dispositivo o mantener el dispositivo predeterminado que propone el software Intel Quartus Prime.
   Nota: El diseño de hardware exampEl archivo sobrescribe la selección con el dispositivo en el tablero de destino. Usted especifica el tablero de destino desde el menú de diseño exampopciones de archivo en el Example pestaña Diseño.
5. Haga clic en Aceptar. Aparece el editor de parámetros.
6. En la pestaña IP, especifique los parámetros para su variación principal de IP.
7. en el example pestaña Diseño, para Exampel diseño Files, seleccione la opción Simulación para generar el banco de pruebas y seleccione la opción Síntesis para generar el diseño de hardware ex.ample. Sólo Verilog HDL filese generan.
   Nota: No hay disponible un núcleo IP VHDL funcional. Especifique Verilog HDL únicamente para su diseño de núcleo IP, por ejemplo.ampel.
8. Para el kit de desarrollo de destino, seleccione el kit de desarrollo de transceptor-SoC de la serie I de Agilex
9. Haga clic en Generar Exampbotón Diseño. El ex selectoampAparece la ventana Directorio de diseño.
10. Si desea modificar el diseño exampruta o nombre del directorio del archivo de los valores predeterminados mostrados (alt_e25_f_0_example_design), busque la nueva ruta y escriba el nuevo diseño exampnombre del directorio del archivo (ample_dir>).
11. Haga clic en Aceptar.

1.2.1. Ex diseñoampParámetros de archivos
Tabla 2. Parámetros en el Exampficha de diseño

Parámetro	Descripción
Exampel diseño	Disponible exampdiseños de archivos para la configuración de parámetros IP. Sólo ex monocanalampEl diseño es compatible con esta IP.
Exampel diseño Files	El files para generar para las diferentes fases de desarrollo. • Simulación: genera la información necesaria files para simular el exampdiseño. • Síntesis: genera la síntesis files. Usa estos files para compilar el diseño en el software Intel Quartus Prime Pro Edition para realizar pruebas de hardware y realizar análisis de tiempo estático.
Generar File Formato	El formato de la RTL files para simulación—Verilog.
Seleccionar tablero	Hardware compatible para la implementación del diseño. Cuando seleccione una placa de desarrollo Intel FPGA, utilice el dispositivo AGIB027R31B1E2VRO como dispositivo de destino para el diseño.ample generación. Kit de desarrollo de transceptor-SoC serie I de Agilex: esta opción le permite probar el diseño examparchivo en el kit de desarrollo IP Intel FPGA seleccionado. Esta opción selecciona automáticamente el dispositivo de destino de AGIB027R31B1E2VRO. Si la revisión de su placa tiene un grado de dispositivo diferente, puede cambiar el dispositivo de destino. Ninguno: Esta opción excluye los aspectos de hardware para el diseño ex.ampel.

1.3. Generando mosaico Files

La generación de lógica de soporte es un paso previo a la síntesis que se utiliza para generar elementos relacionados con mosaicos. fileSe requiere para simulación y diseño de hardware. La generación de mosaicos es necesaria para todos.
Simulaciones de diseño basadas en mosaicos F. Debe completar este paso antes de la simulación.

1. En el símbolo del sistema, navegue hasta la carpeta compilación_test_design en su exampdiseño del archivo: cd /compilation_test_design.
2. Ejecute el siguiente comando: quartus_tlg alt_eth_25g

1.4. Simulando el diseño IP Intel FPGA Ethernet F-tile 25G 
Exampel banco de pruebas
Puede compilar y simular el diseño ejecutando un script de simulación desde el símbolo del sistema.

1. En el símbolo del sistema, cambie el directorio de trabajo de simulación del banco de pruebas: cdample_dir>/ex_25g/sim.
2. Ejecute la simulación de configuración de IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabla 3. Pasos para simular el banco de pruebas

Simulador	Instrucciones
VCS*	En la línea de comando, escriba sh run_vcs.sh
QuestaSim*	En la línea de comando, escriba vsim -do run_vsim.do -logfile vsim.log Si prefiere simular sin abrir la GUI de QuestaSim, escriba vsim -c -do run_vsim.do -logfile vsim.log
Cadencia -Xcelium*	En la línea de comando, escriba sh run_xcelium.sh

Una simulación exitosa finaliza con el siguiente mensaje:
Simulación aprobada. o banco de pruebas completo.
Después de completar con éxito, puede analizar los resultados.
1.5. Compilación y configuración de Design Examparchivo en hardware
El editor de parámetros centrales IP Intel FPGA Ethernet 25G le permite compilar y configurar el diseño examparchivo en un kit de desarrollo de destino.

Para compilar y configurar un diseño examparchivo en el hardware, siga estos pasos:

1. Inicie el software Intel Quartus Prime Pro Edition y seleccione Procesamiento ➤ Iniciar compilación para compilar el diseño.
2. Después de generar un objeto SRAM file .sof, siga estos pasos para programar el diseño de hardware examparchivo en el dispositivo Intel Agilex:
   a. En el menú Herramientas, haga clic en Programador.
   b. En el programador, haga clic en Configuración de hardware.
   C. Seleccione un dispositivo de programación.
   d. Seleccione y agregue la placa Intel Agilex a su sesión Intel Quartus Prime Pro Edition.
   mi. Asegúrese de que Modo esté configurado en JTAG.
   F. Seleccione el dispositivo Intel Agilex y haga clic en Agregar dispositivo. El programador muestra
   un diagrama de bloques de las conexiones entre los dispositivos de su placa.
   gramo. En la fila con su .sof, marque la casilla del .sof.
   h. Marque la casilla en la columna Programar/Configurar.
   i. Haga clic en Iniciar.

1.6. Prueba del diseño de hardware IP Intel FPGA F-tile 25G Ethernet Example
Después de compilar el diseño del núcleo IP Intel FPGA F-tile 25G Ethernet examparchivo y configurarlo en su dispositivo Intel Agilex, puede usar la consola del sistema para programar el núcleo IP.
Para encender la consola del sistema y probar el diseño del hardware exampes, sigue estos pasos:

1. En el software Intel Quartus Prime Pro Edition, seleccione Herramientas ➤ Sistema
   Herramientas de depuración ➤ Consola del sistema para iniciar la consola del sistema.
2. En el panel Consola Tcl, escriba cd hwtest para cambiar el directorio a /hardware_test_design/hwtest.
3. Escriba source main.tcl para abrir una conexión con JTAG maestro.

Siga el procedimiento de prueba en la sección Pruebas de hardware del diseño exampy observe los resultados de la prueba en la consola del sistema.

Diseño Ex Ethernet F-tile 25Gamparchivo para dispositivos Intel Agilex

El diseño F-tile 25G Ethernet exampLe muestra una solución Ethernet para dispositivos Intel Agilex que utilizan el núcleo IP FPGA Intel Ethernet de 25G.
Generar el diseño ex.amparchivo del example Pestaña Diseño del editor de parámetros IP Intel FPGA Ethernet 25G. También puedes optar por generar el diseño con o sin
la función de corrección de errores directos de Reed-Solomon (RS-FEC).
2.1. Características

• Admite un solo canal Ethernet que funciona a 25G.
• Genera diseño examparchivo con función RS-FEC.
• Proporciona un banco de pruebas y un script de simulación.
• Crea una instancia de F-Tile Reference y System PLL Clocks Intel FPGA IP según la configuración IP.

2.2. Requisitos de hardware y software
Intel utiliza el siguiente hardware y software para probar el diseño examparchivo en un sistema Linux:

• Software Intel Quartus Prime Pro Edición.
• Simulador Siemens* EDA QuestaSim, Synopsys* VCS y Cadence Xcelium.
• Kit de desarrollo de transceptor-SoC Intel Agilex serie I (AGIB027R31B1E2VRO) para pruebas de hardware.

2.3. Descripción funcional
El diseño F-tile 25G Ethernet exampEl archivo consta de una variante central MAC+PCS+PMA. Los siguientes diagramas de bloques muestran los componentes de diseño y las señales de nivel superior de la variante central MAC+PCS+PMA en el diseño F-tile 25G Ethernet ex.ampel.
Figura 5. Diagrama de bloques: diseño de Ethernet F-tile 25G Examparchivo (variante principal MAC+PCS+PMA)

2.3.1. Componentes de diseño
Tabla 4. Componentes de diseño

Componente	Descripción
F-tile 25G Ethernet Intel FPGA IP	Consta de MAC, PCS y Transceiver PHY, con la siguiente configuración: • Variante principal: MAC+PCS+PMA • Habilitar control de flujo: Opcional • Habilitar generación de fallas de enlace: Opcional • Habilitar transferencia de preámbulo: Opcional • Habilitar la recopilación de estadísticas: Opcional • Habilitar contadores de estadísticas MAC: Opcional • Frecuencia de reloj de referencia:156.25 Para el diseño examparchivo con la función RS-FEC, se configura el siguiente parámetro adicional: • Habilitar RS-FEC: Opcional
Referencia F-Tile y relojes PLL del sistema Intel FPGA IP	La configuración del editor de parámetros de Intel FPGA IP de F-Tile Reference y System PLL Clocks se alinea con los requisitos de F-tile 25G Ethernet Intel FPGA IP. Si generas el diseño exampusando Generar ejemploampel diseño en el editor de parámetros de IP, la IP se crea automáticamente. Si creas tu propio diseño examparchivo, debe crear una instancia manual de esta IP y conectar todos los puertos de E/S. Para obtener información sobre esta IP, consulte Guía del usuario de F-Tile Architecture y PMA y FEC Direct PHY IP.
Lógica del cliente	Consta de: • Generador de tráfico, que genera paquetes en ráfaga al núcleo IP Intel FPGA Ethernet 25G para su transmisión. • Monitor de tráfico, que monitorea los paquetes en ráfaga que provienen del núcleo IP Intel FPGA Ethernet 25G.
Fuente y sonda	Señales de fuente y sonda, incluida la señal de entrada de reinicio del sistema, que puede utilizar para depurar.

Información relacionada
Guía del usuario de F-Tile Architecture y PMA y FEC Direct PHY IP

Simulación

El banco de pruebas envía tráfico a través del núcleo de IP, ejerciendo el lado de transmisión y el lado de recepción del núcleo de IP.
2.4.1. Banco de pruebas
Figura 6. Diagrama de bloques del F-tile 25G Ethernet Intel FPGA IP Design Exampel banco de pruebas de simulación

Tabla 5. Componentes del banco de pruebas

Componente	Descripción
Dispositivo bajo prueba (DUT)	El núcleo IP Intel FPGA Ethernet de 25G.
Generador de paquetes Ethernet y monitor de paquetes	• El generador de paquetes genera tramas y las transmite al DUT. • Packet Monitor monitorea las rutas de datos TX y RX y muestra los fotogramas en la consola del simulador.
Referencia F-Tile y relojes PLL del sistema Intel FPGA IP	Genera relojes de referencia PLL del sistema y del transceptor.

2.4.2. Diseño de simulación ExampComponentes
Tabla 6. Diseño Ex de Ethernet F-tile 25Gampel banco de pruebas File Descripciones

File Nombre	Descripción
Banco de pruebas y simulación Files
basic_avl_tb_top.v	Banco de pruebas de primer nivel file. El banco de pruebas crea una instancia del DUT, realiza la configuración asignada en memoria de Avalon® en los componentes de diseño y la lógica del cliente, y envía y recibe paquetes hacia o desde la IP FPGA Intel Ethernet de 25G.
Guiones de banco de pruebas
continuado…

File Nombre	Descripción
run_vsim.do	El script de ModelSim para ejecutar el banco de pruebas.
run_vcs.sh	El script Synopsys VCS para ejecutar el banco de pruebas.
ejecutar_xcelium.sh	El script de Cadence Xcelium para ejecutar el banco de pruebas.

2.4.3. Caso de prueba
El caso de prueba de simulación realiza las siguientes acciones:

1. Crea una instancia de F-tile 25G Ethernet Intel FPGA IP y referencia F-Tile y relojes PLL del sistema Intel FPGA IP.
2. Espera a que se establezca el reloj RX y la señal de estado PHY.
3. Imprime el estado de PHY.
4. Envía y recibe 10 datos válidos.
5. Analiza los resultados. El banco de pruebas exitoso muestra "Testbench complete".

Los siguientes sampEl resultado ilustra una ejecución de prueba de simulación exitosa:

Compilación

Siga el procedimiento en Compilación y configuración del Design Ex.amparchivo en Hardware para compilar y configurar el diseño examparchivo en el hardware seleccionado.
Puede estimar la utilización de recursos y Fmax utilizando el diseño de solo compilación example. Puede compilar su diseño usando el comando Iniciar compilación en la
Menú de procesamiento en el software Intel Quartus Prime Pro Edition. Una compilación exitosa genera el resumen del informe de compilación.
Para obtener más información, consulte Compilación de diseños en la Guía del usuario de Intel Quartus Prime Pro Edition.
Información relacionada

• Compilación y configuración de Design Examparchivo en Hardware en la página 7
• Compilación de diseños en la guía del usuario de Intel Quartus Prime Pro Edition

2.6. Pruebas de hardware
En el diseño de hardware example, puede programar el núcleo de IP en modo de bucle invertido en serie interno y generar tráfico en el lado de transmisión que vuelve a través del lado de recepción.
Siga el procedimiento en el enlace de información relacionada proporcionado para probar el diseño examparchivo en el hardware seleccionado.
Información relacionada
Prueba del diseño de hardware IP Intel FPGA F-tile 25G Ethernet Example en la página 8
2.6.1. Procedimiento de prueba
Siga estos pasos para probar el diseño examparchivo en hardware:

1. Antes de ejecutar las pruebas de hardware para este diseño, examparchivo, debe restablecer el sistema:
   a. Haga clic en Herramientas ➤ Herramienta Editor de fuentes y sondas en el sistema para obtener la GUI predeterminada de fuente y sonda.
   b. Cambie la señal de reinicio del sistema (Fuente[3:0]) de 7 a 8 para aplicar los reinicios y devuelva la señal de reinicio del sistema a 7 para liberar el sistema del estado de reinicio.
   C. Supervise las señales de la sonda y asegúrese de que el estado sea válido.
2. En la consola del sistema, navegue hasta la carpeta hwtest y ejecute el comando: source main.tcl para seleccionar un JTAG maestro. Por defecto, la primera JTAG maestro en la JTAG La cadena está seleccionada. Para seleccionar el JTAG master para dispositivos Intel Agilex, ejecute este comando: set_jtag <number of appropriate JTAG maestro>. Examparchivo: set_jtag 1.
3. Ejecute los siguientes comandos en la consola del sistema para iniciar la prueba de bucle invertido en serie:

Tabla 7. Parámetros del comando

Parámetro	Descripción	Exampuso
estado_chkphy	Muestra las frecuencias del reloj y el estado de bloqueo PHY.	% chkphy_status 0 # Verificar estado del enlace 0
chkmac_stats	Muestra los valores en los contadores de estadísticas MAC.	% chkmac_stats 0 # Comprueba el contador de estadísticas mac del enlace 0
borrar_todas_estadísticas	Borra los contadores de estadísticas del núcleo IP.	% clear_all_stats 0 # Borra el contador de estadísticas del enlace 0
inicio_gen	Inicia el generador de paquetes.	% start_gen 0 # Comienza la generación de paquetes en el enlace 0
parada_gen	Detiene el generador de paquetes.	% stop_gen 0 # Detener la generación de paquetes en el enlace 0
bucle_on	Activa el loopback serial interno.	% loop_on 0 # Activar loopback interno en el enlace 0
bucle_apagado	Desactiva el bucle invertido en serie interno.	% loop_off 0 # Desactivar el loopback interno en el enlace 0
reg_read	Devuelve el valor del registro principal de IP en .	% reg_read 0x402 # Leer el registro IP CSR en la dirección 402 del enlace 0
registro_escritura	escribe al registro central de IP en la dirección .	% reg_write 0x401 0x1 # Escribe 0x1 en el registro temporal IP CSR en la dirección 401 del enlace 0

a. Escribe loop_on para activar el modo de bucle invertido en serie interno.
b. Escribe chkphy_status para verificar el estado del PHY. El estado TXCLK, RXCLK y RX deben tener los mismos valores que se muestran a continuación para un enlace estable:

C. Escribe clear_all_stats para borrar los registros estadísticos de TX y RX.
d. Escribe inicio_gen para comenzar la generación de paquetes.
mi. Escribe stop_gen para detener la generación de paquetes.
F. Escribe chkmac_stats para leer los contadores de estadísticas TX y RX. Asegúrate de eso:
i. Las tramas de paquetes transmitidas coinciden con las tramas de paquetes recibidas.
ii. No se reciben tramas de error.
gramo. Escribe loop_off para desactivar el loopback serial interno.
Figura 7. SampArchivo Salida de prueba: contadores de estadísticas de TX y RX

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Versión del documento	Versión Intel Quartus Prime	Versión IP	Cambios
2022.10.14	22.3	1.0.0	Lanzamiento inicial.

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Referencias

• Manual de usuario