FPGA IP
Design Přample Uživatelská příručka
F-Tile 25G Ethernet Intel®
Aktualizováno pro Intel® Quartus®
Prime Design Suite: 22.3
IP verze: 1.0.0

Rychlý průvodce

F-tile 25G Ethernet Intel FPGA IP pro zařízení Intel Agilex™ poskytuje schopnost generovat design examppro vybrané konfigurace.
Obrázek 1. Návrh Přample Použití

Struktura adresáře

Obrázek 2. 25G Ethernet Intel FPGA IP Design Přample Struktura adresáře

• Simulace files (testbench pouze pro simulaci) jsou umístěny vample_dir>/example_testbench.
• Design pouze pro kompilaci example se nachází vample_dir>/ compilation_test_design.
• Konfigurace a test hardwaru files (design napřample v hardwaru) se nacházejí vample_dir>/hardware_test_design.

Tabulka 1. Adresář a File Popisy

File Jména	Popis
eth_ex_25g.qpf	Projekt Intel Quartus® Prime file.
eth_ex_25g.qsf	Nastavení projektu Intel Quartus Prime file.
eth_ex_25g.sdc	Omezení návrhu Synopsys file. Toto můžete zkopírovat a upravit file pro váš vlastní návrh jádra 25GbE Intel FPGA IP.
eth_ex_25g.v	Špičkový design Verilog HDL example file. Jednokanálový design využívá Verilog file.
společný/	Návrh hardwaru napřamppodporu files.
hwtest/main.tcl	Hlavní file pro přístup k systémové konzoli.

Generování návrhu Přample

Obrázek 4. Example Karta Design v F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Chcete-li vytvořit návrh hardwaru, postupujte podle těchto krokůample a testbench:

1. V Intel Quartus Prime Pro Edition klepněte na File ➤ Průvodce novým projektem pro vytvoření nového projektu Quartus Prime nebo File ➤ Otevřete projekt, chcete-li otevřít existující projekt Quartus Prime. Průvodce vás vyzve k zadání zařízení.
2. V katalogu IP vyhledejte a vyberte 25G Ethernet Intel FPGA IP pro Agilex. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vaši variantu IP a klikněte na OK. Editor parametrů přidá .ip nejvyšší úrovně file automaticky do aktuálního projektu. Pokud budete vyzváni k ručnímu přidání .ip file k projektu klepněte na Projekt ➤ Přidat/Odebrat Files v projektu přidat file.
4. V softwaru Intel Quartus Prime Pro Edition musíte vybrat konkrétní zařízení Intel Agilex v poli Zařízení nebo ponechat výchozí zařízení navržené softwarem Intel Quartus Prime.
   Poznámka: Konstrukce hardwaru napřample přepíše výběr zařízením na cílové desce. Cílovou desku určíte z nabídky designu napřample možnosti v Example karta Návrh.
5. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
6. Na kartě IP zadejte parametry pro variaci jádra IP.
7. Na Example Záložka Design, napřample Design Files, vyberte možnost Simulace pro vygenerování testovací plochy a vyberte možnost Syntéza pro vygenerování návrhu hardwaru, napřample. Pouze Verilog HDL files jsou generovány.
   Poznámka: Funkční jádro VHDL IP není k dispozici. Specifikujte pouze Verilog HDL pro návrh jádra IP, napřample.
8. Pro sadu Target Development Kit vyberte sadu Agilex I-series Transceiver-SoC Dev Kit
9. Klepněte na tlačítko Generate Example Design tlačítko. Výběrový příkladample Zobrazí se okno Design Directory.
10. Pokud si přejete upravit design napřampcesta k adresáři nebo název souboru ze zobrazených výchozích hodnot (alt_e25_f_0_example_design), přejděte na novou cestu a zadejte nový design exampnázev adresáře (ample_dir>).
11. Klepněte na tlačítko OK.

1.2.1. Návrh Přample Parametry
Tabulka 2. Parametry v Přample Design Tab

Parametr	Popis
Example Design	K dispozici napřample designy pro nastavení parametrů IP. Pouze jednokanálový example design je pro tuto IP podporován.
Example Design Files	The files generovat pro různé vývojové fáze. • Simulace – generuje potřebné files pro simulaci exampdesign. • Synthesis – generuje syntézu files. Použijte tyto files pro sestavení návrhu v softwaru Intel Quartus Prime Pro Edition pro testování hardwaru a provedení statické analýzy časování.
Generovat File Formát	Formát RTL files pro simulaci – Verilog.
Vyberte desku	Podporovaný hardware pro implementaci návrhu. Když vyberete vývojovou desku Intel FPGA, použijte zařízení AGIB027R31B1E2VRO jako cílové zařízení pro návrh např.ampgenerace. Agilex I-series Transceiver-SoC Dev Kit: Tato možnost vám umožňuje otestovat design napřample na vybraném vývojovém kitu Intel FPGA IP. Tato možnost automaticky vybere cílové zařízení AGIB027R31B1E2VRO. Pokud má vaše revize desky jiný stupeň zařízení, můžete změnit cílové zařízení. Žádný: Tato možnost vylučuje hardwarové aspekty návrhu napřample.

1.3. Generování dlaždice Files

Generování Support-Logic je předsyntetický krok používaný ke generování souvisejících s dlaždicemi fileje vyžadována pro simulaci a návrh hardwaru. Generování dlaždic je vyžadováno pro všechny
Simulace návrhu založené na F-tile. Tento krok musíte dokončit před simulací.

1. Na příkazovém řádku přejděte do složky compilation_test_design ve vašem exampdesign: cd /design_testu_kompilace.
2. Spusťte následující příkaz: quartus_tlg alt_eth_25g

1.4. Simulace F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Návrh můžete zkompilovat a simulovat spuštěním simulačního skriptu z příkazového řádku.

1. Na příkazovém řádku změňte pracovní adresář simulace testbench: cdample_dir>/ex_25g/sim.
2. Spusťte simulaci nastavení IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabulka 3. Kroky k simulaci Testbench

Simulátor	Instrukce
VCS*	Do příkazového řádku zadejte sh run_vcs.sh
QuestaSim*	Do příkazového řádku zadejte vsim -do run_vsim.do -logfile vsim.log Pokud dáváte přednost simulaci bez vyvolání grafického uživatelského rozhraní QuestaSim, zadejte vsim -c -do run_vsim.do -logfile vsim.log
Kadence -Xcelium*	Do příkazového řádku napište sh run_xcelium.sh

Úspěšná simulace končí následující zprávou:
Simulace prošla. nebo Testbench dokončen.
Po úspěšném dokončení můžete analyzovat výsledky.
1.5. Kompilace a konfigurace návrhu Přample v Hardware
Editor základních parametrů 25G Ethernet Intel FPGA IP umožňuje sestavit a nakonfigurovat návrh napřample na cílové vývojové sadě.

Sestavit a nakonfigurovat design napřample na hardwaru, postupujte takto:

1. Spusťte software Intel Quartus Prime Pro Edition a vyberte Processing ➤ Start Compilation pro kompilaci návrhu.
2. Po vygenerování objektu SRAM file .sof, postupujte podle těchto kroků pro naprogramování návrhu hardwaru example na zařízení Intel Agilex:
   A. V nabídce Nástroje klepněte na příkaz Programátor.
   b. V Programátoru klikněte na Nastavení hardwaru.
   C. Vyberte programovací zařízení.
   d. Vyberte a přidejte desku Intel Agilex do své relace Intel Quartus Prime Pro Edition.
   E. Ujistěte se, že je režim nastaven na JTAG.
   F. Vyberte zařízení Intel Agilex a klikněte na Přidat zařízení. Zobrazí se programátor
   blokové schéma propojení mezi zařízeními na vaší desce.
   G. V řádku s vaším .sof zaškrtněte políčko pro .sof.
   h. Zaškrtněte políčko ve sloupci Program/Konfigurovat.
   i. Klepněte na tlačítko Start.

1.6. Testování F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Poté, co zkompilujete F-tile 25G Ethernet Intel FPGA IP core design exampPokud jej nakonfigurujete na svém zařízení Intel Agilex, můžete k naprogramování jádra IP použít System Console.
Chcete-li zapnout systémovou konzolu a otestovat návrh hardwaru, napřample, postupujte takto:

1. V softwaru Intel Quartus Prime Pro Edition vyberte Nástroje ➤ Systém
   Nástroje pro ladění ➤ System Console pro spuštění systémové konzoly.
2. V podokně Tcl Console zadejte cd hwtest a změňte adresář na / hardware_test_design/hwtest.
3. Napište source main.tcl pro otevření připojení k JTAG zvládnout.

Postupujte podle testovacího postupu v části Testování hardwaru v návrhu example a sledujte výsledky testu v systémové konzole.

F-tile 25G Ethernet Design Přample pro zařízení Intel Agilex

Design F-tile 25G Ethernet example demonstruje ethernetové řešení pro zařízení Intel Agilex využívající jádro Intel FPGA IP 25G Ethernet.
Vytvořte návrh napřample z Example Záložka Design editoru parametrů 25G Ethernet Intel FPGA IP. Můžete si také vybrat generování návrhu s nebo bez
funkce Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Vlastnosti

• Podporuje jeden ethernetový kanál pracující na 25G.
• Generuje design napřample s funkcí RS-FEC.
• Poskytuje testbench a simulační skript.
• Instantuje referenční F-Tile a systémové PLL hodiny Intel FPGA IP na základě konfigurace IP.

2.2. Hardwarové a softwarové požadavky
Intel používá k testování designu následující hardware a software napřample v systému Linux:

• Software Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS a simulátor Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) pro testování hardwaru.

2.3. Popis funkce
Design F-tile 25G Ethernet example se skládá z varianty jádra MAC+PCS+PMA. Následující bloková schémata ukazují konstrukční součásti a signály nejvyšší úrovně varianty jádra MAC+PCS+PMA v provedení F-tile 25G Ethernet example.
Obrázek 5. Blokové schéma – F-tile 25G Ethernet Design Přample (varianta jádra MAC+PCS+PMA)

2.3.1. Designové komponenty
Tabulka 4. Designové komponenty

Komponent	Popis
F-tile 25G Ethernet Intel FPGA IP	Skládá se z MAC, PCS a transceiveru PHY s následující konfigurací: • Základní varianta: MAC+PCS+PMA • Povolit řízení toku: Volitelné • Povolit generování chyby spojení: Volitelné • Povolit průchod preambule: Volitelné • Povolit shromažďování statistik: Volitelné • Povolit čítače statistik MAC: Volitelné • Referenční hodinová frekvence: 156.25 XNUMX XNUMX Pro design napřampPomocí funkce RS-FEC se konfiguruje následující doplňkový parametr: • Povolit RS-FEC: Volitelné
Referenční hodiny F-Tile a systémové hodiny PLL Intel FPGA IP	Nastavení editoru parametrů F-Tile Reference a System PLL Clocks Intel FPGA IP jsou v souladu s požadavky F-tile 25G Ethernet Intel FPGA IP. Pokud vytvoříte návrh napřample pomocí Generovat Přample Design v editoru parametrů IP se IP automaticky vytvoří. Pokud si vytvoříte vlastní design napřample, musíte ručně vytvořit instanci této IP a připojit všechny I/O porty. Informace o této IP viz Uživatelská příručka F-Tile Architecture a PMA a FEC Direct PHY IP.
Klientská logika	Skládá se z: • Generátor provozu, který generuje burst pakety do jádra 25G Ethernet Intel FPGA IP pro přenos. • Traffic monitor, který sleduje burst pakety, které přicházejí z 25G Ethernet Intel FPGA IP jádra.
Zdroj a sonda	Zdrojové signály a signály sondy, včetně vstupního signálu resetování systému, který můžete použít pro ladění.

Související informace
Uživatelská příručka F-Tile Architecture a PMA a FEC Direct PHY IP

Simulace

Testbench odesílá provoz přes jádro IP, přičemž využívá vysílací a přijímací stranu jádra IP.
2.4.1. Testbench
Obrázek 6. Blokové schéma F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabulka 5. Komponenty Testbench

Komponent	Popis
Testované zařízení (DUT)	Jádro Intel FPGA IP 25G Ethernet.
Ethernet Packet Generator a Packet Monitor	• Generátor paketů generuje rámce a vysílá je do DUT. • Packet Monitor monitoruje datové cesty TX a RX a zobrazuje snímky v konzole simulátoru.
Referenční hodiny F-Tile a systémové hodiny PLL Intel FPGA IP	Generuje referenční hodiny transceiveru a systému PLL.

2.4.2. Návrh simulace Přample Components
Tabulka 6. F-tile 25G Ethernet Design Přample Testbench File Popisy

File Jméno	Popis
Testbench a simulace Files
basic_avl_tb_top.v	Testbench nejvyšší úrovně file. Testbench vytváří instanci DUT, provádí konfiguraci Avalon® namapovanou do paměti na konstrukčních komponentách a klientské logice a odesílá a přijímá pakety do nebo z 25G Ethernet Intel FPGA IP.
Testbench skripty
pokračování…

File Jméno	Popis
run_vsim.do	Skript ModelSim pro spuštění testbench.
run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
run_xcelium.sh	Skript Cadence Xcelium pro spuštění testbench.

2.4.3. Modelový případ
Simulační testovací případ provádí následující akce:

1. Instantuje F-tile 25G Ethernet Intel FPGA IP a F-Tile referenční a systémové PLL hodiny Intel FPGA IP.
2. Čeká, až se hodiny RX a signál stavu PHY ustálí.
3. Vytiskne stav PHY.
4. Odesílá a přijímá 10 platných dat.
5. Analyzuje výsledky. Úspěšná testovací plocha zobrazí „Testbench dokončen.“.

Následující sampVýstup le ilustruje úspěšný běh simulačního testu:

Sestavení

Postupujte podle postupu v části Kompilace a konfigurace návrhu Example v Hardware pro kompilaci a konfiguraci návrhu example ve vybraném hardwaru.
Využití zdrojů a Fmax můžete odhadnout pomocí návrhu pouze pro kompilaci example. Svůj návrh můžete zkompilovat pomocí příkazu Spustit kompilaci na
Nabídka Zpracování v softwaru Intel Quartus Prime Pro Edition. Úspěšná kompilace vygeneruje souhrn sestavy kompilace.
Další informace naleznete v části Design Compilation v uživatelské příručce Intel Quartus Prime Pro Edition.
Související informace

• Kompilace a konfigurace návrhu Přample v Hardware na straně 7
• Kompilace návrhu V uživatelské příručce Intel Quartus Prime Pro Edition

2.6. Testování hardwaru
V hardwarovém provedení napřampMůžete naprogramovat jádro IP v režimu vnitřní sériové zpětné smyčky a generovat provoz na vysílací straně, který se vrací zpět přes přijímací stranu.
Chcete-li návrh otestovat, postupujte podle postupu na uvedeném odkazu souvisejících informacíample ve vybraném hardwaru.
Související informace
Testování F-tile 25G Ethernet Intel FPGA IP Hardware Design Example na straně 8
2.6.1. Zkušební postup
Při testování návrhu postupujte podle těchto krokůample v hardwaru:

1. Než spustíte testování hardwaru pro tento návrh, napřample, musíte resetovat systém:
   A. Klepněte na Nástroje ➤ Nástroj Editor zdrojů a sond v systému pro výchozí grafické uživatelské rozhraní zdroje a sondy.
   b. Přepněte signál resetování systému (Zdroj[3:0]) ze 7 na 8, abyste provedli resetování, a vraťte signál resetování systému zpět na 7, aby se systém uvolnil ze stavu resetování.
   C. Sledujte signály sondy a ujistěte se, že je stav platný.
2. V systémové konzole přejděte do složky hwtest a spusťte příkaz: source main.tcl pro výběr souboru JTAG mistr. Ve výchozím nastavení je první JTAG mistr na JTAG je vybrán řetěz. Chcete-li vybrat JTAG master pro zařízení Intel Agilex spusťte tento příkaz: set_jtag <číslo vhodných JTAG mistr>. Přample: set_jtag 1.
3. Spuštěním následujících příkazů v systémové konzole spusťte test sériové smyčky:

Tabulka 7. Parametry příkazu

Parametr	Popis	Example Použití
stav_chkphy	Zobrazuje hodinové frekvence a stav PHY lock.	% chkphy_status 0 # Zkontrolujte stav odkazu 0
chkmac_stats	Zobrazuje hodnoty v čítačích statistik MAC.	% chkmac_stats 0 # Kontroluje počítadlo statistik mac odkazu 0
clear_all_stats	Vymaže počítadla statistiky jádra IP.	% clear_all_stats 0 # Vymaže počítadlo statistik odkazu 0
start_gen	Spustí generátor paketů.	% start_gen 0 # Zahájit generování paketů na odkazu 0
stop_gen	Zastaví generátor paketů.	% stop_gen 0 # Zastavit generování paketů na lince 0
loop_on	Zapne interní sériovou smyčku.	% loop_on 0 # Zapněte interní zpětnou smyčku na lince 0
loop_off	Vypne interní sériovou smyčku.	% loop_off 0 # Vypnout interní zpětnou smyčku na lince 0
reg_read	Vrátí hodnotu registru jádra IP at .	% reg_read 0x402 # Přečtěte si registr IP CSR na adrese 402 odkazu 0
reg_write	Píše do registru jádra IP na adrese .	% reg_write 0x401 0x1 # Zápis 0x1 do stíracího registru IP CSR na adrese 401 odkazu 0

A. Zadejte loop_on pro zapnutí režimu interní sériové zpětné smyčky.
b. Zadejte chkphy_status pro kontrolu stavu PHY. Stavy TXCLK, RXCLK a RX by měly mít pro stabilní spojení stejné hodnoty jako níže:

C. Zadejte clear_all_stats pro vymazání statistických registrů TX a RX.
d. Zadejte start_gen pro zahájení generování paketů.
E. Zadejte stop_gen k zastavení generování paketů.
F. Zadejte chkmac_stats pro čtení statistik TX a RX. Ujistit se, že:
i. Vysílané paketové rámce odpovídají přijatým paketovým rámcům.
ii. Nejsou přijímány žádné chybové rámce.
G. Zadejte loop_off pro vypnutí interní sériové smyčky.
Obrázek 7. Sample Testovací výstup – čítače statistiky vysílání a příjmu

Dokument Historie revizí pro F-tile 25G Ethernet FPGA IP Design Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2022.10.14	22.3	1.0.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO
9001:2015
Registrovaný

Online verze
Odeslat zpětnou vazbu
ID: 750200
Verze: 2022.10.14

Dokumenty / zdroje

intel F-Tile 25G Ethernet FPGA IP Design Přample [pdfUživatelská příručka F-Tile 25G Ethernet FPGA IP Design Přample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Přample, 750200

Reference

• Uživatelská příručka