บันทึกย่อประจำรุ่น Intel Interlaken FPGA IP รุ่นที่ 2
บันทึกประจำรุ่น Intel® FPGA IP ของ Interlaken (เจนเนอเรชั่น 2)
หากไม่มีบันทึกประจำรุ่นสำหรับเวอร์ชันหลัก IP เฉพาะ IP หลักจะไม่มีการเปลี่ยนแปลงในเวอร์ชันนั้น สำหรับข้อมูลเกี่ยวกับการเผยแพร่การอัปเดต IP จนถึงเวอร์ชัน 18.1 โปรดดูบันทึกประจำรุ่นการอัปเดต Intel Quartus Prime Design Suite เวอร์ชัน Intel® FPGA IP ตรงกับเวอร์ชันซอฟต์แวร์ Intel Quartus® Prime Design Suite จนถึงเวอร์ชัน 19.1 เริ่มต้นในซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2, Intel FPGA IP มีโครงร่างเวอร์ชันใหม่ หมายเลขเวอร์ชัน Intel FPGA IP (XYZ) สามารถเปลี่ยนไปตามเวอร์ชันซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
- บันทึกประจำรุ่นของ Intel Quartus Prime Design Suite Update
- Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ Intel FPGA IP
- ข้อผิดพลาดสำหรับ Intel FPGA IP เจนเนอเรชั่น 2 ในฐานความรู้
- Interlaken (รุ่นที่ 2) Intel Stratix 10 FPGA IP Design Example คู่มือผู้ใช้
- Interlaken (รุ่นที่ 2) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้
- ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
อินเตอร์ลาเคน (รุ่นที่ 2) Intel FPGA IP v20.0.0
ตารางที่ 1. v20.0.0 2020.10.05
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
|
20.3 |
เพิ่มการรองรับอัตราข้อมูล 25.78125 Gbps | - |
| แก้ไขอัตราข้อมูลที่รองรับจาก 25.3 Gbps เป็น 25.28 Gbps และ 25.8 Gbps เป็น 25.78125 Gbps |
- |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
อินเตอร์ลาเคน (รุ่นที่ 2) Intel FPGA IP v19.3.0
ตารางที่ 2. v19.3.0 2020.06.22
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
|
19.3.0 |
ขณะนี้ IP รองรับฟีเจอร์ Interlaken Look-aside แล้ว | - |
| เพิ่มใหม่ เปิดใช้งานโหมดมองนอกเมืองอินเทอร์ลาเคน พารามิเตอร์ในตัวแก้ไขพารามิเตอร์ IP | คุณสามารถกำหนดค่า IP ในโหมด Interlaken Look-aside ได้ | |
| การเลือกโหมดการถ่ายโอน พารามิเตอร์จะถูกลบออกจากซอฟต์แวร์ Intel Quartus Prime เวอร์ชันปัจจุบัน |
- |
|
| เพิ่มการรองรับอัตราข้อมูล 12.5 Gbps สำหรับจำนวนเลน 10 ในรูปแบบหลัก IP ของ H-tile และ E-tile (โหมด NRZ) |
- |
|
| ลบสัญญาณต่อไปนี้ออกจาก IP:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
- |
|
| เพิ่มสัญญาณใหม่ดังต่อไปนี้:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
- |
|
| ลบสองออฟเซ็ตต่อไปนี้ออกจากแผนที่รีจิสเตอร์:
• 16 น.- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
- |
|
| การทดสอบฮาร์ดแวร์ของการออกแบบ เช่นample พร้อมใช้งานแล้วสำหรับอุปกรณ์ Intel Agilex™ | คุณสามารถทดสอบการออกแบบได้เช่นampบนชุดพัฒนา Transceiver-SoC ซีรีส์ Intel Agilex F | |
| คุณสามารถเปลี่ยนอัตราข้อมูลและความถี่นาฬิกาอ้างอิงตัวรับส่งสัญญาณเป็นค่าที่แตกต่างกันเล็กน้อยสำหรับอินสแตนซ์ IP ของ Interlaken (รุ่นที่ 2) ที่กำหนดเป้าหมายอุปกรณ์ Intel Stratix® 10 H-tile หรือ E-tile โปรดดู KDB นี้สำหรับข้อมูลเกี่ยวกับวิธีการเปลี่ยนอัตราข้อมูล |
คุณสามารถปรับแต่งอัตราข้อมูลได้โดยขึ้นอยู่กับไทล์ |
อินเตอร์ลาเคน (รุ่นที่ 2) Intel FPGA IP v19.2.1
ตารางที่ 3. v19.2.1 2019.09.27
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
|
19.3 |
การเผยแพร่สู่สาธารณะสำหรับอุปกรณ์ Intel Agilex พร้อมตัวรับส่งสัญญาณ E-tile | - |
| เปลี่ยนชื่อ Interlaken (รุ่นที่ 2) Intel Stratix 10 FPGA IP เป็น Interlaken (รุ่นที่ 2) Intel FPGA IP |
- |
อินเตอร์ลาเคน (รุ่นที่ 2) Intel Stratix 10 FPGA IP v18.1 อัปเดต 1
ตารางที่ 4. เวอร์ชัน 18.1 อัปเดต 1 2019.03.15
| คำอธิบาย | ผลกระทบ |
| เพิ่มการรองรับโหมดหลายส่วน | - |
| เพิ่ม จำนวนกลุ่ม พารามิเตอร์. | - |
| • เพิ่มการรองรับการผสมเลนและอัตราข้อมูลดังนี้:
— สำหรับอุปกรณ์ Intel Stratix 10 L-tile: • 4 เลนที่มีอัตราเลน 12.5/25.3/25.8 Gbps • 8 เลนพร้อมอัตราเลน 12.5 Gbps — สำหรับอุปกรณ์ Intel Stratix 10 H-tile: • 4 เลนที่มีอัตราเลน 12.5/25.3/25.8 Gbps • 8 เลนที่มีอัตราเลน 12.5/25.3/25.8 Gbps • 10 เลนด้วยอัตราเลน 25.3/25.8 Gbps — สำหรับอุปกรณ์ Intel Stratix 10 E-tile (NRZ): • 4 เลนที่มีอัตราเลน 6.25/12.5/25.3/25.8 Gbps • 8 เลนที่มีอัตราเลน 12.5/25.3/25.8 Gbps • 10 เลนด้วยอัตราเลน 25.3/25.8 Gbps • 12 เลนด้วยอัตราเลน 10.3125 Gbps |
- |
| • เพิ่มสัญญาณอินเทอร์เฟซผู้ใช้การส่งสัญญาณใหม่ต่อไปนี้:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
- |
| • เพิ่มสัญญาณอินเทอร์เฟซผู้ใช้ตัวรับใหม่ต่อไปนี้:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
- |
อินเตอร์ลาเคน (รุ่นที่ 2) Intel Stratix 10 FPGA IP v18.1
ตารางที่ 5. เวอร์ชัน 18.1 2018.09.10
| คำอธิบาย | ผลกระทบ | หมายเหตุ |
| เปลี่ยนชื่อไทล์เอกสารเป็น คู่มือผู้ใช้ Intel Stratix 2 FPGA IP ของ Interlaken (รุ่นที่ 10) |
- |
- |
| เพิ่มแบบจำลอง VHDL และการสนับสนุน testbench สำหรับแกน IP ของ Interlaken (รุ่นที่ 2) |
- |
- |
| เพิ่มการลงทะเบียนใหม่ต่อไปนี้ในแกน IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ สถานะ |
- | รีจิสเตอร์เหล่านี้มีเฉพาะในรุ่นอุปกรณ์ Intel Stratix 10 E-Tile เท่านั้น |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ สถานะ |
อินเตอร์ลาเคน (รุ่นที่ 2) Intel FPGA IP v18.0.1
ตารางที่ 6 เวอร์ชัน 18.0.1 กรกฎาคม 2018
| คำอธิบาย | ผลกระทบ | หมายเหตุ |
| เพิ่มการรองรับอุปกรณ์ Intel Stratix 10 พร้อมตัวรับส่งสัญญาณ E-Tile |
- |
- |
| เพิ่มการรองรับอัตราข้อมูล 53.125 Gbps สำหรับอุปกรณ์ Intel Stratix 10 E-Tile ในโหมด PAM4 |
- |
- |
| เพิ่มสัญญาณนาฬิกา mac_clkin สำหรับอุปกรณ์ Intel Stratix 10 E-Tile ในโหมด PAM4 |
- |
- |
อินเตอร์ลาเคน (รุ่นที่ 2) Intel FPGA IP v18.0
ตารางที่ 7 เวอร์ชัน 18.0 พฤษภาคม 2018
| คำอธิบาย | ผลกระทบ | หมายเหตุ |
| เปลี่ยนชื่อ Interlaken IP core (รุ่นที่ 2) เป็น Intel FPGA IP ของ Interlaken (รุ่นที่ 2) ตามการรีแบรนด์ของ Intel |
- |
- |
| เพิ่มการรองรับอัตราการส่งข้อมูล 25.8 Gbps สำหรับจำนวนเลน 6 และ 12 |
- |
- |
| เพิ่มการสนับสนุนสำหรับเครื่องจำลองแบบขนาน Cadence Xcelium* |
- |
- |
Interlaken IP Core (รุ่นที่ 2) v17.1
ตารางที่ 8 เวอร์ชัน 17.1 พฤศจิกายน 2017
| คำอธิบาย | ผลกระทบ | หมายเหตุ |
| การเปิดตัวครั้งแรกใน Intel FPGA IP Library | - | - |
ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ Interlaken IP Core (รุ่นที่ 2)
คลังคู่มือผู้ใช้ Intel FPGA IP ของ Interlaken (รุ่นที่ 2)
| เวอร์ชันควอร์ตัส | IP Core รุ่น | คู่มือการใช้งาน |
| 20.2 | 19.3.0 | Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP |
| 19.3 | 19.2.1 | Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP |
| 19.2 | 19.2 | Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP |
| 18.1.1 | 18.1.1 | คู่มือผู้ใช้ Intel Stratix 2 FPGA IP ของ Interlaken (รุ่นที่ 10) |
| 18.1 | 18.1 | คู่มือผู้ใช้ Intel Stratix 2 FPGA IP ของ Interlaken (รุ่นที่ 10) |
| 18.0.1 | 18.0.1 | Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP |
| 18.0 | 18.0 | Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ Intel FPGA IP |
| 17.1 | 17.1 | คู่มือผู้ใช้ Interlaken IP Core (รุ่นที่ 2) |
เวอร์ชัน IP เหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุด v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า แกน IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่ หากไม่มีรายการเวอร์ชันหลักของ IP ให้ใช้คู่มือผู้ใช้สำหรับเวอร์ชันหลักของ IP ก่อนหน้า
เอกสาร / แหล่งข้อมูล
 |
บันทึกย่อประจำรุ่น Intel Interlaken FPGA IP รุ่นที่ 2 [พีดีเอฟ] คำแนะนำ บันทึกการเผยแพร่ IP FPGA รุ่นที่ 2 ของ Interlaken, บันทึกการเผยแพร่ IP ของ Interlaken รุ่นที่ 2, บันทึกการเผยแพร่ IP ของ FPGA |
