F-Tile JESD204C Intel FPGA IP Design เช่นample

เกี่ยวกับ F-Tile JESD204C Intel® FPGA IP Design Example คู่มือผู้ใช้

คู่มือผู้ใช้นี้ประกอบด้วยคุณสมบัติ แนวทางการใช้งาน และคำอธิบายโดยละเอียดเกี่ยวกับการออกแบบ เช่นamples สำหรับ F-Tile JESD204C Intel® FPGA IP โดยใช้อุปกรณ์ Intel Agilex™

กลุ่มเป้าหมาย

เอกสารนี้มีวัตถุประสงค์เพื่อ:

• สถาปนิกออกแบบเพื่อทำการเลือก IP ในระหว่างขั้นตอนการวางแผนการออกแบบระดับระบบ
• นักออกแบบฮาร์ดแวร์เมื่อรวม IP เข้ากับการออกแบบระดับระบบ
• วิศวกรตรวจสอบความถูกต้องระหว่างการจำลองระดับระบบและขั้นตอนการตรวจสอบฮาร์ดแวร์

เอกสารที่เกี่ยวข้อง
ตารางต่อไปนี้แสดงรายการเอกสารอ้างอิงอื่นๆ ที่เกี่ยวข้องกับ F-Tile JESD204C Intel FPGA IP

ตารางที่ 1. เอกสารที่เกี่ยวข้อง

อ้างอิง	คำอธิบาย
F-Tile JESD204C คู่มือการใช้งาน Intel FPGA IP	ให้ข้อมูลเกี่ยวกับ F-Tile JESD204C Intel FPGA IP
F-Tile JESD204C บันทึกประจำรุ่น Intel FPGA IP	แสดงรายการการเปลี่ยนแปลงที่ทำสำหรับ F-Tile JESD204C F-Tile JESD204C ในรุ่นเฉพาะ
เอกสารข้อมูลอุปกรณ์ Intel Agilex	เอกสารนี้อธิบายลักษณะทางไฟฟ้า ลักษณะการสลับ ข้อกำหนดการกำหนดค่า และเวลาสำหรับอุปกรณ์ Intel Agilex

คำย่อและอภิธานศัพท์

ตารางที่ 2. รายการตัวย่อ

คำย่อ	การขยายตัว
เลมค	นาฬิกา Multiblock แบบขยายในท้องถิ่น
FC	อัตรานาฬิกาเฟรม
เอดีซี	เครื่องแปลงอนาล็อกเป็นดิจิตอล
แดช	เครื่องแปลงสัญญาณดิจิตอลเป็นอนาล็อก
ดีเอสพี	โปรเซสเซอร์สัญญาณดิจิตอล
TX	เครื่องส่งสัญญาณ
RX	ตัวรับสัญญาณ

คำย่อ	การขยายตัว
ดีแอลแอล	ชั้นลิงค์ข้อมูล
ความรับผิดชอบต่อสังคม	การควบคุมและการลงทะเบียนสถานะ
ครู	นาฬิกาและรีเซ็ตหน่วย
ไอเอสอาร์	ขัดจังหวะบริการประจำ
FIFO	เข้าก่อนออกก่อน
เซอร์เดส	Serializer ดีซีเรียลไลเซอร์
อีซีซี	รหัสแก้ไขข้อผิดพลาด
เอฟอีซี	Forward Error Correction
เซอร์	การตรวจจับข้อผิดพลาดเดี่ยว (ใน ECC แก้ไขได้)
เดอร์	การตรวจจับข้อผิดพลาดซ้ำซ้อน (ใน ECC ร้ายแรง)
พีอาร์บีเอส	ลำดับไบนารีเทียมเทียม
แม็ค	ตัวควบคุมการเข้าถึงสื่อ MAC ประกอบด้วยเลเยอร์ย่อยโปรโตคอล เลเยอร์การขนส่ง และเลเยอร์ลิงก์ข้อมูล
ฟี	เลเยอร์ทางกายภาพ โดยทั่วไป PHY จะประกอบด้วยฟิสิคัลเลเยอร์, ​​SERDES, ไดรเวอร์, ตัวรับ และ CDR
พีซีเอส	เลเยอร์ย่อยการเข้ารหัสทางกายภาพ
พีเอ็มเอ	สิ่งที่แนบมาทางกายภาพขนาดกลาง
อาร์บีดี	ความล่าช้าของบัฟเฟอร์ RX
UI	Unit Interval = ระยะเวลาของบิตอนุกรม
จำนวน RBD	RX Buffer ชะลอการมาถึงเลนล่าสุด
ออฟเซ็ต RBD	โอกาสในการปล่อย RX Buffer Delay
SH	ส่วนหัวของการซิงค์
TL	ชั้นการขนส่ง
อีเอ็มไอบี	สะพานเชื่อมต่อระหว่างกันแบบ Multi-die แบบฝังตัว

ตารางที่ 3. รายการอภิธานศัพท์

ภาคเรียน	คำอธิบาย
อุปกรณ์แปลง	ตัวแปลง ADC หรือ DAC
อุปกรณ์ลอจิก	FPGA หรือ ASIC
อ็อกเท็ต	กลุ่ม 8 บิต ทำหน้าที่เป็นอินพุตไปยังตัวเข้ารหัส 64/66 และเอาต์พุตจากตัวถอดรหัส
กัดเล่น	ชุด 4 บิตซึ่งเป็นหน่วยการทำงานพื้นฐานของข้อกำหนด JESD204C
ปิดกั้น	สัญลักษณ์ 66 บิตที่สร้างโดยรูปแบบการเข้ารหัส 64/66
อัตราสาย	อัตราข้อมูลที่มีประสิทธิภาพของการเชื่อมต่อแบบอนุกรม อัตราเส้นจราจร = (Mx Sx N'x 66/64 x FC) / ลิตร
ลิงค์นาฬิกา	นาฬิกาลิงก์ = อัตราเส้นเลน/66
กรอบรูป	ชุดของออคเต็ตที่ต่อเนื่องกันซึ่งสามารถระบุตำแหน่งของแต่ละออคเต็ตได้โดยการอ้างอิงถึงสัญญาณการจัดตำแหน่งเฟรม
กรอบนาฬิกา	นาฬิการะบบที่ทำงานที่อัตราเฟรม ซึ่งต้องเป็นนาฬิกาลิงก์ 1x และ 2x

ภาคเรียน	คำอธิบาย
Sampต่อนาฬิกาเฟรม	Sampต่อนาฬิกา, รวม sampอยู่ในนาฬิกาเฟรมสำหรับอุปกรณ์ตัวแปลง
เลมค	นาฬิกาภายในใช้เพื่อจัดแนวขอบเขตของมัลติบล็อกแบบขยายระหว่างเลนและในการอ้างอิงภายนอก (SYSREF หรือคลาสย่อย 1)
คลาสย่อย 0	ไม่รองรับเวลาแฝงที่กำหนด ข้อมูลควรได้รับการเผยแพร่ทันทีบนเลนไปยังเลนเดสก์บนตัวรับ
คลาสย่อย 1	เวลาแฝงที่กำหนดโดยใช้ SYSREF
ลิงค์หลายจุด	การเชื่อมต่อระหว่างอุปกรณ์กับอุปกรณ์แปลงตั้งแต่ 2 เครื่องขึ้นไป
การเข้ารหัส 64B/66B	รหัสบรรทัดที่แมปข้อมูล 64 บิตกับ 66 บิตเพื่อสร้างบล็อก โครงสร้างข้อมูลระดับพื้นฐานเป็นบล็อกที่เริ่มต้นด้วยส่วนหัวการซิงค์ 2 บิต

ตารางที่ 4. สัญลักษณ์

ภาคเรียน	คำอธิบาย
L	จำนวนเลนต่ออุปกรณ์แปลง
M	จำนวนตัวแปลงต่ออุปกรณ์
F	จำนวนออคเต็ตต่อเฟรมบนเลนเดียว
S	จำนวนวินาทีampและส่งต่อตัวแปลงเดี่ยวต่อรอบเฟรม
N	ความละเอียดของตัวแปลง
น'	จำนวนบิตทั้งหมดต่อ sample ในรูปแบบข้อมูลผู้ใช้
CS	จำนวนบิตควบคุมต่อการแปลงample
CF	จำนวนคำควบคุมต่อช่วงสัญญาณนาฬิกาของเฟรมต่อลิงก์
HD	รูปแบบข้อมูลผู้ใช้ที่มีความหนาแน่นสูง
E	จำนวนมัลติบล็อกในมัลติบล็อกแบบขยาย

F-Tile JESD204C Intel FPGA IP Design เช่นample คู่มือเริ่มต้นใช้งานฉบับย่อ

การออกแบบ F-Tile JESD204C Intel FPGA IP เช่นampไฟล์สำหรับอุปกรณ์ Intel Agilex มีม้านั่งทดสอบจำลองและการออกแบบฮาร์ดแวร์ที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์
คุณสามารถสร้างการออกแบบ F-Tile JESD204C ได้ เช่นampผ่านแค็ตตาล็อก IP ในซอฟต์แวร์ Intel Quartus® Prime Pro Edition

รูปที่ 1 การพัฒนา Stages สำหรับ Design Example

การออกแบบอดีตample บล็อกไดอะแกรม

รูปที่ 2 การออกแบบกระเบื้อง F-Tile JESD204C เช่นampแผนภาพบล็อกระดับสูง

การออกแบบเช่นample ประกอบด้วยโมดูลต่อไปนี้:

• ระบบออกแบบแพลตฟอร์ม
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ถึงสะพานอวาลอนมาสเตอร์
  • คอนโทรลเลอร์ I/O แบบขนาน (PIO)
  • อินเทอร์เฟซพอร์ตอนุกรม (SPI)—โมดูลหลัก— IOPLL
  • เครื่องกำเนิดไฟฟ้า SYREF
  • Exampเลอ ดีไซน์ (ED) ควบคุม CSR
  • รีเซ็ตซีเควนเซอร์
• ระบบ PLL
• เครื่องกำเนิดรูปแบบ
• ตัวตรวจสอบรูปแบบ

ตารางที่ 5. การออกแบบ เช่นampเลอโมดูล

ส่วนประกอบ	คำอธิบาย
ระบบออกแบบแพลตฟอร์ม	ระบบ Platform Designer สร้างอินสแตนซ์เส้นทางข้อมูล IP ของ F-Tile JESD204C และอุปกรณ์ต่อพ่วงที่รองรับ
F-Tile JESD204C Intel FPGA IP	ระบบย่อย Platform Designer นี้ประกอบด้วย IP ของ TX และ RX F-Tile JESD204C ที่สร้างอินสแตนซ์พร้อมกับ duplex PHY
JTAG ถึงสะพานอวาลอนมาสเตอร์	บริดจ์นี้ให้โฮสต์คอนโซลระบบเข้าถึง IP ที่แม็พหน่วยความจำในการออกแบบผ่าน JTAG อินเทอร์เฟซ
คอนโทรลเลอร์ I/O แบบขนาน (PIO)	คอนโทรลเลอร์นี้มีอินเทอร์เฟซที่แมปหน่วยความจำสำหรับ sampลิงและการขับเคลื่อนพอร์ต I/O วัตถุประสงค์ทั่วไป
SPI มาสเตอร์	โมดูลนี้จัดการการถ่ายโอนข้อมูลการกำหนดค่าแบบอนุกรมไปยังอินเทอร์เฟซ SPI ที่ปลายตัวแปลง
เครื่องกำเนิดไฟฟ้า SYREF	ตัวสร้าง SYSREF ใช้นาฬิกาลิงก์เป็นนาฬิกาอ้างอิงและสร้างพัลส์ SYSREF สำหรับ F-Tile JESD204C IP บันทึก: การออกแบบนี้เช่นample ใช้ตัวสร้าง SYSREF เพื่อสาธิตการเริ่มต้นลิงก์ IP ของ duplex F-Tile JESD204C ในแอปพลิเคชันระดับระบบ F-Tile JESD204C คลาสย่อย 1 คุณต้องสร้าง SYSREF จากแหล่งเดียวกันกับนาฬิกาของอุปกรณ์
ไอโอพีแอล	การออกแบบนี้เช่นample ใช้ IOPLL เพื่อสร้างนาฬิกาผู้ใช้สำหรับการส่งข้อมูลไปยัง F-Tile JESD204C IP
ED การควบคุม CSR	โมดูลนี้ให้การควบคุมและสถานะการตรวจจับ SYSREF และการควบคุมและสถานะรูปแบบการทดสอบ
รีเซ็ตซีเควนเซอร์	การออกแบบนี้เช่นample ประกอบด้วยซีเควนเซอร์รีเซ็ต 2 ตัว: รีเซ็ตลำดับ 0—จัดการการรีเซ็ตเป็นโดเมนสตรีมมิ่ง TX/RX Avalon®, โดเมนที่แมปหน่วยความจำ Avalon, core PLL, TX PHY, TX core และเครื่องกำเนิด SYSREF รีเซ็ตลำดับที่ 1—จัดการการรีเซ็ตเป็น RX PHY และ RX core
ระบบ PLL	แหล่งสัญญาณนาฬิกาหลักสำหรับ F-tile hard IP และ EMIB crossing
เครื่องกำเนิดรูปแบบ	ตัวสร้างรูปแบบจะสร้าง PRBS หรือ ramp ลวดลาย.
ตัวตรวจสอบรูปแบบ	ตัวตรวจสอบรูปแบบจะตรวจสอบ PRBS หรือ ramp ได้รับรูปแบบและแจ้งข้อผิดพลาดเมื่อพบว่าข้อมูลไม่ตรงกันampเล.

ข้อกำหนดของซอฟต์แวร์

Intel ใช้ซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นampในระบบ Linux:

• ซอฟต์แวร์ Intel Quartus Prime Pro Edition
• Questa*/ModelSim* หรือ VCS*/VCS MX เครื่องจำลอง

การสร้างการออกแบบ

เพื่อสร้างการออกแบบเช่นample จากตัวแก้ไขพารามิเตอร์ IP:

1. สร้างโปรเจ็กต์ที่กำหนดเป้าหมายตระกูลอุปกรณ์ Intel Agilex F-tile และเลือกอุปกรณ์ที่ต้องการ
2. ใน IP Catalog เครื่องมือ ➤ IP Catalog ให้เลือก F-Tile JESD204C Intel FPGA IP
3. ระบุชื่อระดับบนสุดและโฟลเดอร์สำหรับรูปแบบ IP ที่คุณกำหนดเอง คลิกตกลง ตัวแก้ไขพารามิเตอร์จะเพิ่ม .ip ระดับบนสุด file ไปยังโครงการปัจจุบันโดยอัตโนมัติ หากคุณได้รับแจ้งให้เพิ่ม .ip ด้วยตนเอง file ไปที่โปรเจ็กต์ คลิก Project ➤ Add/ Remove Fileในโครงการเพื่อเพิ่ม file.
4. ภายใต้อดีตampแท็บ Design ระบุการออกแบบ เช่นampพารามิเตอร์ le ตามที่อธิบายไว้ใน Design Exampเลอพารามิเตอร์
5. คลิกสร้าง เช่นampเลอ ดีไซน์.

ซอฟต์แวร์สร้างการออกแบบทั้งหมด fileอยู่ในไดเร็กทอรีย่อย เหล่านี้ fileจำเป็นต้องใช้โปรแกรมจำลองและคอมไพล์

การออกแบบอดีตampพารามิเตอร์
ตัวแก้ไขพารามิเตอร์ F-Tile JESD204C Intel FPGA IP มี Exampแท็บ ออกแบบ ให้คุณระบุพารามิเตอร์บางอย่างก่อนสร้างการออกแบบ เช่นampเล.

ตารางที่ 6. พารามิเตอร์ในตัวอย่างampแท็บการออกแบบ

พารามิเตอร์	ตัวเลือก	คำอธิบาย
เลือกดีไซน์	การควบคุมคอนโซลระบบ ไม่มี	เลือกตัวควบคุมคอนโซลระบบเพื่อเข้าถึงการออกแบบ เช่นampเส้นทางข้อมูลผ่านคอนโซลระบบ
การจำลอง	เปิด, ปิด	เปิด IP เพื่อสร้างสิ่งที่จำเป็น files สำหรับการจำลองการออกแบบ เช่นampเล.
สังเคราะห์	เปิด, ปิด	เปิด IP เพื่อสร้างสิ่งที่จำเป็น files สำหรับการคอมไพล์ Intel Quartus Prime และการสาธิตฮาร์ดแวร์
รูปแบบ HDL (สำหรับการจำลอง)	เวอริล็อก วีดีเอชแอล	เลือกรูปแบบ HDL ของ RTL fileสำหรับการจำลอง
รูปแบบ HDL (สำหรับการสังเคราะห์)	เวอริล็อกเท่านั้น	เลือกรูปแบบ HDL ของ RTL fileสำหรับการสังเคราะห์

พารามิเตอร์	ตัวเลือก	คำอธิบาย
สร้างโมดูล SPI 3 สาย	เปิด, ปิด	เปิดเพื่อเปิดใช้งานอินเทอร์เฟซ SPI 3 สายแทน 4 สาย
โหมดซิสเรฟ	ภาพเดียว เป็นระยะๆ มีช่องว่างเป็นระยะ	เลือกว่าคุณต้องการให้การจัดแนว SYSREF เป็นโหมดพัลส์ช็อตเดียว เป็นระยะ หรือเป็นระยะห่าง ขึ้นอยู่กับข้อกำหนดการออกแบบและความยืดหยุ่นของเวลา ช็อตเดียว—เลือกตัวเลือกนี้เพื่อเปิดใช้งาน SYSREF ให้เป็นโหมดพัลส์ช็อตเดียว ค่าของบิตรีจิสเตอร์ sysref_ctrl[17] คือ 0 หลังจากที่ F-Tile JESD204C IP รีเซ็ต deassert แล้ว ให้เปลี่ยนค่าของรีจิสเตอร์ sysref_ctrl[17] จาก 0 เป็น 1 จากนั้นเป็น 0 สำหรับพัลส์ SYSREF แบบช็อตเดียว เป็นระยะ—SYSREF ในโหมดเป็นระยะจะมีรอบการทำงาน 50:50 ระยะเวลา SYSREF คือ E*SYSREF_MULP ช่องว่างเป็นระยะ—SYSREF มีรอบการทำงานที่ตั้งโปรแกรมได้ซึ่งมีรายละเอียดเป็น 1 รอบสัญญาณนาฬิกาลิงค์ ระยะเวลา SYSREF คือ E*SYSREF_MULP สำหรับการตั้งค่ารอบการทำงานนอกช่วง บล็อกการสร้าง SYSREF ควรอนุมานรอบการทำงาน 50:50 โดยอัตโนมัติ อ้างถึง ซิสเรฟ เครื่องกำเนิดไฟฟ้า ส่วนสำหรับข้อมูลเพิ่มเติมเกี่ยวกับ SYSREF ระยะเวลา.
เลือกบอร์ด	ไม่มี	เลือกบอร์ดสำหรับการออกแบบ เช่นampเล. ไม่มี—ตัวเลือกนี้ไม่รวมด้านฮาร์ดแวร์สำหรับการออกแบบ เช่นampเลอ การกำหนดพินทั้งหมดจะถูกตั้งค่าเป็นพินเสมือน
รูปแบบการทดสอบ	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	เลือกตัวสร้างรูปแบบและรูปแบบการทดสอบตัวตรวจสอบ ตัวสร้างรูปแบบ—JESD204C รองรับตัวสร้างรูปแบบ PRBS ต่อข้อมูลampเลอ ซึ่งหมายความว่าความกว้างของข้อมูลคือตัวเลือก N+CS ตัวสร้างและตัวตรวจสอบรูปแบบ PRBS มีประโยชน์สำหรับการสร้างข้อมูลampสิ่งกระตุ้นสำหรับการทดสอบและเข้ากันไม่ได้กับโหมดทดสอบ PRBS บนตัวแปลง ADC/DAC Ramp Pattern Generator—เลเยอร์ลิงก์ JESD204C ทำงานตามปกติ แต่การขนส่งในภายหลังถูกปิดใช้งาน และอินพุตจากฟอร์แมตเตอร์จะถูกละเว้น แต่ละเลนจะส่งสตรีมออคเต็ตที่เหมือนกันซึ่งเพิ่มขึ้นจาก 0x00 ถึง 0xFF แล้วทำซ้ำ รamp การทดสอบรูปแบบเปิดใช้งานโดย prbs_test_ctl PRBS Pattern Checker—JESD204C PRBS scrambler กำลังซิงโครไนซ์ตัวเอง และคาดว่าเมื่อ IP core สามารถถอดรหัสลิงก์ได้ Scrambling Seed จะถูกซิงโครไนซ์แล้ว PRBS scrambling seed จะใช้เวลา 8 ออคเต็ตในการเริ่มต้นด้วยตนเอง Ramp Pattern Checker—การเข้ารหัส JESD204C เป็นการซิงโครไนซ์ตัวเอง และคาดว่าเมื่อ IP core สามารถถอดรหัสลิงก์ได้ Scrambling Seed จะถูกซิงโครไนซ์แล้ว ออคเต็ตแรกที่ถูกต้องถูกโหลดเป็น ramp ค่าเริ่มต้น ข้อมูลต่อมาต้องเพิ่มขึ้นสูงสุด 0xFF และโรลโอเวอร์เป็น 0x00 รamp ตัวตรวจสอบรูปแบบควรตรวจสอบรูปแบบที่เหมือนกันในทุกเลน
เปิดใช้งานการวนกลับอนุกรมภายใน	เปิด, ปิด	เลือกลูปแบ็คอนุกรมภายใน
เปิดใช้งานช่องคำสั่ง	เปิด, ปิด	เลือกรูปแบบช่องคำสั่ง

โครงสร้างไดเรกทอรี
การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นampไดเร็กทอรี le ประกอบด้วยสร้างขึ้น files สำหรับการออกแบบเช่นampเลส.

รูปที่ 3. โครงสร้างไดเรกทอรีสำหรับ F-Tile JESD204C Intel Agilex Design เช่นample

ตารางที่ 7. ไดเร็กทอรี Files

โฟลเดอร์	Files
เอ็ด/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
การจำลอง/ที่ปรึกษา	modelsim_sim.tcl tb_top_waveform.do
การจำลอง/เรื่องย่อ	วีซีเอส vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

จำลองการออกแบบ เช่นampเลอ Testbench

การออกแบบเช่นample testbench จำลองการออกแบบที่คุณสร้างขึ้น

รูปที่ 4 ขั้นตอน

เพื่อจำลองการออกแบบ ให้ทำตามขั้นตอนต่อไปนี้:

1. เปลี่ยนไดเร็กทอรีการทำงานเป็นample_design_directory>/จำลอง/ -
2. ในบรรทัดคำสั่ง ให้รันสคริปต์การจำลอง ตารางด้านล่างแสดงคำสั่งในการรันเครื่องจำลองที่รองรับ

โปรแกรมจำลอง	สั่งการ
เควสต้า/โมเดลซิม	vsim -ทำ modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (ไม่มี Questa/ ModelSim GUI)
วีซีเอส	ช vcs_sim.sh
วีซีเอส เอ็มเอ็กซ์	ช vcsmx_sim.sh

การจำลองจบลงด้วยข้อความที่ระบุว่าการวิ่งสำเร็จหรือไม่

รูปที่ 5 การจำลองที่ประสบความสำเร็จ
รูปนี้แสดงข้อความการจำลองที่ประสบความสำเร็จสำหรับเครื่องจำลอง VCS

รวบรวมการออกแบบ Example

เพื่อรวบรวมการรวบรวมเท่านั้นเช่นampโครงการ ทำตามขั้นตอนเหล่านี้:

1. ตรวจสอบการออกแบบการรวบรวมเช่นampรุ่น le เสร็จสมบูรณ์
2. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Prime Pro Editionampไดเรกทอรี le_ design_>/ed/quartus.
3. บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์

คำอธิบายโดยละเอียดสำหรับการออกแบบ F-Tile JESD204C เช่นample

การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นample สาธิตการทำงานของการสตรีมข้อมูลโดยใช้โหมดย้อนกลับ
คุณสามารถระบุการตั้งค่าพารามิเตอร์ที่คุณต้องการและสร้างการออกแบบได้ เช่นampเล.
การออกแบบเช่นample ใช้ได้เฉพาะในโหมดดูเพล็กซ์สำหรับทั้งตัวแปร Base และ PHY คุณสามารถเลือก Base only หรือ PHY only ได้ แต่ IP จะสร้างการออกแบบ เช่นample สำหรับทั้ง Base และ PHY

บันทึก:  การกำหนดค่าอัตราข้อมูลสูงบางอย่างอาจล้มเหลวตามเวลา เพื่อหลีกเลี่ยงความล้มเหลวด้านเวลา ให้พิจารณาระบุค่าตัวคูณความถี่สัญญาณนาฬิกาเฟรมที่ต่ำกว่า (FCLK_MULP) ในแท็บการกำหนดค่าของโปรแกรมแก้ไขพารามิเตอร์ F-Tile JESD204C Intel FPGA IP

ส่วนประกอบของระบบ

การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นample จัดเตรียมโฟลว์การควบคุมโดยใช้ซอฟต์แวร์ที่ใช้ยูนิตควบคุมแบบฮาร์ดโดยมีหรือไม่มีการรองรับคอนโซลระบบ

การออกแบบเช่นample เปิดใช้งานการเชื่อมโยงอัตโนมัติในโหมดย้อนกลับภายในและภายนอก

JTAG สู่สะพานอวาลอนมาสเตอร์
เจTAG ไปยัง Avalon Master Bridge ให้การเชื่อมต่อระหว่างระบบโฮสต์เพื่อเข้าถึง F-Tile JESD204C IP ที่แมปหน่วยความจำและการควบคุม IP อุปกรณ์ต่อพ่วงและการลงทะเบียนสถานะผ่าน JTAG อินเทอร์เฟซ

รูปที่ 6. ระบบที่มีเจTAG ไปยังแกนหลักของ Avalon Master Bridge

บันทึก:  นาฬิการะบบจะต้องเร็วกว่า J อย่างน้อย 2 เท่าTAG นาฬิกา. นาฬิการะบบคือ mgmt_clk (100MHz) ในการออกแบบนี้ เช่นampเล.

แกน I/O แบบขนาน (PIO)
แกนอินพุต/เอาท์พุตแบบขนาน (PIO) พร้อมอินเทอร์เฟซ Avalon มอบอินเทอร์เฟซที่แมปหน่วยความจำระหว่างพอร์ตทาสที่แมปหน่วยความจำ Avalon และพอร์ต I/O วัตถุประสงค์ทั่วไป พอร์ต I/O เชื่อมต่อกับตรรกะผู้ใช้บนชิป หรือกับพิน I/O ที่เชื่อมต่อกับอุปกรณ์ภายนอก FPGA

รูปที่ 7. PIO Core พร้อมพอร์ตอินพุต, พอร์ตเอาต์พุต และรองรับ IRQ
ตามค่าเริ่มต้น ส่วนประกอบ Platform Designer จะปิดใช้งาน Interrupt Service Line (IRQ)

พอร์ต PIO I/O ถูกกำหนดไว้ที่ HDL ระดับบนสุด file (สถานะ io_ สำหรับพอร์ตอินพุต, การควบคุม io_ สำหรับพอร์ตเอาต์พุต)

ตารางด้านล่างอธิบายการเชื่อมต่อสัญญาณสำหรับสถานะและพอร์ต I/O ควบคุมกับสวิตช์ DIP และ LED บนชุดพัฒนา

ตารางที่ 8. พอร์ต PIO Core I/O

ท่าเรือ	นิดหน่อย	สัญญาณ
ออก_พอร์ต	0	การเขียนโปรแกรม USER_LED SPI เสร็จสิ้น
	31:1 น.	ที่สงวนไว้
ใน_พอร์ต	0	USER_DIP ย้อนกลับอนุกรมภายในเปิดใช้งานปิด = 1 เปิด = 0
	1	USER_DIP FPGA ที่สร้าง SYSREF เปิดใช้งานปิด = 1 เปิด = 0
	31:2 น.	ที่สงวนไว้.

เอสพีไอ มาสเตอร์
โมดูลหลัก SPI เป็นส่วนประกอบ Platform Designer มาตรฐานในไลบรารีมาตรฐาน IP Catalog โมดูลนี้ใช้โปรโตคอล SPI เพื่ออำนวยความสะดวกในการกำหนดค่าตัวแปลงภายนอก (เช่นample, ADC, DAC และเครื่องกำเนิดสัญญาณนาฬิกาภายนอก) ผ่านพื้นที่ลงทะเบียนที่มีโครงสร้างภายในอุปกรณ์เหล่านี้

SPI ต้นแบบมีอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ซึ่งเชื่อมต่อกับ Avalon ต้นแบบ (JTAG ไปยังบริดจ์หลักของ Avalon) ผ่านการเชื่อมต่อระหว่างกันที่แมปหน่วยความจำ Avalon SPI ต้นแบบได้รับคำแนะนำในการกำหนดค่าจากต้นแบบ Avalon

โมดูลหลัก SPI ควบคุมทาส SPI อิสระได้สูงสุด 32 ตัว อัตรารับส่งข้อมูล SCLK ได้รับการกำหนดค่าเป็น 20 MHz (หารด้วย 5 ลงตัว)
โมดูลนี้ได้รับการกำหนดค่าให้เป็นอินเทอร์เฟซความกว้าง 4 สาย 24 บิต หากเลือกตัวเลือกสร้างโมดูล SPI 3 สาย โมดูลเพิ่มเติมจะถูกสร้างอินสแตนซ์เพื่อแปลงเอาต์พุต 4 สายของ SPI หลักเป็น 3 สาย

ไอโอพีแอล
IOPLL สร้างนาฬิกาที่จำเป็นในการสร้าง frame_clk และ link_clk นาฬิกาอ้างอิงไปยัง PLL สามารถกำหนดค่าได้ แต่จำกัดอยู่ที่อัตราข้อมูล/ปัจจัยที่ 33

• สำหรับการออกแบบเช่นampไฟล์ที่รองรับอัตราข้อมูล 24.33024 Gbps อัตรานาฬิกาสำหรับ frame_clk และ link_clk คือ 368.64 MHz
• สำหรับการออกแบบเช่นampไฟล์ที่รองรับอัตราข้อมูล 32 Gbps อัตรานาฬิกาสำหรับ frame_clk และ link_clk คือ 484.848 MHz

เครื่องกำเนิด SYSREF
SYSREF เป็นสัญญาณกำหนดเวลาที่สำคัญสำหรับตัวแปลงข้อมูลที่มีอินเทอร์เฟซ F-Tile JESD204C

เครื่องกำเนิด SYSREF ในการออกแบบ เช่นampไฟล์นี้ใช้เพื่อวัตถุประสงค์ในการสาธิตการเริ่มต้นลิงก์ IP ดูเพล็กซ์ JESD204C เท่านั้น ในแอปพลิเคชันระดับระบบคลาสย่อย 204 JESD1C คุณต้องสร้าง SYSREF จากแหล่งเดียวกันกับนาฬิกาของอุปกรณ์

สำหรับ F-Tile JESD204C IP ตัวคูณ SYSREF (SYSREF_MULP) ของรีจิสเตอร์ควบคุม SYSREF จะกำหนดระยะเวลา SYSREF ซึ่งเป็นผลคูณจำนวนเต็ม n ของพารามิเตอร์ E

คุณต้องตรวจสอบให้แน่ใจว่า E*SYSREF_MULP ≤16 สำหรับเช่นample ถ้า E=1 การตั้งค่าทางกฎหมายสำหรับ SYSREF_MULP จะต้องอยู่ภายใน 1–16 และถ้า E=3 การตั้งค่าทางกฎหมายสำหรับ SYSREF_MULP จะต้องอยู่ภายใน 1–5

บันทึก:  หากคุณตั้งค่า SYSREF_MULP นอกช่วง ตัวสร้าง SYSREF จะแก้ไขการตั้งค่าเป็น SYSREF_MULP=1
คุณสามารถเลือกได้ว่าต้องการให้ประเภท SYSREF เป็นพัลส์แบบ one-shot, periodic หรือ gapped periodic ผ่านทาง Exampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ F-Tile JESD204C Intel FPGA IP

ตารางที่ 9. Exampของตัวนับ SYSREF เป็นระยะและ Gapped เป็นระยะ

E	SYSREF_MULP	ระยะเวลาของซิสเรฟ (E*SYSREF_MULP* 32)	รอบการทำงาน	คำอธิบาย
1	1	32	1..31 (ตั้งโปรแกรมได้)	ช่องว่างเป็นระยะ
1	1	32	16 (ที่ตายตัว)	เป็นระยะๆ
1	2	64	1..63 (ตั้งโปรแกรมได้)	ช่องว่างเป็นระยะ
1	2	64	32 (ที่ตายตัว)	เป็นระยะๆ
1	16	512	1..511 (ตั้งโปรแกรมได้)	ช่องว่างเป็นระยะ
1	16	512	256 (ที่ตายตัว)	เป็นระยะๆ
2	3	19	1..191 (ตั้งโปรแกรมได้)	ช่องว่างเป็นระยะ
2	3	192	96 (ที่ตายตัว)	เป็นระยะๆ
2	8	512	1..511 (ตั้งโปรแกรมได้)	ช่องว่างเป็นระยะ
2	8	512	256 (ที่ตายตัว)	เป็นระยะๆ
2	9 (ผิดกฎหมาย)	64	32 (ที่ตายตัว)	ช่องว่างเป็นระยะ
2	9 (ผิดกฎหมาย)	64	32 (ที่ตายตัว)	เป็นระยะๆ

 

ตารางที่ 10. รีจิสเตอร์ควบคุม SYSREF
คุณสามารถกำหนดค่ารีจิสเตอร์ควบคุม SYSREF ใหม่แบบไดนามิกได้ หากการตั้งค่ารีจิสเตอร์แตกต่างจากการตั้งค่าที่คุณระบุไว้เมื่อคุณสร้างการออกแบบ เช่นampเลอ กำหนดค่าการลงทะเบียน SYSREF ก่อนที่ F-Tile JESD204C Intel FPGA IP จะไม่ถูกรีเซ็ต หากคุณเลือกตัวสร้าง SYSREF ภายนอกผ่านทาง
sysref_ctrl[7] register bit คุณสามารถละเว้นการตั้งค่าสำหรับประเภท SYSREF ตัวคูณ รอบการทำงาน และเฟสได้

บิต	ค่าเริ่มต้น	คำอธิบาย
sysref_ctrl[1:0]	2'b00: นัดเดียว 2'b01: เป็นระยะ 2'b10: ช่องว่างเป็นระยะ	ประเภท SYREF ค่าเริ่มต้นจะขึ้นอยู่กับการตั้งค่าโหมด SYSREF ใน Exampเลอ ดีไซน์ ในตัวแก้ไขพารามิเตอร์ F-Tile JESD204C Intel FPGA IP
sysref_ctrl[6:2]	5'b00001	ตัวคูณ SYSREF ฟิลด์ SYSREF_MULP นี้ใช้ได้กับประเภท SYSREF แบบเป็นงวดและแบบมีช่องว่าง คุณต้องกำหนดค่าตัวคูณเพื่อให้แน่ใจว่าค่า E*SYSREF_MULP อยู่ระหว่าง 1 ถึง 16 ก่อนที่ F-Tile JESD204C IP จะไม่ถูกรีเซ็ต หากค่า E*SYSREF_MULP อยู่นอกช่วงนี้ ค่าตัวคูณจะมีค่าเริ่มต้นอยู่ที่ 5'b00001
sysref_ctrl[7]	เส้นทางข้อมูลดูเพล็กซ์: 1'b1 เส้นทางข้อมูล Simplex TX หรือ RX: 1'b0	เลือก SYREF ค่าเริ่มต้นขึ้นอยู่กับการตั้งค่าเส้นทางข้อมูลในตัวอย่างนี้ampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ F-Tile JESD204C Intel FPGA IP 0: Simplex TX หรือ RX (SYSREF ภายนอก) 1: ดูเพล็กซ์ (SYSREF ภายใน)
sysref_ctrl[16:8]	9'h0	รอบการทำงานของ SYSREF เมื่อประเภท SYSREF เป็นระยะหรือเป็นระยะ Gap คุณต้องกำหนดค่ารอบการทำงานก่อนที่ F-Tile JESD204C IP จะไม่มีการรีเซ็ต ค่าสูงสุด = (E*SYSREF_MULP*32)-1 เช่นampเลอ: รอบการทำงาน 50% = (E*SYSREF_MULP*32)/2 รอบการทำงานมีค่าเริ่มต้นอยู่ที่ 50% หากคุณไม่ได้กำหนดค่าฟิลด์รีจิสเตอร์นี้ หรือหากคุณกำหนดค่าฟิลด์รีจิสเตอร์เป็น 0 หรือมากกว่าค่าสูงสุดที่อนุญาต
sysref_ctrl[17]	1'b0	ควบคุมด้วยตนเองเมื่อประเภท SYSREF เป็นแบบช็อตเดียว เขียน 1 เพื่อตั้งค่าสัญญาณ SYSREF ให้สูง เขียน 0 เพื่อตั้งค่าสัญญาณ SYSREF ให้ต่ำ คุณต้องเขียน 1 จากนั้น 0 เพื่อสร้างพัลส์ SYSREF ในโหมดช็อตเดียว
sysref_ctrl[31:18]	22'h0	ที่สงวนไว้.

รีเซ็ตซีเควนเซอร์
การออกแบบนี้เช่นample ประกอบด้วยซีเควนเซอร์รีเซ็ตสองตัว:

• รีเซ็ตลำดับ 0—จัดการการรีเซ็ตเป็นโดเมนสตรีมมิ่ง TX/RX Avalon, โดเมนที่แมปหน่วยความจำ Avalon, core PLL, TX PHY, TX core และเครื่องกำเนิด SYSREF
• รีเซ็ตลำดับที่ 1—จัดการการรีเซ็ตเป็น RX PHY และ RX Core

SPI 3 สาย
โมดูลนี้เป็นทางเลือกในการแปลงอินเทอร์เฟซ SPI เป็น 3 สาย

ระบบ PLL
F-tile มี PLL ระบบออนบอร์ดสามตัว PLL ของระบบเหล่านี้เป็นแหล่งสัญญาณนาฬิกาหลักสำหรับฮาร์ด IP (MAC, PCS และ FEC) และการข้าม EMIB ซึ่งหมายความว่า เมื่อคุณใช้โหมดการตอกบัตร PLL ของระบบ บล็อกจะไม่ถูกโอเวอร์คล็อกด้วยนาฬิกา PMA และไม่ได้ขึ้นอยู่กับนาฬิกาที่มาจากแกน FPGA แต่ละระบบ PLL จะสร้างเฉพาะนาฬิกาที่เกี่ยวข้องกับอินเทอร์เฟซความถี่เดียวเท่านั้น สำหรับเช่นampในกรณีนี้ คุณต้องมี PLL ระบบสองตัวเพื่อรันหนึ่งอินเทอร์เฟซที่ 1 GHz และหนึ่งอินเทอร์เฟซที่ 500 MHz การใช้ระบบ PLL ช่วยให้คุณใช้ทุกเลนได้อย่างอิสระโดยไม่ต้องเปลี่ยนนาฬิกาเลนซึ่งส่งผลต่อเลนข้างเคียง
แต่ละระบบ PLL สามารถใช้นาฬิกาอ้างอิง FGT อันใดอันหนึ่งจากแปดอันได้ PLL ของระบบสามารถแชร์นาฬิกาอ้างอิงหรือมีนาฬิกาอ้างอิงที่แตกต่างกันได้ แต่ละอินเทอร์เฟซสามารถเลือกระบบ PLL ที่จะใช้ แต่เมื่อเลือกแล้ว จะได้รับการแก้ไข ไม่สามารถกำหนดค่าใหม่ได้โดยใช้การกำหนดค่าใหม่แบบไดนามิก

ข้อมูลที่เกี่ยวข้อง
สถาปัตยกรรม F-tile และคู่มือผู้ใช้ PHY IP ของ PMA และ FEC โดยตรง

ข้อมูลเพิ่มเติมเกี่ยวกับโหมดการตอกบัตร PLL ของระบบในอุปกรณ์ Intel Agilex F-tile

เครื่องกำเนิดรูปแบบและตัวตรวจสอบ
ตัวสร้างรูปแบบและตัวตรวจสอบมีประโยชน์สำหรับการสร้างข้อมูลampและการติดตามเพื่อวัตถุประสงค์ในการทดสอบ
ตารางที่ 11. ตัวสร้างรูปแบบที่รองรับ

ตัวสร้างรูปแบบ	คำอธิบาย
เครื่องกำเนิดรูปแบบ PRBS	การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นampตัวสร้างรูปแบบ le PRBS รองรับระดับพหุนามต่อไปนี้: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp เครื่องกำเนิดรูปแบบ	อาร์amp ค่ารูปแบบเพิ่มขึ้น 1 สำหรับทุก ๆ วินาทีที่ตามมาample ด้วยความกว้างของตัวสร้าง N และหมุนไปที่ 0 เมื่อบิตทั้งหมดใน sampมันคือ 1 เปิดใช้งานอาร์amp ตัวสร้างรูปแบบโดยการเขียน 1 ถึงบิต 2 ของการลงทะเบียน tst_ctl ของบล็อกควบคุม ED
ช่องคำสั่ง รamp เครื่องกำเนิดรูปแบบ	การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นample รองรับช่องคำสั่ง ramp เครื่องกำเนิดรูปแบบต่อเลน รamp ค่ารูปแบบเพิ่มขึ้น 1 ต่อ 6 บิตของคำคำสั่ง จุดเริ่มต้นคือรูปแบบการเพิ่มขึ้นในทุกเลน

ตารางที่ 12. ตัวตรวจสอบรูปแบบที่รองรับ

ตัวตรวจสอบรูปแบบ	คำอธิบาย
เครื่องตรวจสอบรูปแบบ PRBS	Scrambling Seed ในตัวตรวจสอบรูปแบบจะซิงโครไนซ์ตัวเองเมื่อ IP ของ F-Tile JESD204C บรรลุการจัดตำแหน่งแนวดิ่ง ตัวตรวจสอบรูปแบบต้องใช้ 8 ออคเต็ตเพื่อให้เมล็ดที่มีการแย่งชิงซิงโครไนซ์ในตัวเอง
Ramp ตัวตรวจสอบรูปแบบ	ข้อมูลที่ถูกต้องครั้งแรกample สำหรับแต่ละตัวแปลง (M) ถูกโหลดเป็นค่าเริ่มต้นของ ramp ลวดลาย. ข้อมูลต่อมาampค่า les จะต้องเพิ่มขึ้น 1 ในแต่ละรอบสัญญาณนาฬิกาจนถึงค่าสูงสุด จากนั้นจึงทบกลับเป็น 0

ตัวตรวจสอบรูปแบบ	คำอธิบาย
	เช่นample เมื่อ S=1, N=16 และ WIDTH_MULP = 2 ความกว้างของข้อมูลต่อตัวแปลงคือ S * WIDTH_MULP * N = 32 ข้อมูลสูงสุด sampค่าเลอคือ 0xFFFF รamp ตัวตรวจสอบรูปแบบจะตรวจสอบว่าได้รับรูปแบบที่เหมือนกันจากตัวแปลงทั้งหมด
ช่องคำสั่ง รamp ตัวตรวจสอบรูปแบบ	การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นample รองรับช่องคำสั่ง ramp ตัวตรวจสอบรูปแบบ คำคำสั่งแรก (6 บิต) ที่ได้รับจะถูกโหลดเป็นค่าเริ่มต้น คำคำสั่งที่ตามมาในเลนเดียวกันจะต้องเพิ่มขึ้นเป็น 0x3F และทบไปที่ 0x00 ช่องคำสั่งramp ตัวตรวจสอบรูปแบบตรวจสอบ ramp รูปแบบตลอดทุกเลน

เอฟไทล์ JESD204C TX และ RX IP
การออกแบบนี้เช่นample อนุญาตให้คุณกำหนดค่าแต่ละ TX/RX ในโหมด simplex หรือโหมด duplex
การกำหนดค่าดูเพล็กซ์ช่วยให้สามารถสาธิตการทำงานของ IP โดยใช้การวนกลับอนุกรมภายในหรือภายนอก CSR ภายใน IP ไม่ได้เพิ่มประสิทธิภาพเพื่อให้สามารถควบคุม IP และการสังเกตสถานะได้

กระเบื้องเอฟไทล์ JESD204C ดีไซน์ Exampเลอนาฬิกาและรีเซ็ต

การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นampมีชุดนาฬิกาและรีเซ็ตสัญญาณ

ตารางที่ 13.การออกแบบอดีตampเลอนาฬิกา

สัญญาณนาฬิกา	ทิศทาง	คำอธิบาย
mgmt_clk	ป้อนข้อมูล	นาฬิกาดิฟเฟอเรนเชียล LVDS ที่มีความถี่ 100 MHz
refclk_xcvr	ป้อนข้อมูล	นาฬิกาอ้างอิงตัวรับส่งสัญญาณที่มีความถี่อัตราข้อมูล/ปัจจัย 33
refclk_core	ป้อนข้อมูล	นาฬิกาอ้างอิงหลักที่มีความถี่เดียวกันกับ refclk_xcvr.
in_sysref	ป้อนข้อมูล	สัญญาณ SYREF ความถี่ SYSREF สูงสุดคืออัตราข้อมูล/(66x32xE)
sysref_out	เอาท์พุต
txlink_clk rxlink_clk	ภายใน	นาฬิกาลิงค์ TX และ RX พร้อมความถี่อัตราข้อมูล / 66
txframe_clk rxframe_clk	ภายใน	เฟรมนาฬิกา TX และ RX พร้อมความถี่อัตราข้อมูล/33 (FCLK_MULP=2) เฟรมนาฬิกา TX และ RX พร้อมความถี่อัตราข้อมูล/66 (FCLK_MULP=1)
tx_fclk rx_fclk	ภายใน	สัญญาณนาฬิกาเฟส TX และ RX พร้อมความถี่อัตราข้อมูล/66 (FCLK_MULP=2) นาฬิกาเฟส TX และ RX จะสูงเสมอ (1'b1) เมื่อ FCLK_MULP=1
spi_SCLK	เอาท์พุต	นาฬิกาอัตราการส่งข้อมูล SPI ที่มีความถี่ 20 MHz

เมื่อคุณโหลดการออกแบบเช่นampลงในอุปกรณ์ FPGA เหตุการณ์ ninit_done ภายในจะทำให้แน่ใจได้ว่า JTAG ไปยังสะพาน Avalon Master จะถูกรีเซ็ตเช่นเดียวกับบล็อกอื่นๆ ทั้งหมด

ตัวสร้าง SYSREF มีการรีเซ็ตโดยอิสระเพื่อแทรกความสัมพันธ์แบบอะซิงโครนัสโดยเจตนาสำหรับนาฬิกา txlink_clk และ rxlink_clk วิธีนี้จะครอบคลุมมากขึ้นในการจำลองสัญญาณ SYSREF จากชิปนาฬิกาภายนอก

ตารางที่ 14. การออกแบบอดีตampเลอรีเซ็ต

รีเซ็ตสัญญาณ	ทิศทาง	คำอธิบาย
global_rst_n	ป้อนข้อมูล	กดปุ่มรีเซ็ตทั่วโลกสำหรับบล็อกทั้งหมด ยกเว้น JTAG ถึงสะพานอวาลอนมาสเตอร์
ninit_done	ภายใน	เอาต์พุตจากการรีเซ็ต Release IP สำหรับ JTAG ถึงสะพานอวาลอนมาสเตอร์
edctl_rst_n	ภายใน	บล็อกควบคุม ED ถูกรีเซ็ตโดย JTAG ถึงสะพานอวาลอนมาสเตอร์ พอร์ต hw_rst และ global_rst_n ไม่ได้รีเซ็ตบล็อกการควบคุม ED
hw_rst	ภายใน	ยืนยันและยกเลิกการยืนยัน hw_rst โดยเขียนไปที่รีจิสเตอร์ rst_ctl ของบล็อกควบคุม ED mgmt_rst_in_n ยืนยันเมื่อ hw_rst ถูกยืนยัน
mgmt_rst_in_n	ภายใน	รีเซ็ตสำหรับอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ของ IP ต่างๆ และอินพุตของซีเควนเซอร์การรีเซ็ต:  j20c_reconfig_reset สำหรับ F-Tile JESD204C IP duplex Native PHY spi_rst_n สำหรับต้นแบบ SPI pio_rst_n สำหรับสถานะและการควบคุม PIO พอร์ต reset_in0 ของซีเควนเซอร์รีเซ็ต 0 และ 1 พอร์ต global_rst_n, hw_rst หรือ edctl_rst_n ยืนยันการรีเซ็ตบน mgmt_rst_in_n
sysref_rst_n	ภายใน	รีเซ็ตสำหรับบล็อกตัวสร้าง SYSREF ในบล็อกควบคุม ED โดยใช้พอร์ตรีเซ็ตซีเควนเซอร์ 0 Reset_out2 พอร์ตรีเซ็ตซีเควนเซอร์ 0 Reset_out2 จะยกเลิกการรีเซ็ตหากคอร์ PLL ถูกล็อค
core_pll_rst	ภายใน	รีเซ็ตคอร์ PLL ผ่านพอร์ตรีเซ็ตซีเควนเซอร์ 0 Reset_out0 PLL หลักจะรีเซ็ตเมื่อมีการยืนยันการรีเซ็ต mgmt_rst_in_n
j204c_tx_avs_rst_n	ภายใน	รีเซ็ตอินเทอร์เฟซที่แมปหน่วยความจำ F-Tile JESD204C TX Avalon ผ่านการรีเซ็ตซีเควนเซอร์ 0 อินเทอร์เฟซที่แมปหน่วยความจำ TX Avalon ยืนยันเมื่อมีการยืนยัน mgmt_rst_in_n
j204c_rx_avs_rst_n	ภายใน	รีเซ็ตอินเทอร์เฟซที่แมปหน่วยความจำ F-Tile JESD204C TX Avalon ผ่านการรีเซ็ตซีเควนเซอร์ 1 อินเทอร์เฟซที่แมปหน่วยความจำ RX Avalon ยืนยันเมื่อมีการยืนยัน mgmt_rst_in_n
j204c_tx_rst_n	ภายใน	รีเซ็ตลิงก์ F-Tile JESD204C TX และเลเยอร์การขนส่งในโดเมน txlink_clk และ txframe_clk พอร์ตรีเซ็ตซีเควนเซอร์ 0 Reset_out5 จะรีเซ็ต j204c_tx_rst_n การรีเซ็ตนี้จะถูกยกเลิกหาก PLL หลักถูกล็อค และสัญญาณ tx_pma_ready และ tx_ready ถูกยืนยัน
j204c_rx_rst_n	ภายใน	รีเซ็ตลิงก์ F-Tile JESD204C RX และเลเยอร์การขนส่งในโดเมน rxlink_clk และ rxframe_clk

รีเซ็ตสัญญาณ	ทิศทาง	คำอธิบาย
		พอร์ตรีเซ็ตซีเควนเซอร์ 1 พอร์ต reset_out4 จะรีเซ็ต j204c_rx_rst_n การรีเซ็ตนี้จะถูกยกเลิกหาก PLL หลักถูกล็อค และสัญญาณ rx_pma_ready และ rx_ready ถูกยืนยัน
j204c_tx_rst_ack_n	ภายใน	รีเซ็ตสัญญาณจับมือด้วย j204c_tx_rst_n
j204c_rx_rst_ack_n	ภายใน	รีเซ็ตสัญญาณจับมือด้วย j204c_rx_rst_n

รูปที่ 8. แผนภาพเวลาสำหรับการออกแบบ เช่นampเลอรีเซ็ต

กระเบื้องเอฟไทล์ JESD204C ดีไซน์ Exampเลอสัญญาณ

ตารางที่ 15. สัญญาณอินเทอร์เฟซระบบ

สัญญาณ	ทิศทาง	คำอธิบาย
นาฬิกาและการรีเซ็ต
mgmt_clk	ป้อนข้อมูล	สัญญาณนาฬิกา 100 MHz สำหรับการจัดการระบบ
refclk_xcvr	ป้อนข้อมูล	นาฬิกาอ้างอิงสำหรับ F-tile UX QUAD และ System PLL เทียบเท่ากับอัตราข้อมูล/ปัจจัยของ 33
refclk_core	ป้อนข้อมูล	นาฬิกาอ้างอิง Core PLL ใช้ความถี่สัญญาณนาฬิกาเดียวกันกับ refclk_xcvr
in_sysref	ป้อนข้อมูล	สัญญาณ SYSREF จากตัวสร้าง SYSREF ภายนอกสำหรับการใช้งาน JESD204C Subclass 1
sysref_out	เอาท์พุต	สัญญาณ SYSREF สำหรับการใช้งาน JESD204C Subclass 1 ที่สร้างโดยอุปกรณ์ FPGA สำหรับการออกแบบ เช่นampวัตถุประสงค์ในการเริ่มต้นลิงก์เท่านั้น

 

สัญญาณ	ทิศทาง	คำอธิบาย
เอสพีไอ
สไป_SS_n[2:0]	เอาท์พุต	ใช้งานสัญญาณเลือกทาส SPI ต่ำ
spi_SCLK	เอาท์พุต	นาฬิกาอนุกรม SPI
spi_sdio	อินพุต/เอาท์พุต	ส่งข้อมูลออกจากต้นแบบไปยังทาสภายนอก ป้อนข้อมูลจากทาสภายนอกไปยังต้นแบบ

สัญญาณ	ทิศทาง	คำอธิบาย
บันทึก:เมื่อเปิดใช้งานตัวเลือกสร้างโมดูล SPI 3 สาย
spi_MISO บันทึก: เมื่อไม่ได้เปิดใช้งานตัวเลือกสร้างโมดูล SPI 3 สาย	ป้อนข้อมูล	ป้อนข้อมูลจากทาสภายนอกไปยัง SPI ต้นแบบ
spi_MOSI บันทึก: เมื่อไม่ได้เปิดใช้งานตัวเลือกสร้างโมดูล SPI 3 สาย	เอาท์พุต	ส่งข้อมูลออกจาก SPI master ไปยังทาสภายนอก

 

สัญญาณ	ทิศทาง	คำอธิบาย
ADC / DAC
tx_serial_data[LINK*L-1:0]	เอาท์พุต	ข้อมูลเอาต์พุตอนุกรมความเร็วสูงแบบดิฟเฟอเรนเชียลไปยัง DAC นาฬิกาถูกฝังอยู่ในสตรีมข้อมูลแบบอนุกรม
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ป้อนข้อมูล	ข้อมูลอินพุตอนุกรมความเร็วสูงแบบดิฟเฟอเรนเชียลจาก ADC นาฬิกาถูกกู้คืนจากสตรีมข้อมูลแบบอนุกรม
rx_serial_data_n[LINK*L-1:0]

 

สัญญาณ	ทิศทาง	คำอธิบาย
I/O วัตถุประสงค์ทั่วไป
ผู้ใช้_led[3:0]	เอาท์พุต	ระบุสถานะของเงื่อนไขต่อไปนี้: [0]: การเขียนโปรแกรม SPI เสร็จสิ้น [1]: ลิงค์ TX เกิดข้อผิดพลาด [2]: ลิงค์ RX ผิดพลาด [3]: ข้อผิดพลาดตัวตรวจสอบรูปแบบสำหรับข้อมูลสตรีมมิ่ง Avalon
ผู้ใช้_dip[3:0]	ป้อนข้อมูล	อินพุตสวิตช์ DIP ของโหมดผู้ใช้: [0]: เปิดใช้งานการวนกลับอนุกรมภายใน [1]: เปิดใช้งาน SYSREF ที่สร้างโดย FPGA [3:2]: สงวนไว้

 

สัญญาณ	ทิศทาง	คำอธิบาย
นอกวง (OOB) และสถานะ
rx_patchk_data_error[LINK-1:0]	เอาท์พุต	เมื่อมีการยืนยันสัญญาณนี้ แสดงว่าตัวตรวจสอบรูปแบบตรวจพบข้อผิดพลาด
rx_link_error[LINK-1:0]	เอาท์พุต	เมื่อสัญญาณนี้ถูกยืนยัน แสดงว่า JESD204C RX IP ได้ยืนยันสัญญาณรบกวนแล้ว
tx_link_error[LINK-1:0]	เอาท์พุต	เมื่อสัญญาณนี้ถูกยืนยัน แสดงว่า JESD204C TX IP ได้ยืนยันสัญญาณรบกวนแล้ว
emb_lock_out	เอาท์พุต	เมื่อมีการยืนยันสัญญาณนี้ แสดงว่า JESD204C RX IP ได้รับการล็อค EMB แล้ว
sh_lock_out	เอาท์พุต	เมื่อมีการยืนยันสัญญาณนี้ แสดงว่าส่วนหัวการซิงค์ IP ของ JESD204C RX ถูกล็อค

 

สัญญาณ	ทิศทาง	คำอธิบาย
สตรีมมิ่งอวาลอน
rx_avst_valid[LINK-1:0]	ป้อนข้อมูล	บ่งชี้ว่าตัวแปลงampข้อมูลไปยังเลเยอร์แอปพลิเคชันนั้นถูกต้องหรือไม่ถูกต้อง 0: ข้อมูลไม่ถูกต้อง 1: ข้อมูลถูกต้อง
rx_avst_data[(TOTAL_SAMPเลอ*เอ็น)-1:0 ]	ป้อนข้อมูล	ตัวแปลงampส่งข้อมูลไปยังเลเยอร์แอปพลิเคชัน

กระเบื้องเอฟไทล์ JESD204C ดีไซน์ Example ควบคุมการลงทะเบียน

การออกแบบกระเบื้องเอฟไทล์ JESD204C เช่นampการลงทะเบียนในบล็อก ED Control ใช้การกำหนดแอดเดรสแบบไบต์ (32 บิต)

ตารางที่ 16. การออกแบบอดีตampแผนที่ที่อยู่
รีจิสเตอร์บล็อกควบคุม ED 32 บิตเหล่านี้อยู่ในโดเมน mgmt_clk

ส่วนประกอบ	ที่อยู่
เอฟไทล์ JESD204C TX IP	0x000C_0000 – 0x000C_03FF
เอฟไทล์ JESD204C RX IP	0x000D_0000 – 0x000D_03FF
การควบคุมเอสพีไอ	0x0102_0000 – 0x0102_001F
ระบบควบคุมพีไอโอ	0x0102_0020 – 0x0102_002F
สถานะพีไอโอ	0x0102_0040 – 0x0102_004F
รีเซ็ตซีเควนเซอร์ 0	0x0102_0100 – 0x0102_01FF
รีเซ็ตซีเควนเซอร์ 1	0x0102_0200 – 0x0102_02FF
การควบคุมอีดี	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C ตัวรับส่งสัญญาณ IP PHY กำหนดค่าใหม่	0x0200_0000 – 0x023F_FFFF

ตารางที่ 17. ลงทะเบียนประเภทการเข้าถึงและคำจำกัดความ
ตารางนี้อธิบายประเภทการเข้าถึงรีจิสเตอร์สำหรับ Intel FPGA IP

ประเภทการเข้าถึง	คำนิยาม
อาร์โอ/วี	ซอฟต์แวร์อ่านอย่างเดียว (ไม่มีผลกับการเขียน) ค่าอาจแตกต่างกันไป
RW	ซอฟต์แวร์อ่านและส่งกลับค่าบิตปัจจุบัน ซอฟต์แวร์เขียนและตั้งค่าบิตให้เป็นค่าที่ต้องการ
อาร์ดับบลิว1ซี	ซอฟต์แวร์อ่านและส่งกลับค่าบิตปัจจุบัน ซอฟต์แวร์เขียน 0 และไม่มีผลกระทบ ซอฟต์แวร์เขียน 1 และล้างบิตเป็น 0 หากฮาร์ดแวร์ตั้งค่าบิตเป็น 1 ฮาร์ดแวร์ตั้งค่าบิตเป็น 1 ซอฟต์แวร์เคลียร์มีลำดับความสำคัญสูงกว่าชุดฮาร์ดแวร์

ตารางที่ 18. แมปที่อยู่การควบคุม ED

ออฟเซ็ต	ชื่อลงทะเบียน
ขนาด 0x00	rst_ctl
ขนาด 0x04	rst_sts0
ต่อเนื่อง…

ออฟเซ็ต	ชื่อลงทะเบียน
ขนาด 0x10	rst_sts_detected0
ขนาด 0x40	sysref_ctl
ขนาด 0x44	sysref_sts
ขนาด 0x80	tst_ctl
0x8c	tst_err0

ตารางที่ 19. ED Control Block Control และ Status Registers

ไบต์ ออฟเซ็ต	ลงทะเบียน	ชื่อ	เข้าถึง	รีเซ็ต	คำอธิบาย
ขนาด 0x00	rst_ctl	rst_assert	RW	ขนาด 0x0	รีเซ็ตการควบคุม [0]: เขียน 1 เพื่อยืนยันการรีเซ็ต (hw_rst) เขียน 0 อีกครั้งเพื่อรีเซ็ตทะเลทราย [31:1]: สงวนไว้
ขนาด 0x04	rst_sts0	rst_status	อาร์โอ/วี	ขนาด 0x0	รีเซ็ตสถานะ [0]: สถานะล็อค Core PLL [31:1]: สงวนไว้
ขนาด 0x10	rst_sts_dete cted0	rst_sts_set	อาร์ดับบลิว1ซี	ขนาด 0x0	สถานะการตรวจจับขอบ SYSREF สำหรับตัวสร้าง SYSREF ภายในหรือภายนอก [0]: ค่า 1 บ่งชี้ว่าตรวจพบขอบที่เพิ่มขึ้นของ SYSREF สำหรับการดำเนินการคลาสย่อย 1 ซอฟต์แวร์อาจเขียน 1 เพื่อล้างบิตนี้เพื่อเปิดใช้งานการตรวจจับขอบ SYSREF ใหม่ [31:1]: สงวนไว้
ขนาด 0x40	sysref_ctl	sysref_contr เฒ่า	RW	เส้นทางข้อมูลแบบดูเพล็กซ์ ช็อตเดียว: 0x00080	การควบคุมซิสเรฟ อ้างถึง ตารางที่ 10 ในหน้า 17 สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้รีจิสเตอร์นี้
				เป็นระยะ:	บันทึก: ค่ารีเซ็ตขึ้นอยู่กับ
				ขนาด 0x00081	ชนิด SYSREF และ F-Tile
				Gapped- เป็นระยะ:	การตั้งค่าพารามิเตอร์เส้นทางข้อมูล IP JESD204C
				ขนาด 0x00082
				ข้อมูล TX หรือ RX
				เส้นทาง
				One-Shot:
				ขนาด 0x00000
				เป็นระยะ:
				ขนาด 0x00001
				ช่องว่าง-
				เป็นระยะ:
				ขนาด 0x00002
ขนาด 0x44	sysref_sts	sysref_statu เอส	อาร์โอ/วี	ขนาด 0x0	สถานะ SYREF รีจิสเตอร์นี้ประกอบด้วยการตั้งค่ารอบระยะเวลา SYSREF และรอบการทำงานของตัวสร้าง SYSREF ภายในล่าสุด อ้างถึง ตารางที่ 9 ในหน้า 16 สำหรับมูลค่าทางกฎหมายของระยะเวลา SYSREF และรอบการทำงาน
ต่อเนื่อง…

ไบต์ ออฟเซ็ต	ลงทะเบียน	ชื่อ	เข้าถึง	รีเซ็ต	คำอธิบาย
					[8:0]: ช่วง SYSREF เมื่อค่าเป็น 0xFF จะได้ว่า ระยะเวลา SYSREF = 255 เมื่อค่าถ้า 0x00 ระยะเวลา SYSREF = 256 [17:9]: รอบการทำงานของ SYSREF [31:18]: จองแล้ว.
ขนาด 0x80	tst_ctl	tst_control	RW	ขนาด 0x0	การควบคุมการทดสอบ ใช้รีจิสเตอร์นี้เพื่อเปิดใช้งานรูปแบบการทดสอบที่แตกต่างกันสำหรับตัวสร้างรูปแบบและตัวตรวจสอบ [1:0] = ฟิลด์ที่สงวนไว้ [2] = ramp_test_ctl 1'b0 = เปิดใช้งานตัวสร้างและตัวตรวจสอบรูปแบบ PRBS 1'b1 = เปิดใช้งาน ramp เครื่องกำเนิดรูปแบบและตัวตรวจสอบ [31:3]: สงวนไว้
0x8c	tst_err0	tst_error	อาร์ดับบลิว1ซี	ขนาด 0x0	แฟล็กข้อผิดพลาดสำหรับลิงก์ 0 เมื่อบิตเป็น 1'b1 แสดงว่าเกิดข้อผิดพลาดขึ้น คุณควรแก้ไขข้อผิดพลาดก่อนเขียน 1'b1 ลงในบิตที่เกี่ยวข้องเพื่อล้างแฟล็กข้อผิดพลาด [0] = ข้อผิดพลาดของตัวตรวจสอบรูปแบบ [1] = tx_link_error [2] = rx_link_error [3] = ข้อผิดพลาดของตัวตรวจสอบรูปแบบคำสั่ง [31:4]: สงวนไว้

ประวัติการแก้ไขเอกสารสำหรับ F-Tile JESD204C Intel FPGA IP Design Example คู่มือผู้ใช้

เวอร์ชันเอกสาร	รุ่น Intel Quartus Prime	IPVersion	การเปลี่ยนแปลง
2021.10.11	21.3	1.0.0	การเปิดตัวครั้งแรก

เอกสาร / แหล่งข้อมูล

Intel F-Tile JESD204C Intel FPGA IP Design เช่นample [พีดีเอฟ] คู่มือการใช้งาน F-Tile JESD204C Intel FPGA IP Design เช่นampเลอ, F-Tile JESD204C, Intel FPGA IP Design เช่นampเลอ, IP Design Exampเลอ, Design Example

อ้างอิง

• คู่มือการใช้งาน