F-Tile JESD204C Intel FPGA IP Design Example

Konsènan F-Tile JESD204C Intel® FPGA IP Design Example Gid itilizatè

Gid itilizatè sa a bay karakteristik yo, direktiv itilizasyon, ak deskripsyon detaye sou konsepsyon ansyen anamples pou F-Tile JESD204C Intel® FPGA IP lè l sèvi avèk aparèy Intel Agilex™.

Odyans ki gen entansyon

Dokiman sa a fèt pou:

• Achitèk konsepsyon pou fè seleksyon IP pandan faz planifikasyon konsepsyon nivo sistèm lan
• Konsèpteur pyès ki nan konpitè lè yo entegre IP a nan konsepsyon nivo sistèm yo
• Enjenyè validation pandan simulation nivo sistèm ak faz validation pyès ki nan konpitè

Dokiman ki gen rapò
Tablo sa a bay lis lòt dokiman referans ki gen rapò ak F-Tile JESD204C Intel FPGA IP la.

Tablo 1. Dokiman ki gen rapò

Referans	Deskripsyon
F-Tile JESD204C Intel FPGA IP Itilizatè Gid	Bay enfòmasyon sou F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Nòt	Lis chanjman ki fèt pou F-Tile JESD204C F-Tile JESD204C nan yon lage patikilye.
Fèy Done Aparèy Intel Agilex	Dokiman sa a dekri karakteristik elektrik yo, karakteristik switching, espesifikasyon konfigirasyon, ak distribisyon pou aparèy Intel Agilex.

Akwonim ak Glosè

Tablo 2. Lis akwonim

Akwonim	Ekspansyon
LEMC	Revèy lokal pwolonje Multiblock
FC	To revèy ankadreman
ADC	Konvètè analòg ak dijital
DAC	Konvètè dijital analòg
DSP	Digital siyal processeur
TX	Transmetè
RX	Reseptè

Akwonim	Ekspansyon
DLL	Done lyen kouch
CSR	Kontwòl ak estati anrejistre
CRU	Revèy ak Reyajiste Inite
ISR	Entèwonp sèvis woutin
FIFO	Premye-nan-premye-soti
SERDES	Serialize Deserializer
ECC	Kòd korije erè
FEC	Forward Erè Koreksyon
SERR	Single Erè Deteksyon (nan ECC, korije)
DERR	Deteksyon doub erè (nan ECC, fatal)
PRBS	Pseudorandom sekans binè
MAC	Kontwolè Aksè Media. MAC gen ladan sous-kouch pwotokòl, kouch transpò, ak kouch lyen done.
PHY	Kouch Fizik. PHY anjeneral gen ladan kouch fizik la, SERDES, chofè, reseptè ak CDR.
PCS	Kodaj Fizik Sou-kouch
PMA	Fizik Mwayen Atachman
RBD	RX Tanpon Reta
UI	Entèval inite = dire bit seri
konte RBD	RX Buffer Delay dènye arive liy
RBD konpanse	Opòtinite pou lage RX Buffer Delay
SH	Sync header
TL	Kouch transpò
EMIB	Embedded Multi-die Interconnect Bridge

Tablo 3. Lis Glosè

Tèm	Deskripsyon
Aparèy konvètè	ADC oswa DAC konvètisè
Aparèy lojik	FPGA oswa ASIC
Octet	Yon gwoup 8 Bits, k ap sèvi kòm opinyon nan 64/66 ankode ak pwodiksyon soti nan dekodeur la
Manje	Yon seri 4 Bits ki se baz inite k ap travay nan espesifikasyon JESD204C
Blòk	Yon senbòl 66-bit ki te pwodwi pa konplo a kodaj 64/66
Liy To	To done efikas nan lyen seri To liy liy liy = (Mx Sx N'x 66/64 x FC) / L
Revèy Link	Revèy Link = To Liy Lane/66.
Ankadreman	Yon seri octets youn apre lòt kote yo ka idantifye pozisyon chak oktè pa referans a yon siyal aliyman ankadreman.
Revèy ankadreman	Yon revèy sistèm ki kouri nan vitès ankadreman an, ki dwe 1x ak 2x revèy lyen.

Tèm	Deskripsyon
Samples pa revèy ankadreman	Samples pa revèy, total samples nan revèy ankadreman pou aparèy la konvètisè.
LEMC	Revèy entèn yo itilize pou fè aliman fwontyè miltiblòk pwolonje ant liy yo ak nan referans ekstèn yo (SYSREF oswa Souklas 1).
Souklas 0	Pa gen sipò pou latansi detèminist. Done yo ta dwe imedyatman pibliye sou liy a liy deskew sou reseptè.
Souklas 1	Latansi detèminist lè l sèvi avèk SYSREF.
Multipoint Link	Lyen entè-aparèy ak 2 oswa plis aparèy konvètisè.
64B/66B kodaj	Kòd liy ki kat done 64-bit ak 66 bit pou fòme yon blòk. Estrikti done nivo baz la se yon blòk ki kòmanse ak header senkronizasyon 2-bit.

Tablo 4. Senbòl

Tèm	Deskripsyon
L	Kantite liy pou chak aparèy konvètisè
M	Kantite konvètisè pou chak aparèy
F	Kantite oktè pou chak ankadreman sou yon sèl liy
S	Kantite samples transmèt pou chak konvètisè sèl pou chak sik ankadreman
N	Rezolisyon konvètè
N'	Kantite total Bits pou chak sample nan fòma done itilizatè a
CS	Kantite Bits kontwòl pou chak konvèsyon sample
CF	Kantite mo kontwòl pou chak peryòd revèy ankadreman pou chak lyen
HD	Fòma done itilizatè segondè dansite
E	Kantite multiblock nan yon multiblock pwolonje

F-Tile JESD204C Intel FPGA IP Design Example Gid Quick Start

F-Tile JESD204C Intel FPGA IP konsepsyon ansyen anamples pou aparèy Intel Agilex prezante yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ki sipòte konpilasyon ak tès kenkayri.
Ou ka jenere konsepsyon F-Tile JESD204C examples atravè katalòg IP nan lojisyèl Intel Quartus® Prime Pro Edition.

Figi 1. Devlopman Stages pou Design Example

Design Example Blòk Dyagram

Figi 2. F-Tile JESD204C Design Egzample Diagram blòk wo nivo

Konsepsyon an ansyenample konsiste de modil sa yo:

• Sistèm Designer platfòm
  • F-Tile JESD204C Intel FPGA IP
  • JTAG rive nan pon Mèt Avalon
  • Paralèl I/O (PIO) kontwolè
  • Serial Port Interface (SPI)—modil mèt—IOPLL
  • SYSREF dèlko
  • Example Design (ED) Kontwòl CSR
  • Reyajiste sekansè yo
• Sistèm PLL
• Dèlko modèl
• Checker modèl

Tablo 5. Konsepsyon Egzample Modil

Eleman	Deskripsyon
Sistèm Designer platfòm	Sistèm Platform Designer la enstansye chemen done IP F-Tile JESD204C ak periferik sipò yo.
F-Tile JESD204C Intel FPGA IP	Sou-sistèm Platform Designer sa a gen IP TX ak RX F-Tile JESD204C enstansye ansanm ak PHY duplex la.
JTAG rive nan pon Mèt Avalon	Pon sa a bay aksè a lame konsole sistèm nan IP memwa-map nan konsepsyon an atravè JTAG koòdone.
Paralèl I/O (PIO) kontwolè	Kontwolè sa a bay yon koòdone memwa-map pou sampling ak kondwi jeneral objektif I/O pò.
SPI mèt	Modil sa a okipe transfè seri done konfigirasyon nan koòdone SPI sou fen konvètisè a.
SYSREF dèlko	Dèlko SYSREF la sèvi ak revèy lyen an kòm yon revèy referans epi li jenere pulsasyon SYSREF pou IP F-Tile JESD204C. Nòt: Sa a konsepsyon ansyenample sèvi ak dèlko SYSREF pou demontre duplex F-Tile JESD204C IP lyen inisyalizasyon. Nan aplikasyon nivo sistèm F-Tile JESD204C sou klas 1, ou dwe jenere SYSREF a soti nan menm sous ak revèy aparèy la.
IOPLL	Sa a konsepsyon ansyenample itilize yon IOPLL pou jenere yon revèy itilizatè pou transmèt done nan IP F-Tile JESD204C.
ED Kontwòl CSR	Modil sa a bay kontwòl deteksyon SYSREF ak estati, ak kontwòl modèl tès ak estati.
Reyajiste sekansè yo	Sa a konsepsyon ansyenample konsiste de 2 sekans reset: Reyajiste Sekans 0—Manyen reset la nan domèn difizyon TX/RX Avalon®, domèn memwa Avalon kat, PLL debaz, TX PHY, debaz TX, ak dèlko SYSREF. Reyajiste sekans 1—Manyen reset la nan RX PHY ak nwayo RX.
Sistèm PLL	Sous prensipal revèy pou F-mosaïque difisil IP ak travèse EMIB.
Dèlko modèl	Dèlko modèl la jenere yon PRBS oswa ramp modèl.
Checker modèl	Checker modèl la verifye PRBS oswa ramp modèl te resevwa, ak drapo yon erè lè li jwenn yon dezakò nan done yoample.

Kondisyon lojisyèl

Intel sèvi ak lojisyèl sa a pou teste konsepsyon ansyen anamples nan yon sistèm Linux:

• Lojisyèl Intel Quartus Prime Pro Edition
• Questa*/ModelSim* oswa VCS*/VCS MX similatè

Jenere konsepsyon an

Pou jenere desen an exampchi soti nan editè paramèt IP:

1. Kreye yon pwojè ki vize fanmi aparèy Intel Agilex F-mosaïque epi chwazi aparèy ou vle a.
2. Nan Katalòg IP, Zouti ➤ Katalòg IP, chwazi F-Tile JESD204C Intel FPGA IP.
3. Espesifye yon non wo nivo ak katab la pou varyasyon IP koutim ou a. Klike sou OK. Editè paramèt la ajoute .ip nan nivo siperyè file nan pwojè aktyèl la otomatikman. Si w ap mande pou w ajoute manyèlman .ip file nan pwojè a, klike sou Pwojè ➤ Ajoute/Retire Files nan Pwojè pou ajoute a file.
4. Anba Example Design tab, presize desen an exampparamèt yo jan sa dekri nan Design Example Paramèt.
5. Klike sou Jenere Example Design.

Lojisyèl la jenere tout konsepsyon files nan sous-anyè yo. Sa yo fileyo oblije kouri simulation ak konpilasyon.

Design Example Paramèt
F-Tile JESD204C Intel FPGA IP paramèt editè a gen ladann Example Design tab pou ou presize sèten paramèt anvan ou jenere konsepsyon an eksample.

Tablo 6. Paramèt nan Example Design Tab

Paramèt	Opsyon	Deskripsyon
Chwazi Design	Sistèm kontwòl konsole Okenn	Chwazi kontwòl konsole sistèm lan pou jwenn aksè nan konsepsyon ansyen anample chemen done atravè konsole sistèm lan.
Simulation	Sou, Off	Limen pou IP a jenere nesesè files pou simulation desen an example.
Sentèz	Sou, Off	Limen pou IP a jenere nesesè files pou Intel Quartus Prime konpilasyon ak demonstrasyon pyès ki nan konpitè.
fòma HDL (pou simulation)	Verilog VDHL	Chwazi fòma HDL RTL la files pou simulation.
fòma HDL (pou sentèz)	Verilog sèlman	Chwazi fòma HDL RTL la files pou sentèz.

Paramèt	Opsyon	Deskripsyon
Jenere modil SPI 3-fil	Sou, Off	Limen pou pèmèt koòdone SPI 3-fil olye pou yo 4-fil.
Mòd Sysref	Yon sèl-piki Peryodik Gapped peryodik	Chwazi si ou vle aliyman SYSREF a se yon mòd batman yon sèl-piki, peryodik, oswa gapped peryodik, ki baze sou kondisyon konsepsyon ou ak fleksibilite distribisyon. One-shot—Chwazi opsyon sa a pou pèmèt SYSREF vin yon mòd batman yon sèl-piki. Valè bit enskri sysref_ctrl[17] la se 0. Apre reset F-Tile JESD204C IP reset, chanje valè rejis sysref_ctrl[17] a soti nan 0 a 1, Lè sa a, a 0, pou yon batman SYSREF yon sèl-piki. Peryodik—SYSREF nan mòd peryodik gen sik devwa 50:50. Peryòd SYSREF se E*SYSREF_MULP. Gapped peryodik-SYSREF gen sik devwa pwogramasyon granularite nan 1 sik revèy lyen. Peryòd SYSREF se E*SYSREF_MULP. Pou anviwònman sik devwa andeyò, blòk jenerasyon SYSREF la ta dwe otomatikman dedui sik devwa 50:50. Gade nan SYSREF Dèlko seksyon pou plis enfòmasyon sou SYSREF la peryòd.
Chwazi tablo a	Okenn	Chwazi tablo a pou konsepsyon ansyen anample. Okenn—Opsyon sa a eksklizyon aspè pyès ki nan konpitè pou konsepsyon ansyen anample. Tout devwa PIN yo pral mete nan broch vityèl.
Modèl tès	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Chwazi dèlko modèl ak modèl tès chèk. Dèlko modèl—JESD204C sipòte dèlko modèl PRBS pou chak done sample. Sa vle di ke lajè done yo se opsyon N + CS. Dèlko modèl PRBS ak chèk yo itil pou kreye done yoample estimilis pou tès epi li pa konpatib ak mòd tès PRBS sou konvètisè ADC/DAC la. Ramp Modèl jeneratè-JESD204C lyen kouch opere nòmalman men transpò a pita se enfim ak opinyon ki soti nan fòmatè a inyore. Chak liy transmèt yon kouran octet ki idantik ki ogmante soti nan 0x00 a 0xFF epi apre sa repete. Ramp tès modèl se pèmèt pa prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler se pwòp tèt ou senkronize epi li espere ke lè nwayo IP a kapab dekode lyen moute, se grenn nan kowoupman deja senkronize. Semans brouillage PRBS pral pran 8 octets pou tèt li inisyalize. Ramp Pattern Checker—JESD204C brouillage se pwòp tèt ou senkronize epi li espere ke lè nwayo IP a kapab dekode lyen moute, grenn nan brouyman deja senkronize. Premye oktè valab chaje kòm r laamp valè inisyal. Done ki vin apre yo dwe ogmante jiska 0xFF epi woule sou 0x00. Ramp checker modèl yo ta dwe tcheke pou modèl ki idantik sou tout liy yo.
Pèmèt seri entèn loopback	Sou, Off	Chwazi entèn seri loopback.
Pèmèt Chèn Kòmand	Sou, Off	Chwazi modèl kanal lòd.

Estrikti Anyè
F-Tile JESD204C konsepsyon example répertoires genyen généré files pou desen an examples.

Figi 3. Anyè estrikti pou F-Tile JESD204C Intel Agilex Design Example

Tablo 7. Anyè Files

Dosye	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulation / konseye	modelsim_sim.tcl tb_top_waveform.do
simulation/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulation Ex la Designample Testbench

Konsepsyon an ansyenample testbench simule konsepsyon pwodwi ou a.

Figi 4. Pwosedi

Pou simulation konsepsyon an, fè etap sa yo:

1. Chanje anyè k ap travay laample_design_directory>/simulation/ .
2. Nan liy lòd la, kouri script simulation la. Tablo ki anba a montre kòmandman yo pou kouri simulateur sipòte yo.

Similatè	Kòmandman
Sa a/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (san Questa/ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulation an fini ak mesaj ki endike si kouri a te reyisi oswa ou pa.

Figi 5. Similasyon siksè
Figi sa a montre mesaj simulation siksè pou similatè VCS.

Konpile Design Example

Pou konpile konpilasyon-sèlman ansyen anamppwojè a, swiv etap sa yo:

1. Asire konsepsyon konpilasyon eksampjenerasyon an fini.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.

Deskripsyon detaye pou F-Tile JESD204C Design Example

F-Tile JESD204C konsepsyon example demontre fonksyonalite difizyon done lè l sèvi avèk mòd loopback.
Ou ka presize paramèt paramèt chwa w yo epi jenere konsepsyon ansyen anample.
Konsepsyon an ansyenample disponib sèlman nan mòd duplex pou tou de baz ak variant PHY. Ou ka chwazi baz sèlman oswa PHY sèlman variant men IP a ta jenere konsepsyon an ansyenample pou tou de Baz ak PHY.

Nòt:  Gen kèk konfigirasyon pousantaj done ki wo ka echwe distribisyon. Pou evite echèk distribisyon, konsidere espesifye pi ba valè miltiplikatè frekans revèy ankadreman (FCLK_MULP) nan tab la Configurations nan editè paramèt F-Tile JESD204C Intel FPGA IP.

Konpozan sistèm

F-Tile JESD204C konsepsyon example bay yon koule kontwòl ki baze sou lojisyèl ki itilize inite kontwòl difisil avèk oswa san sipò konsole sistèm.

Konsepsyon an ansyenample pèmèt yon lyen oto moute nan mòd loopback entèn ak ekstèn.

JTAG rive nan Avalon Master Bridge
J laTAG Avalon Master Bridge bay yon koneksyon ant sistèm lame a pou jwenn aksè nan memwa-map F-Tile JESD204C IP ak kontwòl IP periferik ak anrejistreman estati atravè J la.TAG koòdone.

Figi 6. Sistèm ak yon JTAG nan Avalon Master Bridge Core

Nòt:  Revèy sistèm lan dwe omwen 2 fwa pi vit pase JTAG revèy. Revèy sistèm lan se mgmt_clk (100MHz) nan konsepsyon sa a egzanpample.

Nwayo Paralèl I/O (PIO).
Nwayo paralèl antre/sòti (PIO) ak koòdone Avalon bay yon koòdone memwa-map ant yon pò esklav Avalon memwa-map ak pò jeneral I/O. Pò I/O yo konekte swa nan lojik itilizatè sou-chip, oswa nan broch I/O ki konekte ak aparèy ekstèn nan FPGA la.

Figi 7. PIO Nwayo ak Pò Antre, Pò Sòti, ak Sipò IRQ
Pa default, eleman nan Platform Designer enfim Liy Sèvis Interrupt (IRQ).

Pò I/O PIO yo asiyen nan nivo siperyè HDL file (io_ estati pou pò D', io_ kontwòl pou pò sortie).

Tablo ki anba a dekri koneksyon siyal pou estati ak kontwòl pò I/O pou switch DIP la ak ki ap dirije sou twous devlopman an.

Tablo 8. Pò PIO Nwayo I/O

Port	ti jan	Siyal
Out_port	0	USER_LED pwogram SPI fini
	31:1	Rezève
Nan_pò	0	USER_DIP entèn seri loopback pèmèt Off = 1 Sou = 0
	1	USER_DIP FPGA te pwodwi SYSREF pèmèt Off = 1 Sou = 0
	31:2	Rezève.

SPI Mèt
Modil SPI mèt la se yon eleman estanda Platform Designer nan bibliyotèk estanda IP Catalog. Modil sa a sèvi ak pwotokòl SPI pou fasilite konfigirasyon konvètisè ekstèn (pa egzanpample, ADC, DAC, ak jeneratè revèy ekstèn) atravè yon espas anrejistreman estriktire andedan aparèy sa yo.

Mèt SPI a gen yon koòdone memwa Avalon ki konekte ak mèt Avalon (JTAG a Avalon master bridge) atravè entèkoneksyon ki gen kat memwa Avalon. Mèt SPI a resevwa enstriksyon konfigirasyon nan men mèt Avalon.

Modil SPI mèt la kontwole jiska 32 esklav SPI endepandan. Pousantaj baud SCLK configuré pou 20 MHz (divizib pa 5).
Modil sa a se configuré nan yon koòdone 4-fil, 24-bit lajè. Si yo chwazi opsyon Generate 3-Wire SPI Modil la, yo enstansye yon modil adisyonèl pou konvèti pwodiksyon 4-fil mèt SPI a nan 3-fil.

IOPLL
IOPLL la jenere revèy ki nesesè pou jenere frame_clk ak link_clk. Revèy referans nan PLL la se configurabl men limite a to done a / faktè nan 33.

• Pou konsepsyon eksample ki sipòte pousantaj done nan 24.33024 Gbps, to a revèy pou frame_clk ak link_clk se 368.64 MHz.
• Pou konsepsyon eksample ki sipòte pousantaj done nan 32 Gbps, to a revèy pou frame_clk ak link_clk se 484.848 MHz.

SYSREF jeneratè
SYSREF se yon siyal distribisyon kritik pou konvètisè done ak koòdone F-Tile JESD204C.

Dèlko a SYSREF nan desen an eksample yo itilize pou objektif demonstrasyon inisyalizasyon lyen IP duplex JESD204C sèlman. Nan aplikasyon nivo sistèm JESD204C sou klas 1, ou dwe jenere SYSREF apati menm sous ak revèy aparèy la.

Pou IP JESD204C F-Tile, miltiplikatè SYSREF (SYSREF_MULP) nan rejis kontwòl SYSREF la defini peryòd SYSREF, ki se miltip n-n antye nan paramèt E a.

Ou dwe asire E*SYSREF_MULP ≤16. Pou egzanpampLe, si E=1, paramèt legal pou SYSREF_MULP dwe nan 1–16, epi si E=3, paramèt legal pou SYSREF_MULP dwe nan 1–5.

Nòt:  Si ou mete yon SYSREF_MULP andeyò, dèlko SYSREF a pral ranje anviwònman an SYSREF_MULP=1.
Ou ka chwazi si ou vle kalite SYSREF la se yon batman yon sèl-piki, peryodik, oswa gapped peryodik atravè Ex la.ample Design tab nan F-Tile JESD204C Intel FPGA IP paramèt editè.

Tablo 9. Examples nan Peryodik ak Gapped Peryodik SYSREF Counter

E	SYSREF_MULP	PERYÒD SYSREF (E*SYSREF_MULP* 32)	Sik devwa	Deskripsyon
1	1	32	1..31 (Programmable)	Gapped Peryodik
1	1	32	16 (Fiks)	Peryodik
1	2	64	1..63 (Programmable)	Gapped Peryodik
1	2	64	32 (Fiks)	Peryodik
1	16	512	1..511 (Programmable)	Gapped Peryodik
1	16	512	256 (Fiks)	Peryodik
2	3	19	1..191 (Programmable)	Gapped Peryodik
2	3	192	96 (Fiks)	Peryodik
2	8	512	1..511 (Programmable)	Gapped Peryodik
2	8	512	256 (Fiks)	Peryodik
2	9 (Ilegal)	64	32 (Fiks)	Gapped Peryodik
2	9 (Ilegal)	64	32 (Fiks)	Peryodik

 

Tablo 10. Anjis kontwòl SYSREF
Ou ka rekonfigure rejis kontwòl SYSREF yo si paramèt rejis la diferan de anviwònman ou te espesifye lè ou te pwodwi konsepsyon ansyen an.ample. Konfigure enskri SYSREF yo anvan F-Tile JESD204C Intel FPGA IP soti nan reset. Si w chwazi dèlko ekstèn SYSREF atravè la
sysref_ctrl[7] enskri ti jan, ou ka inyore anviwònman yo pou kalite SYSREF, miltiplikatè, sik devwa ak faz.

Bits	Valè Default	Deskripsyon
sysref_ctrl[1:0]	2'b00: Yon sèl-piki 2'b01: Peryodik 2'b10: Gapped peryodik	Kalite SYSREF. Valè default la depann de anviwònman mòd SYSREF nan Example Design tab nan editè paramèt F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	SYSREF miltiplikatè. Jaden SYSREF_MULP sa a aplikab pou kalite SYSREF peryodik ak gapped-period. Ou dwe konfigirasyon valè miltiplikatè a pou asire valè E*SYSREF_MULP a ant 1 ak 16 anvan IP F-Tile JESD204C a soti nan reset. Si valè E*SYSREF_MULP pa nan ranje sa a, valè miltiplikatè a pa 5'b00001.
sysref_ctrl[7]	Duplex datapath: 1'b1 Senp TX oswa RX datapath: 1'b0	SYSREF chwazi. Valè default la depann de anviwònman chemen done yo nan Example Design tab nan F-Tile JESD204C Intel FPGA IP paramèt editè. 0: Senp TX oswa RX (SYSREF ekstèn) 1: Duplex (SYSREF Entèn)
sysref_ctrl[16:8]	9'h0	Sik devwa SYSREF lè kalite SYSREF se peryodik oswa gapped peryodik. Ou dwe konfigirasyon sik devwa a anvan IP F-Tile JESD204C soti nan reset. Valè maksimòm = (E*SYSREF_MULP*32)-1 Pou egzanpample: 50% sik devwa = (E*SYSREF_MULP*32)/2 Sik devwa a pa defo a 50% si ou pa konfigirasyon jaden rejis sa a, oswa si ou konfigirasyon jaden an rejis a 0 oswa plis pase valè maksimòm yo pèmèt.
sysref_ctrl[17]	1'b0	Manyèl kontwòl lè kalite SYSREF se yon sèl-piki. Ekri 1 pou mete siyal SYSREF a wo. Ekri 0 pou mete siyal SYSREF a ba. Ou bezwen ekri yon 1 Lè sa a, yon 0 pou kreye yon batman SYSREF nan mòd yon sèl-piki.
sysref_ctrl[31:18]	22'h0	Rezève.

Reyajiste sekansè yo
Sa a konsepsyon ansyenample konsiste de de sekans reset:

• Reyajiste Sekans 0—Manyen reset la nan domèn difizyon TX/RX Avalon, domèn memwa Avalon kat, nwayo PLL, TX PHY, debaz TX, ak dèlko SYSREF.
• Reyajiste Sekans 1—Manyen reset la nan RX PHY ak RX Core.

3-fil SPI
Modil sa a opsyonèl pou konvèti koòdone SPI nan 3-fil.

Sistèm PLL
F-mosaïque gen twa sistèm abò PLLs. PLL sistèm sa yo se sous prensipal revèy pou IP difisil (MAC, PCS, ak FEC) ak travèse EMIB. Sa vle di ke, lè ou sèvi ak sistèm nan PLL mòd revèy, blòk yo pa revèy pa revèy la PMA epi yo pa depann de yon revèy ki soti nan nwayo a FPGA. Chak sistèm PLL sèlman jenere revèy ki asosye ak yon sèl koòdone frekans. Pou egzanpample, ou bezwen de sistèm PLL yo kouri yon sèl koòdone nan 1 GHz ak yon sèl koòdone nan 500 MHz. Sèvi ak yon sistèm PLL pèmèt ou itilize chak liy poukont ou san yon chanjman revèy liy ki afekte yon liy vwazen.
Chak sistèm PLL ka itilize nenpòt youn nan uit revèy referans FGT. PLL sistèm yo ka pataje yon revèy referans oswa gen diferan revèy referans. Chak koòdone ka chwazi ki sistèm PLL li itilize, men, yon fwa yo chwazi, li fiks, li pa rekonfigurab lè l sèvi avèk reconfiguration dinamik.

Enfòmasyon ki gen rapò
F-mosaïque Achitekti ak PMA ak FEC Direct PHY IP Itilizatè Gid

Plis enfòmasyon sou mòd sistèm PLL revèy nan aparèy Intel Agilex F-mosaïque.

Dèlko Modèl ak Checker
Dèlko modèl la ak chèk yo itil pou kreye done yoamples ak siveyans pou rezon tès yo.
Tablo 11. Dèlko Modèl Sipòte

Dèlko Modèl	Deskripsyon
Dèlko modèl PRBS	F-Tile JESD204C konsepsyon exampDèlko modèl PRBS sipòte degre polinòm sa yo: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp dèlko modèl	r aamp valè modèl ogmante pa 1 pou chak s ki vin apreample ak lajè dèlko N, ak woule sou 0 lè tout Bits nan s laampse 1. Pèmèt r laamp dèlko modèl lè w ekri yon 1 pou yon ti 2 nan rejis tst_ctl blòk kontwòl ED la.
Chanèl kòmand ramp dèlko modèl	F-Tile JESD204C konsepsyon example sipòte kanal lòd ramp dèlko modèl pou chak liy. r aamp valè modèl ogmante pa 1 pou chak 6 bit mo kòmand. Grenn nan kòmanse se yon modèl enkreman atravè tout liy.

Tablo 12. Sipòte Pattern Checker

Modèl Checker	Deskripsyon
PRBS chèk modèl	Grenn dekouraje nan chèk modèl la senkronize tèt li lè F-Tile JESD204C IP reyalize aliyman deskew. Checker modèl la mande pou 8 octets pou grenn brouillage a pou tèt-synchronize.
Ramp chèk modèl	Premye done ki valab sample pou chak konvètisè (M) chaje kòm valè inisyal r laamp modèl. Done ki vin apre sampvalè yo dwe ogmante pa 1 nan chak sik revèy jiska maksimòm la epi answit woule sou 0.

Modèl Checker	Deskripsyon
	Pou egzanpample, lè S=1, N=16 ak WIDTH_MULP = 2, lajè done pou chak konvètisè se S * WIDTH_MULP * N = 32. Done maksimòm sampvalè le se 0xFFFF. r laamp checker modèl verifye ke yo resevwa modèl ki idantik atravè tout konvètisè yo.
Chanèl kòmand ramp chèk modèl	F-Tile JESD204C konsepsyon example sipòte kanal lòd ramp chèk modèl. Premye mo kòmand (6 bit) resevwa chaje kòm valè inisyal la. Mo kòmand ki vin apre yo nan menm liy lan dwe ogmante jiska 0x3F epi woule sou 0x00. Chanèl kòmand ramp chèk modèl chèk pou ramp modèl atravè tout liy yo.

F-Tile JESD204C TX ak RX IP
Sa a konsepsyon ansyenample pèmèt ou konfigirasyon chak TX / RX nan mòd senp oswa mòd duplex.
Konfigirasyon duplex pèmèt demonstrasyon fonksyonalite IP lè l sèvi avèk swa entèn oswa ekstèn seri loopback. CSR nan IP a pa optimize lwen pou pèmèt kontwòl IP ak obsèvasyon estati.

F-Tile JESD204C Design Example Revèy ak Reyajiste

F-Tile JESD204C konsepsyon example gen yon seri revèy ak siyal reset.

Tablo 13.Design Example Clocks

Siyal revèy	Direksyon	Deskripsyon
mgmt_clk	Antre	LVDS diferans revèy ak frekans 100 MHz.
refclk_xcvr	Antre	Revèy referans transceiver ak frekans to done / faktè 33.
refclk_core	Antre	Revèy referans nwayo ak menm frekans ak refclk_xcvr.
in_sysref	Antre	SYSREF siyal. Maksimòm frekans SYSREF se to done/(66x32xE).
sysref_out	Sòti
txlink_clk rxlink_clk	Entèn	TX ak RX lyen revèy ak frekans to done / 66.
txframe_clk rxframe_clk	Entèn	TX ak RX ankadreman revèy ak frekans to done / 33 (FCLK_MULP = 2) TX ak RX ankadreman revèy ak frekans to done / 66 (FCLK_MULP = 1)
tx_fclk rx_fclk	Entèn	TX ak RX faz revèy ak frekans to done / 66 (FCLK_MULP = 2) Revèy faz TX ak RX toujou wo (1'b1) lè FCLK_MULP=1
spi_SCLK	Sòti	SPI baud pousantaj revèy ak frekans nan 20 MHz.

Lè ou chaje desen an example nan yon aparèy FPGA, yon evènman entèn ninit_done asire ke JTAG a Avalon Master bridge se nan reset osi byen ke tout lòt blòk yo.

Dèlko SYSREF la gen reset endepandan li pou enjekte relasyon asynchrone entansyonèl pou revèy txlink_clk ak rxlink_clk. Metòd sa a pi konplè nan imite siyal SYSREF ki soti nan yon chip revèy ekstèn.

Tablo 14. Design Example Reset

Reyajiste siyal	Direksyon	Deskripsyon
global_rst_n	Antre	Pouse bouton reset mondyal pou tout blòk, eksepte JTAG rive nan pon Mèt Avalon.
ninit_done	Entèn	Sòti de Reset Release IP pou JTAG rive nan pon Mèt Avalon.
edctl_rst_n	Entèn	Blòk kontwòl ED la reset pa JTAG rive nan pon Mèt Avalon. Pò hw_rst ak global_rst_n yo pa reset blòk ED Control la.
hw_rst	Entèn	Afime ak deassert hw_rst lè w ekri nan rejis rst_ctl blòk ED Control la. mgmt_rst_in_n afime lè hw_rst afime.
mgmt_rst_in_n	Entèn	Reyajiste pou entèfas Avalon ki gen kat memwa nan divès IP ak antre nan sekansè reset:  j20c_reconfig_reset pou F-Tile JESD204C IP duplex Native PHY spi_rst_n pou mèt SPI pio_rst_n pou estati ak kontwòl PIO reset_in0 pò reset sekansè 0 ak 1 global_rst_n, hw_rst, oswa edctl_rst_n pò a reset sou mgmt_rst_in_n.
sysref_rst_n	Entèn	Reyajiste pou blòk dèlko SYSREF nan blòk kontwòl ED lè l sèvi avèk pò reset_out0 sekansè 2 reset la. Reset sekansè 0 reset_out2 pò a reset reset la si PLL debaz la fèmen.
core_pll_rst	Entèn	Reyajiste PLL debaz la atravè pò reset_out0 sekans reset 0 la. PLL debaz la reset lè mgmt_rst_in_n reset afime.
j204c_tx_avs_rst_n	Entèn	Reyajiste F-Tile JESD204C TX Avalon koòdone memwa-map atravè reset sekansè 0. Koòdone TX Avalon memwa-map afime lè mgmt_rst_in_n afime.
j204c_rx_avs_rst_n	Entèn	Reyajiste F-Tile JESD204C TX Avalon koòdone memwa-map atravè sekans reset 1. Koòdone RX Avalon memwa-map afime lè mgmt_rst_in_n afime.
j204c_tx_rst_n	Entèn	Reyajiste lyen F-Tile JESD204C TX ak kouch transpò nan domèn txlink_clk, ak txframe_clk. Reset sequencer 0 pò reset_out5 reset j204c_tx_rst_n. Reyajiste sa a dezasserte si PLL debaz la fèmen, epi siyal tx_pma_ready ak tx_ready yo afime.
j204c_rx_rst_n	Entèn	Reyajiste lyen F-Tile JESD204C RX ak kouch transpò nan domèn, rxlink_clk, ak rxframe_clk.

Reyajiste siyal	Direksyon	Deskripsyon
		Reset sequencer 1 pò reset_out4 reset j204c_rx_rst_n. Reyajiste sa a dezasserte si PLL debaz la fèmen, epi siyal rx_pma_ready ak rx_ready yo deklare.
j204c_tx_rst_ack_n	Entèn	Reyajiste siyal lanmen ak j204c_tx_rst_n.
j204c_rx_rst_ack_n	Entèn	Reyajiste siyal lanmen ak j204c_rx_rst_n.

Figi 8. Dyagram distribisyon pou konsepsyon Egzample Reset

F-Tile JESD204C Design Example Signals

Tablo 15. Siyal Entèfas Sistèm

Siyal	Direksyon	Deskripsyon
Revèy ak Reset
mgmt_clk	Antre	100 MHz revèy pou jesyon sistèm.
refclk_xcvr	Antre	Referans revèy pou F-mosaïque UX QUAD ak System PLL. Ekivalan a to done/faktè 33.
refclk_core	Antre	Nwayo PLL referans revèy. Aplike menm frekans revèy ak refclk_xcvr.
in_sysref	Antre	Siyal SYSREF soti nan dèlko ekstèn SYSREF pou aplikasyon JESD204C Subclass 1.
sysref_out	Sòti	Siyal SYSREF pou aplikasyon JESD204C Subclass 1 ki te pwodwi pa aparèy FPGA pou konsepsyon ansyenampobjektif inisyalizasyon lyen sèlman.

 

Siyal	Direksyon	Deskripsyon
SPI
spi_SS_n[2:0]	Sòti	Aktif ba, SPI esklav chwazi siyal.
spi_SCLK	Sòti	SPI seri revèy.
spi_sdio	Antre / Sòti	Sòti done ki soti nan mèt la nan esklav ekstèn. Antre done ki soti nan esklav ekstèn bay mèt.

Siyal	Direksyon	Deskripsyon
Nòt:Lè opsyon jenere 3-fil SPI modil la pèmèt.
spi_MISO Remak: Lè jenere 3-fil SPI Modil opsyon pa pèmèt.	Antre	Antre done ki soti nan esklav ekstèn nan mèt la SPI.
spi_MOSI Nòt: Lè jenere 3-fil SPI Modil opsyon pa pèmèt.	Sòti	Sòti done ki soti nan mèt SPI pou esklav ekstèn lan.

 

Siyal	Direksyon	Deskripsyon
ADC / DAC
tx_serial_data[LINK*L-1:0]	Sòti	Diferans done pwodiksyon seri gwo vitès nan DAC. Se revèy la entegre nan kouran done seri a.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Antre	Diferans gwo vitès seri done opinyon soti nan ADC. Se revèy la refè nan kouran done seri a.
rx_serial_data_n[LINK*L-1:0]

 

Siyal	Direksyon	Deskripsyon
Objektif jeneral I/O
Itilizatè_dirije[3:0]	Sòti	Endike estati a pou kondisyon sa yo: [0]: SPI pwogramasyon fè [1]: erè lyen TX [2]: RX lyen erè [3]: Erè chèk modèl pou done difizyon Avalon
user_dip[3:0]	Antre	Mòd itilizatè DIP switch DIP: [0]: Entèn seri loopback pèmèt [1]: FPGA-pwodwi SYSREF pèmèt [3:2]: rezève

 

Siyal	Direksyon	Deskripsyon
Out-of-band (OOB) ak Estati
rx_patchk_data_error[LINK-1:0]	Sòti	Lè siyal sa a afime, li endike modèl checker te detekte erè.
rx_link_error[LINK-1:0]	Sòti	Lè siyal sa a deklare, li endike JESD204C RX IP te deklare entèwonp.
tx_link_error[LINK-1:0]	Sòti	Lè siyal sa a deklare, li endike JESD204C TX IP te deklare entèwonp.
emb_lock_out	Sòti	Lè siyal sa a deklare, li endike JESD204C RX IP te reyalize EMB fèmen.
sh_lock_out	Sòti	Lè siyal sa a afime, li endike JESD204C RX IP sync header fèmen.

 

Siyal	Direksyon	Deskripsyon
Avalon Streaming
rx_avst_valid[LINK-1:0]	Antre	Endike si konvètisè a sampdone yo nan kouch aplikasyon an valab oswa envalid. 0: Done yo pa valab 1: Done yo valab
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Antre	Konvètè sample done nan kouch aplikasyon an.

F-Tile JESD204C Design Example Rejis Kontwòl

F-Tile JESD204C konsepsyon example anrejistre nan blòk ED kontwòl itilize byte-addressing (32 bits).

Tablo 16. Design Example Map Adrès
Rejis blòk ED Control 32-bit sa yo nan domèn mgmt_clk.

Eleman	Adrès
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontwòl SPI	0x0102_0000 – 0x0102_001F
Kontwòl PIO	0x0102_0020 – 0x0102_002F
Estati PIO	0x0102_0040 – 0x0102_004F
Reyajiste Sequencer 0	0x0102_0100 – 0x0102_01FF
Reyajiste Sequencer 1	0x0102_0200 – 0x0102_02FF
Kontwòl ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tablo 17. Kalite Aksè Enskri ak Definisyon
Tablo sa a dekri kalite aksè enskri pou IP Intel FPGA.

Kalite Aksè	Definisyon
RO/V	Lojisyèl lekti sèlman (pa gen okenn efè sou ekri). Valè a ka varye.
RW	Lojisyèl li epi retounen valè bit aktyèl la. Lojisyèl ekri epi mete ti jan an nan valè a vle.
RW1C	Lojisyèl li epi retounen valè bit aktyèl la. Lojisyèl ekri 0 epi li pa gen okenn efè. Lojisyèl ekri 1 epi efase ti jan an nan 0 si pyès ki nan konpitè yo te mete ti jan an sou 1. Materyèl mete ti jan an nan 1. Lojisyèl klè gen pi gwo priyorite pase seri pyès ki nan konpitè.

Tablo 18. Kat Adrès Kontwòl ED

Desantre	Anrejistre Non
0x00	rst_ctl
0x04	rst_sts0
kontinye…

Desantre	Anrejistre Non
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tablo 19. Kontwòl Blòk Kontwòl ED ak Rejis Estati yo

Byte Desantre	Enskri	Non	Aksè	Reyajiste	Deskripsyon
0x00	rst_ctl	premye_afime	RW	0x0	Reyajiste kontwòl. [0]: Ekri 1 pou reklame reset. (hw_rst) Ekri 0 ankò pou reset reset. [31:1]: rezève.
0x04	rst_sts0	premye_estati	RO/V	0x0	Reyajiste estati. [0]: Nwayo PLL fèmen estati. [31:1]: rezève.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Estati deteksyon kwen SYSREF pou dèlko SYSREF entèn oswa ekstèn. [0]: Valè 1 Endike yon kwen k ap monte SYSREF detekte pou operasyon sou-klas 1. Lojisyèl ka ekri 1 pou netwaye ti sa a pou pèmèt nouvo deteksyon kwen SYSREF. [31:1]: rezève.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex datapath Yon sèl-piki: 0x00080	SYSREF kontwòl. Gade Tablo 10 nan paj 17 pou plis enfòmasyon sou itilizasyon rejis sa a.
				Peryodik:	Nòt: Valè reset la depann de
				0x00081	kalite SYSREF ak F-Tile
				Gapped- peryodik:	JESD204C IP done chemen paramèt paramèt.
				0x00082
				Done TX oswa RX
				chemen
				Yon sèl piki:
				0x00000
				Peryodik:
				0x00001
				Gapped-
				peryodik:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	estati SYSREF. Rejis sa a gen dènye peryòd SYSREF ak paramèt sik devwa nan dèlko entèn SYSREF la. Gade Tablo 9 nan paj 16 pou valè legal peryòd SYSREF ak sik devwa.
kontinye…

Byte Desantre	Enskri	Non	Aksè	Reyajiste	Deskripsyon
					[8:0]: peryòd SYSREF. Lè valè a se 0xFF, la Peryòd SYSREF = 255 Lè valè a si 0x00, peryòd SYSREF = 256. [17:9]: sik devwa SYSREF. [31:18]: rezève.
0x80	tst_ctl	tst_control	RW	0x0	Tès kontwòl. Sèvi ak rejis sa a pou pèmèt diferan modèl tès pou dèlko ak chèk modèl la. [1:0] = Jaden rezève [2] = ramp_test_ctl 1'b0 = Pèmèt dèlko ak chèk modèl PRBS 1'b1 = Pèmèt ramp dèlko modèl ak chèk [31:3]: rezève.
0x8c	tst_err0	tst_error	RW1C	0x0	Drapo erè pou Lyen 0. Lè bit la se 1'b1, sa endike yon erè te rive. Ou ta dwe rezoud erè a anvan ou ekri 1'b1 nan bit respektif la pou efase drapo erè a. [0] = Erè verifikatè modèl [1] = tx_link_error [2] = rx_link_error [3] = Erè verifikatè modèl kòmand [31:4]: Rezève.

Istwa revizyon dokiman pou F-Tile JESD204C Intel FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2021.10.11	21.3	1.0.0	Premye lage.

Dokiman / Resous

intel F-Tile JESD204C Intel FPGA IP Design Example [pdfGid Itilizatè F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Referans

• Manyèl itilizatè