F タイル JESD204C インテル FPGA IP 設計例ample

F タイル JESD204C インテル® FPGA IP 設計例についてampユーザーガイド

このユーザー ガイドでは、機能、使用ガイドライン、および設計に関する詳細な説明を提供します。ampインテル Agilex™ デバイスを使用した F タイル JESD204C インテル® FPGA IP のファイル。

対象読者

このドキュメントは以下を対象としています:

• システム レベルの設計計画段階で IP を選択する設計アーキテクト
• ハードウェア設計者が IP をシステム レベルの設計に統合する場合
• システム レベルのシミュレーションおよびハードウェア検証段階での検証エンジニア

関連文書
次の表に、F タイル JESD204C Intel FPGA IP に関連するその他の参考資料を示します。

表 1. 関連ドキュメント

参照	説明
F タイル JESD204C Intel FPGA IP ユーザーガイド	F タイル JESD204C Intel FPGA IP に関する情報を提供します。
F タイル JESD204C Intel FPGA IP リリースノート	特定のリリースで F タイル JESD204C F タイル JESD204C に対して行われた変更を一覧表示します。
インテル Agilex デバイスのデータシート	このドキュメントでは、インテル Agilex デバイスの電気的特性、スイッチング特性、構成仕様、およびタイミングについて説明します。

頭字語と用語集

表 2. 頭字語リスト

頭字語	拡大
LEMC	ローカル拡張マルチブロック クロック
FC	フレームクロックレート
アドバンスト	アナログ-デジタルコンバータ
DAC	デジタル-アナログコンバータ
DSP	デジタル信号プロセッサ
TX	送信機
RX	受信機

頭字語	拡大
DLL	データリンク層
CSR	コントロールおよびステータスレジスタ
クル	クロックおよびリセット ユニット
情報サービス	割り込みサービスルーチン
先入れ先出し	先入先出法
セルデス	シリアライザー デシリアライザー
ECCC	エラー訂正コード
連邦選挙委員会	前方誤り訂正
セア	単一エラー検出 (ECC、訂正可能)
誤り	二重エラー検出 (ECC、致命的)
PRBS	疑似ランダム バイナリ シーケンス
マック	メディア アクセス コントローラー。 MAC には、プロトコル サブレイヤー、トランスポート レイヤー、およびデータ リンク レイヤーが含まれます。
物理	物理層。 PHY には通常、物理層、SERDES、ドライバー、レシーバー、および CDR が含まれます。
PCS	物理コーディング サブレイヤー
ＰＭＡ	物理メディアの添付ファイル
RBD	RX バッファ遅延
UI	ユニット間隔 = シリアル ビットの期間
RBD数	RX Buffer Delay 最新のレーン到着
RBD オフセット	RX Buffer Delay リリースの機会
SH	同期ヘッダー
TL	トランスポート層
EMIB	エンベデッド マルチダイ インターコネクト ブリッジ

表 3. 用語集リスト

学期	説明
変換装置	ADC または DAC コンバータ
ロジックデバイス	FPGA または ASIC
オクテット	8/64 エンコーダーへの入力およびデコーダーからの出力として機能する 66 ビットのグループ
ニブル	JESD4C 仕様の基本動作単位である 204 ビットのセット
ブロック	66/64 エンコード スキームによって生成された 66 ビット シンボル
ラインレート	シリアル リンクの実効データ レート レーン ライン レート = (Mx Sx N'x 66/64 x FC) / L
リンククロック	リンク クロック = レーン ライン レート/66。
フレーム	連続するオクテットのセットで、各オクテットの位置はフレーム アライメント信号を参照して識別できます。
フレームクロック	フレームのレートで動作するシステム クロック。1x および 2x リンク クロックである必要があります。

学期	説明
Sampフレーム クロックあたりのファイル数	SampXNUMX クロックあたりのファイル数、合計 sampコンバータ デバイスのフレーム クロック内のファイル。
LEMC	拡張マルチブロックの境界をレーン間および外部参照 (SYSREF またはサブクラス 1) に揃えるために使用される内部クロック。
サブクラス0	確定的なレイテンシはサポートされていません。 データは、レシーバーでレーン間のデスキューが行われるとすぐにリリースされる必要があります。
サブクラス1	SYSREF を使用した決定論的レイテンシ。
マルチポイント リンク	2 つ以上のコンバータ デバイスとのデバイス間リンク。
64B / 66Bエンコーディング	64 ビット データを 66 ビットにマップしてブロックを形成するライン コード。 基本レベルのデータ構造は、2 ビットの同期ヘッダーで始まるブロックです。

表4.記号

学期	説明
L	コンバーター デバイスあたりのレーン数
M	デバイスあたりのコンバータ数
F	XNUMX つのレーンのフレームあたりのオクテット数
S	の数ampフレームサイクルごとに単一のコンバーターごとに送信されるファイル数
N	コンバーターの解像度
ん	XNUMX 秒あたりの総ビット数ampユーザーデータ形式のファイル
CS	変換あたりの制御ビット数ample
CF	リンクごとのフレーム クロック周期ごとの制御ワード数
HD	高密度ユーザー データ形式
E	拡張マルチブロック内のマルチブロック数

F タイル JESD204C インテル FPGA IP 設計例ample クイック スタート ガイド

F タイル JESD204C インテル FPGA IP デザイン exampインテル Agilex デバイス用のファイルには、シミュレートするテストベンチと、コンパイルとハードウェア テストをサポートするハードウェア設計が含まれています。
F タイル JESD204C デザイン ex を生成できます。ampインテル Quartus® Prime プロ・エディション・ソフトウェアの IP カタログからファイルをダウンロードできます。

図 1. 開発 StagDesign Ex の esample

設計例ampブロック図

図 2. F タイル JESD204C 設計例ample ハイレベル ブロック図

デザインの元ample は、次のモジュールで構成されています。

• プラットフォーム デザイナー システム
  • F タイル JESD204C Intel FPGA IP
  • JTAG アバロンマスターブリッジへ
  • パラレル I/O (PIO) コントローラ
  • シリアル ポート インターフェイス (SPI) — マスター モジュール — IOPLL
  • SYSREF ジェネレーター
  • Exampル・デザイン（ED） コントロール CSR
  • シーケンサーのリセット
• システム PLL
• パターンジェネレーター
• パターンチェッカー

表 5. 設計例ampル・モジュール

コンポーネント	説明
プラットフォーム デザイナー システム	Platform Designer システムは、F タイル JESD204C IP データ パスとサポートするペリフェラルをインスタンス化します。
F タイル JESD204C Intel FPGA IP	この Platform Designer サブシステムには、デュプレックス PHY と共にインスタンス化された TX および RX F タイル JESD204C IP が含まれています。
JTAG アバロンマスターブリッジへ	このブリッジは、J を介してデザイン内のメモリ マップド IP へのシステム コンソール ホスト アクセスを提供します。TAG インタフェース。
パラレル I/O (PIO) コントローラ	このコントローラは、s のメモリ マップト インターフェイスを提供します。ampリングし、汎用 I/O ポートを駆動します。
SPIマスター	このモジュールは、コンバータ側の SPI インターフェイスへの構成データのシリアル転送を処理します。
SYSREF ジェネレーター	SYSREF ジェネレーターはリンク クロックを基準クロックとして使用し、F タイル JESD204C IP の SYSREF パルスを生成します。 注記： このデザインexampファイルは、SYSREF ジェネレーターを使用して、デュプレックス F タイル JESD204C IP リンクの初期化を示します。 F タイル JESD204C サブクラス 1 システム レベル アプリケーションでは、デバイス クロックと同じソースから SYSREF を生成する必要があります。
IOPLL	このデザインexampファイルは IOPLL を使用して、データを F タイル JESD204C IP に送信するためのユーザー クロックを生成します。
ED コントロール CSR	このモジュールは、SYSREF 検出の制御とステータス、およびテスト パターンの制御とステータスを提供します。
シーケンサーのリセット	このデザインexampファイルは 2 つのリセット シーケンサーで構成されます。 リセット シーケンス 0—TX/RX Avalon® ストリーミング ドメイン、Avalon メモリ マップド ドメイン、コア PLL、TX PHY、TX コア、および SYSREF ジェネレーターへのリセットを処理します。 リセット シーケンス 1—RX PHY および RX コアへのリセットを処理します。
システム PLL	F タイルのハード IP および EMIB クロッシングのプライマリ クロック ソース。
パターンジェネレーター	パターン発生器は、PRBS または r を生成します。amp パターン。
パターンチェッカー	パターン チェッカーは、PRBS または r を検証します。amp パターンが受信され、データの不一致が見つかった場合はエラーのフラグが立てられますampル。

ソフトウェア要件

インテルは、次のソフトウェアを使用して設計をテストします。ampLinux システムのファイル:

• インテル Quartus Prime プロ・エディション ソフトウェア
• Questa*/ModelSim* または VCS*/VCS MX シミュレーター

デザインの生成

デザインexを生成するにはampIP パラメータ エディタからのファイル:

1. インテル Agilex F タイル デバイス ファミリをターゲットとするプロジェクトを作成し、目的のデバイスを選択します。
2. IP Catalog の Tools ➤ IP Catalog で、F-Tile JESD204C Intel FPGA IP を選択します。
3. カスタム IP バリエーションの最上位の名前とフォルダーを指定します。 [OK] をクリックします。 パラメーター エディターは、最上位の .ip を追加します。 file 現在のプロジェクトに自動的に。 .ip を手動で追加するように求められた場合 file プロジェクトに移動するには、[プロジェクト] ➤ [追加/削除] をクリックします。 Files をプロジェクトに追加して file.
4. 例の下でample Design タブで、デザイン ex を指定します。ampDesign Ex で説明されているファイル パラメータampパラメータ。
5. [Ex を生成] をクリックしますampル・デザイン。

ソフトウェアはすべてのデザインを生成します fileサブディレクトリにあります。 これらは fileシミュレーションとコンパイルを実行するには、s が必要です。

設計例ampファイル パラメータ
F タイル JESD204C Intel FPGA IP パラメーター エディターには、Exampデザイン例を生成する前に特定のパラメータを指定するためのデザインタブampル。

表6. Ex のパラメータampファイルデザインタブ

パラメータ	オプション	説明
デザインを選択	システム コンソール コントロール なし	システム コンソール コントロールを選択して、デザイン ex にアクセスします。ampシステム コンソールを介したファイル データ パス。
シミュレーション	オン、オフ	IP をオンにして、必要な file設計をシミュレートするための s exampル。
合成	オン、オフ	IP をオンにして、必要な fileインテル Quartus Prime のコンパイルおよびハードウェアのデモンストレーション用。
HDL形式 (シミュレーション用)	ベリログ VDHL	RTL の HDL 形式を選択します。 files はシミュレーション用です。
HDL形式 (合成用)	Verilog のみ	RTL の HDL 形式を選択します。 files は合成用です。

パラメータ	オプション	説明
3 線式 SPI モジュールの生成	オン、オフ	オンにすると、3 線式ではなく 4 線式 SPI インターフェースが有効になります。
シスリファレンス モード	ワンショット 定期的 定期的なギャップ	設計要件とタイミングの柔軟性に基づいて、SYSREF アライメントをワンショット パルス モード、周期的、またはギャップ付き周期のいずれにするかを選択します。 ワンショット—このオプションを選択して、SYSREF をワンショット パルス モードにします。 sysref_ctrl[17] レジスター ビットの値は 0 です。F タイル JESD204C IP リセットがディアサートされた後、sysref_ctrl[17] レジスターの値を 0 から 1 に変更してから、ワンショット SYSREF パルス用に 0 に変更します。 定期—定期モードの SYSREF のデューティ サイクルは 50:50 です。 SYSREF 期間は E*SYSREF_MULP です。 ギャップ周期—SYSREF には、1 リンク クロック サイクルの粒度のプログラム可能なデューティ サイクルがあります。 SYSREF 期間は E*SYSREF_MULP です。 範囲外のデューティ サイクル設定の場合、SYSREF 生成ブロックは 50:50 のデューティ サイクルを自動的に推測する必要があります。 参照 SYSREF ジェネレータ SYSREF の詳細については、セクションを参照してください。 期間。
ボードを選択	なし	設計例のボードを選択しますampル。 なし - このオプションは、設計 ex のハードウェアの側面を除外します。ampル。 すべてのピン割り当ては仮想ピンに設定されます。
テストパターン	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	パターン ジェネレーターとチェッカー テスト パターンを選択します。 パターン ジェネレータ—データごとの JESD204C サポート PRBS パターン ジェネレータampル。 これは、データの幅が N+CS オプションであることを意味します。 PRBS パターン ジェネレーターとチェッカーは、データの作成に役立ちます。ampADC/DAC コンバータの PRBS テスト モードとは互換性がありません。 Ramp パターン ジェネレータ—JESD204C リンク層は正常に動作しますが、トランスポート レイターは無効になり、フォーマッタからの入力は無視されます。 各レーンは、0x00 から 0xFF までインクリメントしてから繰り返す同一のオクテット ストリームを送信します。 Ramp パターン テストは prbs_test_ctl によって有効になります。 PRBS パターン チェッカー—JESD204C PRBS スクランブラーは自己同期であり、IP コアがリンク アップをデコードできる場合、スクランブリング シードは既に同期されていると予想されます。 PRBS スクランブリング シードは、自己初期化に 8 オクテットかかります。 Ramp パターン チェッカー - JESD204C スクランブリングは自己同期であり、IP コアがリンク アップをデコードできる場合、スクランブリング シードは既に同期されていると予想されます。 最初の有効なオクテットは r としてロードされますamp 初期値。 後続のデータは 0xFF までインクリメントし、0x00 までロールオーバーする必要があります。 Ramp パターン チェッカーは、すべてのレーンで同一のパターンをチェックする必要があります。
内部シリアル ループバックを有効にする	オン、オフ	内部シリアル ループバックを選択します。
コマンド チャネルを有効にする	オン、オフ	コマンド チャネル パターンを選択します。

ディレクトリ構造
F タイル JESD204C デザイン exampファイルディレクトリには、生成されたものが含まれています fileデザインexのsampレ。

図3. F タイル JESD204C インテル Agilex Design Ex のディレクトリー構造ample

表 7. ディレクトリ Files

フォルダ	Files
編集/RTL	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
シミュレーション/メンター	モデルsim_sim.tcl tb_top_waveform.do
シミュレーション/あらすじ	VC vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

設計例のシミュレーションampテストベンチ

デザインの元ample testbench は、生成されたデザインをシミュレートします。

図 4. 手順

デザインをシミュレートするには、次の手順を実行します。

1. 作業ディレクトリを次のように変更しますample_design_directory>/simulation/ .
2. コマンド ラインで、シミュレーション スクリプトを実行します。 以下の表は、サポートされているシミュレーターを実行するためのコマンドを示しています。

シミュレーター	指示
クエスタ/モデルシム	vsim -do モデルsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ModelSim GUI なし)
VC	sh vcs_sim.sh
VCSMX	sh vcsmx_sim.sh

シミュレーションは、実行が成功したかどうかを示すメッセージで終了します。

図 5. 成功したシミュレーション
この図は、VCS シミュレーターの成功したシミュレーション メッセージを示しています。

デザイン Ex のコンパイルample

コンパイルのみの ex をコンパイルするにはamp次の手順に従います。

1. コンパイル設計例を確認するampファイルの生成が完了しました。
2. インテル Quartus Prime プロ・エディション ソフトウェアで、インテル Quartus Prime プロ・エディションのプロジェクトを開きます。ample_ design_ directory>/ed/quartus.
3. [処理] メニューで、[コンパイルの開始] をクリックします。

F タイル JESD204C 設計例の詳細な説明ample

F タイル JESD204C デザイン exampファイルは、ループバック モードを使用したデータ ストリーミングの機能を示しています。
選択したパラメーター設定を指定して、デザイン ex を生成できます。ampル。
デザインの元ample は、Base バリアントと PHY バリアントの両方のデュプレックス モードでのみ使用できます。 ベースのみまたは PHY のみのバリアントを選択できますが、IP はデザイン ex を生成します。ampBase と PHY の両方のファイル。

注記：  一部の高データ レート コンフィギュレーションでは、タイミングが失敗する場合があります。 タイミング障害を回避するには、F タイル JESD204C Intel FPGA IP パラメーター エディターの [Configurations] タブで、より低いフレーム クロック周波数乗数 (FCLK_MULP) 値を指定することを検討してください。

システムコンポーネント

F タイル JESD204C デザイン example は、システム コンソール サポートの有無にかかわらず、ハード コントロール ユニットを使用するソフトウェア ベースの制御フローを提供します。

デザインの元ample は、内部および外部ループバック モードでの自動リンク アップを有効にします。

JTAG アバロンマスターブリッジへ
JTAG Avalon マスター ブリッジへの接続は、J を介してメモリ マップド F タイル JESD204C IP とペリフェラル IP コントロールおよびステータス レジスタにアクセスするためのホスト システム間の接続を提供します。TAG インタフェース。

図6. JのあるシステムTAG Avalonマスターブリッジコアへ

注記：  システム クロックは、J よりも少なくとも 2 倍高速である必要があります。TAG 時計。 システム クロックは、このデザイン例では mgmt_clk (100MHz) です。ampル。

パラレル I/O (PIO) コア
Avalon インターフェイスを備えたパラレル入出力 (PIO) コアは、Avalon メモリ マップド スレーブ ポートと汎用 I/O ポート間のメモリ マップド インターフェイスを提供します。 I/O ポートは、オンチップ ユーザー ロジックに接続するか、FPGA の外部デバイスに接続する I/O ピンに接続します。

図7. 入力ポート、出力ポート、および IRQ をサポートする PIO コア
デフォルトでは、プラットフォーム デザイナー コンポーネントは割り込みサービス ライン (IRQ) を無効にします。

PIO I/O ポートは最上位 HDL で割り当てられます。 file (入力ポートの io_ status、出力ポートの io_ control)。

次の表は、開発キットの DIP スイッチおよび LED へのステータスおよび制御 I/O ポートの信号接続を示しています。

表 8. PIO コア I/O ポート

ポート	少し	信号
アウトポート	0	USER_LED SPI プログラミング完了
	31:1	予約済み
入力ポート	0	USER_DIP 内部シリアル ループバック イネーブル Off = 1 オン = 0
	1	USER_DIP FPGA 生成の SYSREF イネーブル Off = 1 オン = 0
	31:2	予約済み。

SPIマスター
SPI マスター モジュールは、IP カタログ標準ライブラリの標準 Platform Designer コンポーネントです。 このモジュールは、SPI プロトコルを使用して、外部コンバータの構成を容易にします (例:ampこれらのデバイス内の構造化されたレジスタ空間を介して

SPI マスターには、Avalon マスター (JTAG Avalon メモリー・マップド・インターコネクトを介して Avalon マスター・ブリッジに接続)。 SPI マスターは、Avalon マスターから構成命令を受け取ります。

SPI マスター モジュールは、最大 32 個の独立した SPI スレーブを制御します。 SCLK ボーレートは 20 MHz (5 で割り切れる) に設定されています。
このモジュールは、4 線式、24 ビット幅のインターフェイスに設定されています。 [Generate 3-Wire SPI Module] オプションが選択されている場合、SPI マスターの 4 線出力を 3 線に変換する追加モジュールがインスタンス化されます。

IOPLL
IOPLL は、frame_clk と link_clk を生成するために必要なクロックを生成します。 PLL への基準クロックは設定可能ですが、データ レート/係数 33 に制限されます。

• デザインexの場合amp24.33024 Gbps のデータ レートをサポートするファイルでは、frame_clk と link_clk のクロック レートは 368.64 MHz です。
• デザインexの場合amp32 Gbps のデータ レートをサポートするファイルでは、frame_clk と link_clk のクロック レートは 484.848 MHz です。

SYSREF ジェネレーター
SYSREF は、F タイル JESD204C インターフェイスを備えたデータ コンバーターにとって重要なタイミング信号です。

デザイン ex の SYSREF ジェネレーターampこのファイルは、デュプレックス JESD204C IP リンクの初期化のデモンストレーション目的でのみ使用されます。 JESD204C サブクラス 1 システム レベル アプリケーションでは、デバイス クロックと同じソースから SYSREF を生成する必要があります。

F タイル JESD204C IP の場合、SYSREF 制御レジスタの SYSREF 乗数 (SYSREF_MULP) は、E パラメーターの n 整数倍である SYSREF 期間を定義します。

E*SYSREF_MULP ≤16 であることを確認する必要があります。 例えばampE=1 の場合、SYSREF_MULP の有効な設定は 1 ～ 16 の範囲内である必要があり、E=3 の場合、SYSREF_MULP の有効な設定は 1 ～ 5 の範囲内である必要があります。

注記：  範囲外の SYSREF_MULP を設定すると、SYSREF ジェネレーターは設定を SYSREF_MULP=1 に修正します。
Ex を介して、SYSREF タイプをワンショット パルス、周期的、またはギャップ付き周期のいずれにするかを選択できます。ampF タイル JESD204C Intel FPGA IP パラメーター エディターの [Design] タブ。

表9. Examp定期的およびギャップのある定期的 SYSREF カウンターのファイル

E	SYSREF_MULP	SYSREF 期間 (E*SYSREF_MULP* 32)	デューティサイクル	説明
1	1	32	1..31 （プログラム可能）	定期的なギャップ
1	1	32	16 （修理済み）	定期的
1	2	64	1..63 （プログラム可能）	定期的なギャップ
1	2	64	32 （修理済み）	定期的
1	16	512	1..511 （プログラム可能）	定期的なギャップ
1	16	512	256 （修理済み）	定期的
2	3	19	1..191 （プログラム可能）	定期的なギャップ
2	3	192	96 （修理済み）	定期的
2	8	512	1..511 （プログラム可能）	定期的なギャップ
2	8	512	256 （修理済み）	定期的
2	9 （違法）	64	32 （修理済み）	定期的なギャップ
2	9 （違法）	64	32 （修理済み）	定期的

 

表 10.SYSREF 制御レジスタ
レジスタ設定が、デザイン例を生成したときに指定した設定と異なる場合、SYSREF 制御レジスタを動的に再設定できます。ampル。 F タイル JESD204C Intel FPGA IP がリセットされなくなる前に、SYSREF レジスターを構成します。 外部 SYSREF ジェネレーターを選択した場合、
sysref_ctrl[7] レジスタ ビットを使用すると、SYSREF タイプ、乗数、デューティ サイクル、位相の設定を無視できます。

ビット	デフォルト値	説明
sysref_ctrl[1:0]	2'b00: ワンショット 2'b01: 周期的 2'b10: ギャップ周期	SYSREF タイプ。 デフォルト値は、SYSREF モード設定によって異なります。 Exampルデザイン F タイル JESD204C Intel FPGA IP パラメーター エディターのタブ。
sysref_ctrl[6:2]	5'b00001	SYSREF 乗数。 この SYSREF_MULP フィールドは、定期的およびギャップのある定期的な SYSREF タイプに適用されます。 F タイル JESD1C IP がリセットされなくなる前に、E*SYSREF_MULP 値が 16 ～ 204 になるように乗数値を設定する必要があります。 E*SYSREF_MULP 値がこの範囲外の場合、乗数の値はデフォルトで 5'b00001 になります。
sysref_ctrl[7]	二重データパス: 1'b1 シンプレックス TX または RX データパス: 1'b0	SYSREF 選択。 デフォルト値は、Ex のデータ パス設定に依存します。ampF タイル JESD204C Intel FPGA IP パラメーター エディターの [Design] タブ。 0: シンプレックス TX または RX (外部 SYSREF) 1: デュプレックス (内部 SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF タイプが周期的またはギャップ付き周期的である場合の SYSREF デューティ サイクル。 F タイル JESD204C IP がリセットされなくなる前に、デューティ サイクルを構成する必要があります。 最大値 = (E*SYSREF_MULP*32)-1 ex の場合amp上： 50% のデューティ サイクル = (E*SYSREF_MULP*32)/2 このレジスタ フィールドを構成しない場合、またはレジスタ フィールドを 50 または許容される最大値より大きく構成する場合、デューティ サイクルはデフォルトで 0% になります。
sysref_ctrl[17]	1'b0	SYSREF タイプがワンショットの場合の手動制御。 SYSREF 信号を High に設定するには、1 を書き込みます。 SYSREF 信号を Low に設定するには、0 を書き込みます。 ワンショット モードで SYSREF パルスを作成するには、1 を書き込んでから 0 を書き込む必要があります。
sysref_ctrl[31:18]	22'h0	予約済み。

シーケンサーのリセット
このデザインexampファイルは、次の XNUMX つのリセット シーケンサーで構成されます。

• リセット シーケンス 0—TX/RX Avalon ストリーミング ドメイン、Avalon メモリ マップド ドメイン、コア PLL、TX PHY、TX コア、および SYSREF ジェネレーターへのリセットを処理します。
• リセット シーケンス 1—RX PHY および RX コアへのリセットを処理します。

3線式SPI
このモジュールは、SPI インターフェイスを 3 線式に変換するためのオプションです。

システム PLL
F タイルには XNUMX つのオンボード システム PLL があります。 これらのシステム PLL は、ハード IP (MAC、PCS、および FEC) および EMIB クロッシングのプライマリ クロック ソースです。 これは、システム PLL クロッキング モードを使用する場合、ブロックは PMA クロックによってクロックされず、FPGA コアからのクロックに依存しないことを意味します。 各システム PLL は、XNUMX つの周波数インターフェイスに関連付けられたクロックのみを生成します。 例えばampつまり、1 つのインターフェイスを 500 GHz で、もう XNUMX つのインターフェイスを XNUMX MHz で実行するには、XNUMX つのシステム PLL が必要です。 システム PLL を使用すると、レーン クロックの変更が隣接レーンに影響を与えることなく、すべてのレーンを個別に使用できます。
各システム PLL は、XNUMX つの FGT 基準クロックのいずれかを使用できます。 システム PLL は、基準クロックを共有することも、異なる基準クロックを持つこともできます。 各インターフェイスは使用するシステム PLL を選択できますが、一度選択すると固定され、動的再構成を使用して再構成することはできません。

関連情報
F タイル アーキテクチャと PMA および FEC Direct PHY IP ユーザー ガイド

インテル Agilex F タイル デバイスのシステム PLL クロッキング モードに関する詳細情報。

パターンジェネレーターとチェッカー
パターンジェネレーターとチェッカーは、データの作成に役立ちますampファイルとテスト目的の監視。
表 11. サポートされるパターン ジェネレーター

パターンジェネレーター	説明
PRBS パターン発生器	F タイル JESD204C デザイン example PRBS パターン ジェネレーターは、次の次数の多項式をサポートしています。 PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp パターンジェネレータ	rはamp パターン値は、後続の s ごとに 1 ずつ増加しますample はジェネレータ幅 N で、s のすべてのビットが 0 になるとロールオーバーします。ampルは 1 です。 r を有効にするamp ED 制御ブロックの tst_ctl レジスタのビット 1 に 2 を書き込むことにより、パターン ジェネレーターを制御します。
コマンドチャンネル ramp パターンジェネレータ	F タイル JESD204C デザイン example はコマンド チャネル r をサポートしますamp レーンごとのパターンジェネレーター。 ramp パターン値は、コマンド ワードの 1 ビットごとに 6 ずつ増加します。 開始シードは、すべてのレーンにわたる増分パターンです。

表 12. サポートされているパターン チェッカー

パターンチェッカー	説明
PRBSパターンチェッカー	パターン チェッカーのスクランブリング シードは、F タイル JESD204C IP がデスキュー アライメントを達成すると自己同期します。 パターン チェッカーは、スクランブリング シードが自己同期するために 8 オクテットを必要とします。
Ramp パターンチェッカー	最初の有効なデータ samp各コンバーター (M) の le は、r の初期値として読み込まれます。amp パターン。 後続データampファイルの値は、各クロック サイクルで最大値まで 1 ずつ増加し、その後 0 にロールオーバーする必要があります。

パターンチェッカー	説明
	例えばampS=1、N=16、WIDTH_MULP = 2 の場合、コンバータあたりのデータ幅は S * WIDTH_MULP * N = 32 です。最大データ sampファイル値は 0xFFFF です。 ramp パターン チェッカーは、すべてのコンバーターで同じパターンが受信されていることを確認します。
コマンドチャンネル ramp パターンチェッカー	F タイル JESD204C デザイン example はコマンド チャネル r をサポートしますamp パターンチェッカー。 受信した最初のコマンド ワード (6 ビット) が初期値としてロードされます。 同じレーンの後続のコマンド ワードは、0x3F までインクリメントし、0x00 にロールオーバーする必要があります。 コマンド チャネル ramp パターン チェッカーは r をチェックしますamp すべてのレーンにわたるパターン。

F タイル JESD204C TX および RX IP
このデザインexampファイルを使用すると、各 TX/RX をシンプレックス モードまたはデュプレックス モードで構成できます。
デュプレックス構成により、内部または外部のシリアル ループバックを使用して IP 機能のデモンストレーションが可能になります。 IP 内の CSR は、IP 制御とステータス監視を可能にするために最適化されていません。

F タイル JESD204C 設計例ample クロックとリセット

F タイル JESD204C デザイン exampファイルには、一連のクロック信号とリセット信号があります。

表13.設計例ampル・クロックス

クロック信号	方向	説明
mgmt_clk	入力	周波数 100 MHz の LVDS 差動クロック。
refclk_xcvr	入力	データ レートの周波数/係数 33 のトランシーバー基準クロック。
refclk_core	入力	と同じ周波数のコア基準クロック refclk_xcvr。
in_sysref	入力	SYSREF 信号。 最大 SYSREF 周波数はデータ レート/(66x32xE) です。
sysref_out	出力
txlink_clk rxlink_clk	内部	データ レート/66 の周波数の TX および RX リンク クロック。
txframe_clk rxframe_clk	内部	データ レート/33 (FCLK_MULP=2) の周波数の TX および RX フレーム クロック データ レート/66 (FCLK_MULP=1) の周波数の TX および RX フレーム クロック
tx_fclk rx_fclk	内部	データ レート/66 (FCLK_MULP=2) の周波数の TX および RX 位相クロック FCLK_MULP=1 の場合、TX および RX フェーズ クロックは常に High (1'b1) です。
spi_SCLK	出力	周波数が 20 MHz の SPI ボーレート クロック。

デザインexをロードするとampファイルを FPGA デバイスに挿入すると、内部の ninit_done イベントにより、JTAG Avalon Master ブリッジへのブリッジは、他のすべてのブロックと同様にリセットされます。

SYSREF ジェネレーターには、txlink_clk および rxlink_clk クロックに意図的な非同期関係を挿入するための独立したリセットがあります。 この方法は、外部クロック チップからの SYSREF 信号をより包括的にエミュレートします。

表14. 設計例ample リセット

リセット信号	方向	説明
global_rst_n	入力	J を除くすべてのブロックのプッシュ ボタン グローバル リセットTAG アバロンマスターブリッジへ。
ninit_done	内部	J のリセット リリース IP からの出力TAG アバロンマスターブリッジへ。
edctl_rst_n	内部	ED コントロール ブロックは J によってリセットされます。TAG アバロンマスターブリッジへ。 hw_rst および global_rst_n ポートは、ED 制御ブロックをリセットしません。
hw_rst	内部	ED 制御ブロックの rst_ctl レジスタに書き込むことにより、hw_rst をアサートおよびデアサートします。 mgmt_rst_in_n は、hw_rst がアサートされるとアサートします。
mgmt_rst_in_n	内部	さまざまな IP の Avalon メモリー・マップ・インターフェースおよびリセット・シーケンサーの入力のリセット:  F タイル JESD20C IP デュプレックス ネイティブ PHY 用の j204c_reconfig_reset SPI マスターの spi_rst_n PIO ステータスおよび制御用の pio_rst_n リセット シーケンサー 0 および 0 の reset_in1 ポート global_rst_n、hw_rst、または edctl_rst_n ポートは、mgmt_rst_in_n でリセットをアサートします。
sysref_rst_n	内部	リセット シーケンサー 0 の reset_out2 ポートを使用して、ED 制御ブロックの SYSREF ジェネレーター ブロックをリセットします。 リセット シーケンサー 0 の reset_out2 ポートは、コア PLL がロックされている場合にリセットをディアサートします。
core_pll_rst	内部	リセット シーケンサー 0 の reset_out0 ポートを介してコア PLL をリセットします。 mgmt_rst_in_n リセットがアサートされると、コア PLL がリセットされます。
j204c_tx_avs_rst_n	内部	リセット シーケンサー 204 を介して F タイル JESD0C TX Avalon メモリ マップト インターフェイスをリセットします。mgmt_rst_in_n がアサートされると、TX Avalon メモリ マップト インターフェイスがアサートされます。
j204c_rx_avs_rst_n	内部	リセット シーケンサー 204 を介して F タイル JESD1C TX Avalon メモリ マップト インターフェイスをリセットします。 RX Avalon メモリ マップト インターフェイスは、mgmt_rst_in_n がアサートされるとアサートします。
j204c_tx_rst_n	内部	txlink_clk および txframe_clk ドメインの F タイル JESD204C TX リンクおよびトランスポート層をリセットします。 リセット シーケンサー 0 の reset_out5 ポートは、j204c_tx_rst_n をリセットします。 コア PLL がロックされ、tx_pma_ready および tx_ready 信号がアサートされると、このリセットはアサート解除されます。
j204c_rx_rst_n	内部	rxlink_clk および rxframe_clk ドメインの F タイル JESD204C RX リンクおよびトランスポート層をリセットします。

リセット信号	方向	説明
		リセット シーケンサー 1 の reset_out4 ポートは、j204c_rx_rst_n をリセットします。 コア PLL がロックされ、rx_pma_ready および rx_ready 信号がアサートされると、このリセットはアサート解除されます。
j204c_tx_rst_ack_n	内部	j204c_tx_rst_n でハンドシェイク信号をリセットします。
j204c_rx_rst_ack_n	内部	j204c_rx_rst_n でハンドシェイク信号をリセットします。

図8. デザイン Ex のタイミング図ample リセット

F タイル JESD204C 設計例ampル・シグナル

表 15. システム インターフェイス信号

信号	方向	説明
クロックとリセット
mgmt_clk	入力	システム管理用の 100 MHz クロック。
refclk_xcvr	入力	F タイル UX QUAD およびシステム PLL の基準クロック。 33 のデータ レート/係数に相当します。
refclk_core	入力	コア PLL 基準クロック。 refclk_xcvr と同じクロック周波数を適用します。
in_sysref	入力	JESD204C サブクラス 1 実装用の外部 SYSREF ジェネレータからの SYSREF 信号。
sysref_out	出力	デザイン ex の FPGA デバイスによって生成される JESD204C サブクラス 1 実装の SYSREF 信号ampファイル リンクの初期化のみを目的としています。

 

信号	方向	説明
SPI
spi_SS_n[2:0]	出力	アクティブ Low、SPI スレーブ選択信号。
spi_SCLK	出力	SPI シリアルクロック。
spi_sdio	入力/出力	マスターから外部スレーブにデータを出力します。 外部スレーブからマスターへデータを入力します。

信号	方向	説明
注記：Generate 3-Wire SPI Module オプションが有効になっている場合。
spi_MISO 注記: Generate 3-Wire SPI Module オプションが有効になっていない場合。	入力	外部スレーブから SPI マスターへの入力データ。
spi_MOSI 注記： Generate 3-Wire SPI Module オプションが有効になっていない場合。	出力	SPI マスターから外部スレーブにデータを出力します。

 

信号	方向	説明
ADC / DAC
tx_serial_data[LINK*L-1:0]	出力	DACへの差動高速シリアル出力データ。 クロックは、シリアル データ ストリームに組み込まれています。
tx_serial_data_n[リンク*L-1:0]
rx_serial_data[LINK*L-1:0]	入力	ADC からの差動高速シリアル入力データ。 クロックは、シリアル データ ストリームから復元されます。
rx_serial_data_n[LINK*L-1:0]

 

信号	方向	説明
汎用I/O
ユーザー_LED[3:0]	出力	次の条件のステータスを示します。 [0]: SPI プログラミング完了 [1]: 送信リンクエラー [2]: RX リンクエラー [3]: Avalon ストリーミング データのパターン チェッカー エラー
ユーザーディップ[3:0]	入力	ユーザーモードディップスイッチ入力: [0]: 内部シリアル ループバック イネーブル [1]: FPGA 生成の SYSREF イネーブル [3:2]: 予約済み

 

信号	方向	説明
帯域外 (OOB) とステータス
rx_patchk_data_error[LINK-1:0]	出力	この信号がアサートされると、パターン チェッカーがエラーを検出したことを示します。
rx_link_error[LINK-1:0]	出力	この信号がアサートされると、JESD204C RX IP が割り込みをアサートしたことを示します。
tx_link_error[LINK-1:0]	出力	この信号がアサートされると、JESD204C TX IP が割り込みをアサートしたことを示します。
emb_lock_out	出力	この信号がアサートされると、JESD204C RX IP が EMB ロックを達成したことを示します。
sh_lock_out	出力	この信号がアサートされると、JESD204C RX IP 同期ヘッダーがロックされていることを示します。

 

信号	方向	説明
Avalonストリーミング
rx_avst_valid[LINK-1:0]	入力	コンバーターがampアプリケーション層へのファイル データが有効か無効かを示します。 0: データは無効です 1: データは有効です
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	入力	コンバーターampファイル データをアプリケーション層に渡します。

F タイル JESD204C 設計例ampファイル制御レジスタ

F タイル JESD204C デザイン exampED コントロール ブロックのファイル レジスタは、バイト アドレッシング (32 ビット) を使用します。

表16. 設計例ample アドレスマップ
これらの 32 ビット ED 制御ブロック レジスタは、mgmt_clk ドメインにあります。

成分	住所
F タイル JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F タイル JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI制御	0x0102_0000 – 0x0102_001F
PIO 制御	0x0102_0020 – 0x0102_002F
PIO ステータス	0x0102_0040 – 0x0102_004F
シーケンサー 0 のリセット	0x0102_0100 – 0x0102_01FF
シーケンサー 1 のリセット	0x0102_0200 – 0x0102_02FF
ED コントロール	0x0102_0400 – 0x0102_04FF
F タイル JESD204C IP トランシーバー PHY 再構成	0x0200_0000 – 0x023F_FFFF

表 17. レジスタ アクセスのタイプと定義
この表は、インテル FPGA IP のレジスター・アクセス・タイプを説明しています。

アクセスタイプ	意味
RO/V	ソフトウェア読み取り専用 (書き込みには影響なし)。 値は異なる場合があります。
RW	ソフトウェアが現在のビット値を読み取って返します。 ソフトウェアは、ビットに目的の値を書き込んで設定します。
RW1C	ソフトウェアが現在のビット値を読み取って返します。 ソフトウェアは 0 を書き込み、効果はありません。 ビットがハードウェアによって 1 に設定されている場合、ソフトウェアは 0 を書き込み、ビットを 1 にクリアします。 ハードウェアはビットを 1 に設定します。 ソフトウェアクリアはハードウェアセットよりも優先されます。

表 18.ED 制御アドレス マップ

オフセット	登録名
0x00	rst_ctl
0x04	rst_sts0
続き…

オフセット	登録名
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

表 19. ED 制御ブロックの制御およびステータス レジスタ

バイト オフセット	登録する	名前	アクセス	リセット	説明
0x00	rst_ctl	rst_assert	RW	0x0	コントロールをリセットします。 [0]: 1 を書き込むとリセットがアサートされます。 (hw_rst) リセットをディアサートするには、再度 0 を書き込みます。 [31:1]: 予約済み。
0x04	rst_sts0	最初のステータス	RO/V	0x0	ステータスをリセットします。 [0]: コア PLL ロック状態。 [31:1]: 予約済み。
0x10	rst_sts_detected0	rst_sts_set	RW1C	0x0	内部または外部 SYSREF ジェネレーターの SYSREF エッジ検出ステータス。 [0]: 値 1 サブクラス 1 の動作で SYSREF 立ち上がりエッジが検出されたことを示します。 ソフトウェアは 1 を書き込んでこのビットをクリアし、新しい SYSREF エッジ検出を有効にすることができます。 [31:1]: 予約済み。
0x40	sysref_ctl	sysref_control	RW	二重データパス ワンショット: 0x00080	SYSREF コントロール。 参照 表10 このレジスタの使用方法の詳細については、17 ページを参照してください。
				定期的：	注記： リセット値は
				0x00081	SYSREF タイプと F タイル
				ギャップ - 周期的:	JESD204C IP データ パス パラメーター設定。
				0x00082
				TXまたはRXデータ
				パス
				ワンショット：
				0x00000
				定期的：
				0x00001
				ギャップ-
				定期的:
				0x00002
0x44	sysref_sts	sysref_status	RO/V	0x0	SYSREF ステータス。 このレジスタには、内部 SYSREF ジェネレータの最新の SYSREF 周期とデューティ サイクル設定が含まれています。 参照 表9 SYSREF 周期とデューティ サイクルの有効な値については、16 ページを参照してください。
続き…

バイト オフセット	登録する	名前	アクセス	リセット	説明
					[8:0]: SYSREF 期間。 値が 0xFF の場合、 SYSREF 期間 = 255 値が 0x00 の場合、SYSREF 周期 = 256。 [17:9]: SYSREF デューティ サイクル。 [31:18]: 予約済み。
0x80	tst_ctl	tst_control	RW	0x0	テストコントロール。 このレジスタを使用して、パターン ジェネレーターとチェッカーの異なるテスト パターンを有効にします。 [1:0] = 予約フィールド [2] = ramp_test_ctl 1'b0 = PRBS パターン ジェネレーターとチェッカーを有効にする 1'b1 = r を有効にするamp パターンジェネレーターとチェッカー [31:3]: 予約済み。
0x8c	tst_err0	tst_error	RW1C	0x0	リンク0のエラーフラグ。ビットが1'b1の場合、エラーが発生したことを示します。エラーフラグをクリアするには、該当するビットに1'b1を書き込む前に、エラーを解決する必要があります。[0] = パターンチェッカーエラー [1] = tx_link_error [2] = rx_link_error [3] = コマンドパターンチェッカーエラー [31:4]: 予約済み。

F-Tile JESD204C Intel FPGA IP Design Ex の文書改訂履歴ampユーザーガイド

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
2021.10.11	21.3	1.0.0	初回リリース。

ドキュメント / リソース

インテル F タイル JESD204C インテル FPGA IP 設計例ample [pdf] ユーザーガイド F タイル JESD204C インテル FPGA IP 設計例ampファイル、F タイル JESD204C、インテル FPGA IP 設計例ampファイル、IP 設計例ampル、デザインExample

参考文献

• ユーザーマニュアル