F-Genteng JESD204C Intel FPGA IP Desain Example

Ngeunaan F-Tile JESD204C Intel® FPGA IP Design Example Guide pamaké

Buku pituduh ieu nyadiakeun fitur, tungtunan pamakean, sareng pedaran lengkep ngeunaan desain examples pikeun F-Tile JESD204C Intel® FPGA IP ngagunakeun alat Intel Agilex™.

Hadirin anu dimaksad

Dokumén ieu dimaksudkeun pikeun:

• Arsiték desain ngadamel pilihan IP salami tahap perencanaan desain tingkat sistem
• Désainer hardware nalika ngahijikeun IP kana desain tingkat sistem na
• Insinyur validasi salami simulasi tingkat sistem sareng fase validasi hardware

Dokumén nu patali
Tabel di handap ieu daptar dokumén rujukan séjén anu aya hubunganana sareng F-Tile JESD204C Intel FPGA IP.

meja 1. Dokumén nu patali

Rujukan	Katerangan
F-Genteng JESD204C Intel FPGA IP Guide pamaké	Nyadiakeun informasi ngeunaan F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Catetan	Daptar parobahan anu dilakukeun pikeun F-Tile JESD204C F-Tile JESD204C dina sékrési khusus.
Lambaran Data Alat Intel Agilex	Dokumén ieu ngajelaskeun karakteristik listrik, ciri switching, spésifikasi konfigurasi, sareng waktos kanggo alat Intel Agilex.

Akronim jeung Glosarium

Tabél 2. Daptar Akronim

Akronim	Ékspansi
LEMC	Lokal ngalegaan Multiblock Jam
FC	Laju jam pigura
ADC	Analog ka Digital Parabot Parobah
DAC	Parabot Parobah Digital ka Analog
DSP	Prosesor Sinyal Digital
TX	Pamancar
RX	panarima

Akronim	Ékspansi
DLL	Lapisan tautan data
CSR	Kontrol jeung status register
CRU	Jam sareng Reset Unit
ISR	Rutin Layanan Ganggu
FIFO	Mimiti-Asup-Mimiti-Kaluar
SERDES	Serializer Deserializer
ECC	Kasalahan Koréksi Kode
FEC	Koréksi Kasalahan Teraskeun
SERR	Deteksi Kasalahan Tunggal (dina ECC, tiasa dilereskeun)
DERR	Deteksi Kasalahan Ganda (dina ECC, fatal)
PRBS	Sekuen binér pseudorandom
MAC	Média Aksés Controller. MAC kalebet sublayer protokol, lapisan transport, sareng lapisan tautan data.
PHY	Lapisan fisik. PHY ilaharna ngawengku lapisan fisik, SERDES, drivers, panarima tur CDR.
PCS	Sub-lapisan Coding Fisik
PMA	Kantétan Sedeng Fisik
RBD	RX panyangga reureuh
UI	Interval Unit = durasi bit serial
Jumlah RBD	RX panyangga reureuh datangna jalur panganyarna
RBD offset	RX panyangga reureuh kasempetan release
SH	Singkronkeun lulugu
TL	Lapisan angkutan
EMIB	Dipasang Multi-maot Interconnect Sasak

Tabél 3. Daptar Glosarium

istilah	Katerangan
Alat konverter	ADC atanapi DAC converter
Alat Logika	FPGA atanapi ASIC
oktét	Hiji grup 8 bit, porsi salaku input ka 64/66 encoder jeung kaluaran ti decoder nu
nyiwit	Sakumpulan 4 bit anu mangrupikeun unit kerja dasar tina spésifikasi JESD204C
Blok	Simbol 66-bit dihasilkeun ku skéma encoding 64/66
Laju Peunteun	Laju data éféktif link serial Laju Garis Jalur = (Mx Sx N'x 66/64 x FC) / L
Jam Patalina	Jam Tumbu = Laju Jalur Jalur / 66.
Pigura	Sakumpulan oktét padeukeut dimana posisi unggal oktét tiasa diidentipikasi ku ngarujuk kana sinyal alignment pigura.
Jam Pigura	Jam sistem anu dijalankeun dina laju pigura, éta kedah jam link 1x sareng 2x.

istilah	Katerangan
Samples per pigura jam	Samples per jam, total samples dina jam pigura pikeun alat converter.
LEMC	Jam internal dipaké pikeun align wates multiblock nambahan antara lajur jeung kana rujukan éksternal (SYSREF atanapi Subclass 1).
Subkelas 0	Taya rojongan pikeun latency deterministik. Data kudu geuwat dileupaskeun kana jalur ka jalur deskew on panarima.
Subkelas 1	Latensi deterministik ngagunakeun SYSREF.
Patalina Multipoint	Tumbu antar-alat sareng 2 atanapi langkung alat konverter.
64B / 66B Encoding	Kode garis anu peta data 64-bit kana 66 bit pikeun ngabentuk blok. Struktur data tingkat dasar nyaéta blok anu dimimitian ku lulugu singkronisasi 2-bit.

Tabel 4. Simbol

istilah	Katerangan
L	Jumlah jalur per alat konverter
M	Jumlah converters per alat
F	Jumlah oktét per pigura dina hiji jalur
S	Jumlah samples dikirimkeun per converter tunggal per siklus pigura
N	Resolusi konverter
N'	Jumlah total bit per sample dina format data pamaké
CS	Jumlah bit kontrol per konversi sample
CF	Jumlah kecap kontrol per periode jam pigura per link
HD	format data pamaké High Density
E	Jumlah multiblock dina multiblock nambahan

F-Genteng JESD204C Intel FPGA IP Desain Example Gancang Mimitian Guide

Desain F-Tile JESD204C Intel FPGA IP examples pikeun alat Intel Agilex gaduh testbench simulasi sareng desain hardware anu ngadukung kompilasi sareng uji hardware.
Anjeun tiasa ngahasilkeun F-Tile JESD204C desain examples ngaliwatan katalog IP dina software Intel Quartus® Prime Pro Edition.

Gambar 1. Pangwangunan Stages pikeun Desain Example

Desain ExampDiagram Blok

Gambar 2. F-Genteng JESD204C Desain ExampDiagram Blok tingkat luhur

Desain example diwangun ku modul handap:

• Sistim Desainer Platform
  • F-Genteng JESD204C Intel FPGA IP
  • JTAG ka sasak Avalon Master
  • Paralel I / O (PIO) controller
  • Serial Port Interface (SPI) -modul master- IOPLL
  • SYSREF generator
  • Example Desain (ED) kontrol CSR
  • Reset sequencers
• Sistim PLL
• Generator pola
• Pamariksaan pola

Tabél 5. Desain Example Modules

Komponén	Katerangan
Sistim Desainer Platform	Sistem Desainer Platform instantiates jalur data F-Tile JESD204C IP sareng périferal anu ngadukung.
F-Genteng JESD204C Intel FPGA IP	Subsistem Desainer Platform ieu ngandung TX sareng RX F-Tile JESD204C IPs anu instan sareng duplex PHY.
JTAG ka sasak Avalon Master	Sasak ieu nyayogikeun aksés host konsol sistem ka IP anu dipetakeun mémori dina desain ngaliwatan JTAG panganteur.
Paralel I / O (PIO) controller	controller Ieu nyadiakeun panganteur memori-dipetakeun pikeun sampling jeung nyetir Tujuan umum I / O port.
master SPI	modul ieu handles mindahkeun serial data konfigurasi ka panganteur SPI dina tungtung converter.
SYSREF generator	Generator SYSREF ngagunakeun jam link salaku jam rujukan sareng ngahasilkeun pulsa SYSREF pikeun F-Tile JESD204C IP. Catetan: Desain ieu example ngagunakeun generator SYSREF ka demonstrate duplex F-Genteng JESD204C IP link initialization. Dina aplikasi tingkat sistem F-Tile JESD204C subclass 1, anjeun kedah ngahasilkeun SYSREF tina sumber anu sami sareng jam alat.
IOPLL	Desain ieu example ngagunakeun IOPLL pikeun ngahasilkeun jam pamaké pikeun ngirimkeun data kana F-Genteng JESD204C IP.
ED Control CSR	Modul ieu nyayogikeun kontrol sareng status deteksi SYSREF, sareng kontrol pola uji sareng status.
Reset sequencers	Desain ieu example diwangun ku 2 reset sequencers: Reset Sequence 0—Ngatur reset ka TX/RX Avalon® streaming domain, Avalon memori-dipetakeun domain, inti PLL, TX PHY, TX inti, jeung SYSREF generator. Runtuyan Reset 1—Ngatur reset ka RX PHY jeung RX core.
Sistim PLL	Sumber jam primér pikeun F-ubin teuas IP na EMIB pameuntasan.
Generator pola	Generator pola ngahasilkeun PRBS atanapi ramp pola.
Pamariksaan pola	Checker pola verifies PRBS atawa ramp pola narima, sarta umbul kasalahan nalika eta manggih mismatch data sample.

Sarat parangkat lunak

Intel ngagunakeun software handap pikeun nguji ex designamples dina sistem Linux:

• software Intel Quartus Prime Pro Edition
• Questa * / ModelSim * atanapi VCS * / VCS MX simulator

Ngahasilkeun Desain

Pikeun ngahasilkeun desain example ti redaktur parameter IP:

1. Jieun proyék targeting kulawarga alat Intel Agilex F-ubin tur pilih alat nu dipikahoyong.
2. Dina Katalog IP, Alat ➤ Katalog IP, pilih F-Tile JESD204C Intel FPGA IP.
3. Sebutkeun nami tingkat luhur sareng polder pikeun variasi IP khusus anjeun. Pencét OK. Editor parameter nambihan .ip tingkat luhur file ka proyék ayeuna sacara otomatis. Upami anjeun dipenta pikeun nambahkeun .ip sacara manual file kana proyék, klik Project ➤ Tambah / Cabut Files dina Project pikeun nambahkeun éta file.
4. Dina Examptab Desain, nangtukeun ex designample parameter sakumaha ditétélakeun dina Desain Example Parameter.
5. Klik Generate Exampjeung Desain.

Parangkat lunak ngahasilkeun sadaya desain files dina sub-diréktori. Ieu files diperlukeun pikeun ngajalankeun simulasi jeung kompilasi.

Desain Example Parameter
F-Tile JESD204C Intel FPGA IP editor parameter ngawengku Example tab Desain pikeun anjeun nangtukeun parameter tangtu saméméh generating ex designample.

Tabél 6. Parameter dina Exampjeung Tab Desain

Parameter	Pilihan	Katerangan
Pilih Desain	Kontrol Konsol Sistem Euweuh	Pilih kontrol konsol sistem pikeun aksés ex designampjalur data le ngaliwatan konsol sistem.
simulasi	Hurung, Pareuman	Hurungkeun pikeun IP pikeun ngahasilkeun perlu files pikeun simulating desain example.
Sintésis	Hurung, Pareuman	Hurungkeun pikeun IP pikeun ngahasilkeun perlu files pikeun Intel Quartus Prime kompilasi jeung hardware démo.
format HDL (pikeun simulasi)	Verilog VDHL	Pilih format HDL tina RTL files pikeun simulasi.
format HDL (pikeun sintésis)	Verilog wungkul	Pilih format HDL tina RTL files pikeun sintésis.

Parameter	Pilihan	Katerangan
Ngahasilkeun modul SPI 3- kawat	Hurung, Pareuman	Hurungkeun pikeun ngaktipkeun panganteur SPI 3-kawat tinimbang 4-kawat.
Modeu Sysref	Hiji tembakan périodik Gapped périodik	Pilih naha anjeun hoyong alignment SYSREF janten mode pulsa hiji-shot, périodik, atanapi périodik gapped, dumasar kana syarat desain sareng kalenturan waktos anjeun. Hiji-shot—Pilih pilihan ieu pikeun ngaktipkeun SYSREF jadi mode pulsa hiji-shot. nilai sysref_ctrl [17] register bit urang 0. Saatos F-Tile JESD204C IP reset deasserts, ngarobah sysref_ctrl [17] nilai register tina 0 ka 1, lajeng ka 0, pikeun hiji-shot SYSREF pulsa. Périodik—SYSREF dina modeu périodik boga siklus tugas 50:50. jaman SYSREF nyaeta E * SYSREF_MULP. Gapped périodik-SYSREF boga siklus tugas programmable of granularity tina 1 siklus link jam. jaman SYSREF nyaeta E * SYSREF_MULP. Pikeun setelan siklus tugas kaluar-of-rentang, blok generasi SYSREF kedah otomatis infer 50:50 siklus tugas. Rujuk kana SYSREF Generator bagian pikeun émbaran nu langkung lengkep ihwal SYSREF jaman.
Pilih papan	Euweuh	Pilih dewan pikeun ex designample. Euweuh-Pilihan ieu teu kaasup aspék hardware pikeun ex designample. Sadaya tugas pin bakal disetel ka pin virtual.
Pola Tés	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pilih pola generator sareng pola uji checker. Pola generator-JESD204C ngarojong PRBS pola generator per data sample. Ieu ngandung harti yén lebar data nyaéta pilihan N + CS. PRBS pola generator na Checker mangpaat pikeun nyieun data sample stimulus pikeun nguji sarta teu cocog sareng modeu test PRBS dina ADC / DAC converter. Ramp Pola Generator-JESD204C link lapisan beroperasi normal tapi angkutan engké ditumpurkeun jeung input ti formatter teu dipalire. Unggal jalur ngirimkeun aliran oktét idéntik anu ningkat tina 0x00 ka 0xFF teras diulang. Ramp test pola diaktipkeun ku prbs_test_ctl. PRBS Pattern Checker-JESD204C PRBS scrambler nyinkronkeun diri sareng diperkirakeun yén nalika inti IP tiasa nga-decode link, siki scrambling parantos nyingkronkeun. PRBS scrambling siki bakal nyandak up 8 oktét ka timer initialize. Ramp Pola Checker-JESD204C scrambling nyaeta timer nyingkronkeun sarta diperkirakeun yén nalika inti IP bisa decode link up, siki scrambling geus nyingkronkeun. The oktet valid munggaran dimuat salaku ramp nilai awal. Data saterusna kudu increment nepi ka 0xFF jeung gulung leuwih ka 0x00. Ramp Pamariksaan pola kedah mariksa pola anu sami dina sadaya jalur.
Aktipkeun loopback serial internal	Hurung, Pareuman	Pilih loopback serial internal.
Aktipkeun Saluran Komando	Hurung, Pareuman	Pilih pola saluran paréntah.

Struktur Diréktori
Desain F-Tile JESD204C example directories ngandung dihasilkeun files pikeun desain examples.

Gambar 3. Struktur Diréktori pikeun F-Genteng JESD204C Intel Agilex Desain Example

Tabél 7. Diréktori Files

Polder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulasi / mentor	modelsim_sim.tcl tb_top_waveform.do
simulasi / synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulating Desain Exampjeung Testbench

Desain example testbench simulates desain Anjeun dihasilkeun.

Gambar 4. Prosedur

Pikeun simulasi desain, laksanakeun léngkah-léngkah ieu:

1. Robah diréktori kerja kaample_design_directory>/simulasi/ .
2. Dina garis paréntah, ngajalankeun skrip simulasi. Tabel di handap ieu nunjukkeun paréntah pikeun ngajalankeun simulator anu dirojong.

Simulator	Paréntah
Questa / ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (tanpa Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulasi ditungtungan ku pesen anu nunjukkeun naha ngajalankeun éta suksés atanapi henteu.

Gambar 5. Simulasi suksés
Angka ieu nunjukkeun pesen simulasi anu suksés pikeun simulator VCS.

Nyusun Desain Example

Pikeun nyusun kompilasi-hijina example proyék, tuturkeun léngkah ieu:

1. Pastikeun desain kompilasi example generasi geus réngsé.
2. Dina parangkat lunak Intel Quartus Prime Pro Edition, buka proyék Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Dina menu Processing, klik Mimitian Kompilasi.

Katerangan lengkep pikeun F-Tile JESD204C Desain Example

Desain F-Tile JESD204C example nunjukkeun pungsionalitas ngalirkeun data ngagunakeun mode loopback.
Anjeun tiasa nangtukeun setélan parameter tina pilihan anjeun sarta ngahasilkeun ex designample.
Desain example sadia ngan dina modeu duplex duanana Base na PHY varian. Anjeun tiasa milih Base wungkul atanapi PHY ngan varian tapi IP bakal ngahasilkeun ex desainample pikeun duanana Base na PHY.

Catetan:  Sababaraha konfigurasi laju data anu luhur tiasa gagal dina waktosna. Pikeun ngahindarkeun gagalna waktos, pertimbangkeun nangtukeun nilai multiplier frékuénsi jam pigura handap (FCLK_MULP) dina tab Konfigurasi tina F-Tile JESD204C Intel FPGA IP editor parameter.

Komponén Sistim

Desain F-Tile JESD204C example nyadiakeun aliran kontrol basis software anu ngagunakeun Unit kontrol teuas sareng atawa henteu sareng rojongan konsol sistem.

Desain example ngamungkinkeun hiji otomatis link up dina modeu loopback internal tur éksternal.

JTAG ka Avalon Master Bridge
The JTAG ka Avalon Master Bridge nyadiakeun sambungan antara sistem host pikeun ngakses memori-dipetakeun F-Tile JESD204C IP jeung kontrol IP periferal sarta registers status ngaliwatan J.TAG panganteur.

Gambar 6. Sistem sareng JTAG mun Avalon Master Sasak Core

Catetan:  Jam sistem kedah sahenteuna 2X langkung gancang tibatan jam JTAG jam. Jam sistem nyaéta mgmt_clk (100MHz) dina desain ieu example.

Paralel I / O (PIO) Inti
Input paralel / kaluaran (PIO) inti jeung panganteur Avalon nyadiakeun panganteur memori-dipetakeun antara hiji Avalon memori-dipetakeun budak port jeung tujuan umum I / O palabuhan. I/O port nyambungkeun boh kana on-chip user logic, atawa ka I/O pins anu nyambungkeun ka alat éksternal ka FPGA.

Gambar 7. Inti PIO sareng Port Input, Port Output, sareng Rojongan IRQ
Sacara standar, komponén Platform Designer nganonaktipkeun Interrupt Service Line (IRQ).

Port PIO I/O ditugaskeun dina HDL tingkat luhur file (status io_ pikeun palabuhan input, kontrol io_ pikeun palabuhan kaluaran).

tabél di handap ngajelaskeun konektipitas sinyal pikeun status jeung kontrol I / O palabuhan ka switch DIP na LED dina kit ngembangkeun.

meja 8. PIO Core I / palabuhan O

Palabuhan	Bit	Sinyal
Out_port	0	USER_LED SPI programming rengse
	31:1	Ditangtayungan
In_port	0	USER_DIP loopback serial internal ngaktifkeun Pareum = 1 Dina = 0
	1	USER_DIP FPGA-generate SYSREF ngaktifkeun Pareum = 1 Dina = 0
	31:2	Ditangtayungan.

Guru SPI
Modul master SPI mangrupikeun komponén Desainer Platform standar dina perpustakaan standar Katalog IP. Modul ieu nganggo protokol SPI pikeun ngagampangkeun konfigurasi konverter éksternal (pikeun example, ADC, DAC, jeung generator jam éksternal) ngaliwatan spasi register terstruktur di jero alat ieu.

Master SPI gaduh antarmuka anu dipetakeun mémori Avalon anu nyambung ka master Avalon (JTAG ka sasak master Avalon) via interkonéksi anu dipetakeun memori Avalon. Master SPI nampi paréntah konfigurasi tina master Avalon.

Modul master SPI ngadalikeun nepi ka 32 budak SPI bebas. Laju baud SCLK dikonpigurasi ka 20 MHz (bisa dibagi 5).
modul ieu ngonpigurasi ka 4-kawat, panganteur lebar 24-bit. Lamun pilihan Generate 3-Kawat SPI Module dipilih, hiji modul tambahan instantiated pikeun ngarobah kaluaran 4-kawat master SPI ka 3-kawat.

IOPLL
IOPLL ngahasilkeun jam anu diperyogikeun pikeun ngahasilkeun frame_clk sareng link_clk. Jam rujukan ka PLL tiasa dikonfigurasi tapi dugi ka laju data/faktor 33.

• Pikeun desain example nu ngarojong laju data 24.33024 Gbps, laju jam pikeun frame_clk na link_clk nyaeta 368.64 MHz.
• Pikeun desain example nu ngarojong laju data 32 Gbps, laju jam pikeun frame_clk na link_clk nyaeta 484.848 MHz.

SYSREF generator
SYSREF mangrupikeun sinyal waktos kritis pikeun parobihan data kalayan antarmuka F-Tile JESD204C.

Generator SYSREF dina desain example dipaké pikeun duplex JESD204C IP link initialization tujuan démo wungkul. Dina aplikasi tingkat sistem JESD204C subclass 1, anjeun kedah ngahasilkeun SYSREF tina sumber anu sami sareng jam alat.

Pikeun F-Tile JESD204C IP, multiplier SYSREF (SYSREF_MULP) tina register kontrol SYSREF ngahartikeun jaman SYSREF, nu mangrupakeun n-integer sababaraha parameter E.

Anjeun kedah mastikeun E*SYSREF_MULP ≤16. Pikeun example, lamun E = 1, setelan légal pikeun SYSREF_MULP kudu aya dina 1-16, sarta lamun E = 3, setelan légal pikeun SYSREF_MULP kudu dina 1-5.

Catetan:  Upami anjeun nyetél SYSREF_MULP di luar jangkauan, generator SYSREF bakal ngalereskeun setélan ka SYSREF_MULP=1.
Anjeun tiasa milih naha anjeun hoyong jinis SYSREF janten pulsa hiji-shot, périodik, atanapi périodik gapped ngaliwatan Ex.amptab Desain dina F-Tile JESD204C Intel FPGA IP editor parameter.

Tabél 9. Examples periodik sarta Gapped périodik SYSREF counter

E	SYSREF_MULP	PERIODE SYSREF (E*SYSREF_MULP* 32)	Siklus tugas	Katerangan
1	1	32	1..31 (Bisa diprogram)	Gapped périodik
1	1	32	16 (Dibereskeun)	périodik
1	2	64	1..63 (Bisa diprogram)	Gapped périodik
1	2	64	32 (Dibereskeun)	périodik
1	16	512	1..511 (Bisa diprogram)	Gapped périodik
1	16	512	256 (Dibereskeun)	périodik
2	3	19	1..191 (Bisa diprogram)	Gapped périodik
2	3	192	96 (Dibereskeun)	périodik
2	8	512	1..511 (Bisa diprogram)	Gapped périodik
2	8	512	256 (Dibereskeun)	périodik
2	9 (Haram)	64	32 (Dibereskeun)	Gapped périodik
2	9 (Haram)	64	32 (Dibereskeun)	périodik

 

meja 10. SYSREF Control ngadaptar
Anjeun tiasa sacara dinamis ngonpigurasikeun deui registers kontrol SYSREF upami setélan ngadaptar béda ti setélan anu anjeun atur nalika anjeun nyiptakeun desain ex.ample. Konpigurasikeun SYSREF registers saméméh F-Tile JESD204C Intel FPGA IP kaluar tina reset. Lamun anjeun milih generator SYSREF éksternal ngaliwatan
sysref_ctrl [7] ngadaptar bit, anjeun tiasa malire setelan pikeun tipe SYSREF, multiplier, siklus tugas jeung fase.

bit	Nilai standar	Katerangan
sysref_ctrl[1:0]	2'b00: Hiji-shot 2'b01: périodik 2'b10: Gapped périodik	tipe SYSREF. Nilai standar gumantung kana setelan mode SYSREF dina Example Desain tab dina F-Tile JESD204C Intel FPGA IP editor parameter.
sysref_ctrl[6:2]	5 b00001	SYSREF multiplier. Widang SYSREF_MULP ieu lumaku pikeun tipe SYSREF periodik jeung gapped-periodik. Anjeun kudu ngonpigurasikeun nilai multiplier pikeun mastikeun nilai E * SYSREF_MULP antara 1 nepi ka 16 saméméh F-Tile JESD204C IP kaluar tina reset. Lamun nilai E*SYSREF_MULP kaluar tina rentang ieu, nilai multiplier standar 5'b00001.
sysref_ctrl[7]	Jalur data duplex: 1'b1 Simplex TX atanapi RX jalur data: 1'b0	SYSREF pilih. Nilai standar gumantung kana setelan jalur data dina Examptab Desain dina F-Tile JESD204C Intel FPGA IP editor parameter. 0: Simplex TX atanapi RX (SYSREF éksternal) 1: Duplex (SYSREF internal)
sysref_ctrl[16:8]	9h0	Siklus tugas SYSREF nalika jinis SYSREF périodik atanapi périodik gapped. Anjeun kedah ngonpigurasikeun siklus tugas sateuacan F-Tile JESD204C IP kaluar tina reset. nilai maksimum = (E * SYSREF_MULP * 32) -1 Pikeun example: 50% siklus tugas = (E * SYSREF_MULP * 32) / 2 Daur tugas ingkar 50% mun anjeun teu ngonpigurasikeun widang register ieu, atawa lamun ngonpigurasikeun widang register ka 0 atawa leuwih ti nilai maksimum diwenangkeun.
sysref_ctrl[17]	1 b0	Kontrol manual nalika tipe SYSREF hiji-shot. Tulis 1 pikeun nyetél sinyal SYSREF ka luhur. Tulis 0 pikeun ngeset sinyal SYSREF ka low. Anjeun kedah nyerat 1 teras 0 pikeun nyiptakeun pulsa SYSREF dina modeu hiji-shot.
sysref_ctrl[31:18]	22h0	Ditangtayungan.

Reset Sequencers
Desain ieu example diwangun ku dua sequencers reset:

• Reset Sequence 0—Ngatur reset kana domain streaming TX/RX Avalon, domain anu dipetakeun memori Avalon, inti PLL, TX PHY, inti TX, sareng generator SYSREF.
• Runtuyan Reset 1—Ngatur reset ka RX PHY sareng RX Core.

3-Kawat SPI
modul ieu pilihan pikeun ngarobah panganteur SPI ka 3-kawat.

Sistim PLL
F-ubin boga tilu on-board sistem PLLs. Sistem PLL ieu mangrupikeun sumber jam utama pikeun IP keras (MAC, PCS, sareng FEC) sareng pameuntasan EMIB. Ieu ngandung harti yén, mun anjeun migunakeun sistem PLL modus clocking, blok teu clocked ku jam PMA sarta henteu gumantung kana jam datang ti inti FPGA. Unggal sistem PLL ukur ngahasilkeun jam pakait sareng hiji panganteur frékuénsi. Pikeun example, anjeun peryogi dua sistem PLLs pikeun ngajalankeun hiji panganteur dina 1 GHz sarta hiji panganteur dina 500 MHz. Ngagunakeun sistem PLL ngamungkinkeun anjeun ngagunakeun unggal jalur sacara mandiri tanpa parobahan jam jalur anu mangaruhan jalur tatangga.
Unggal sistem PLL tiasa nganggo salah sahiji tina dalapan jam rujukan FGT. Sistem PLL tiasa ngabagi jam rujukan atanapi gaduh jam rujukan anu béda. Unggal panganteur bisa milih mana sistem PLL eta ngagunakeun, tapi, sakali dipilih, éta dibereskeun, teu reconfigurable maké reconfiguration dinamis.

Émbaran patali
F-ubin Arsitéktur sarta PMA na FEC Direct PHY IP Guide pamaké

Inpo nu langkung lengkep ihwal sistem PLL mode clocking dina alat Intel Agilex F-ubin.

Pola Generator sareng Checker
Generator pola sareng pamariksaan mangpaat pikeun nyiptakeun dataamples jeung ngawaskeun pikeun tujuan nguji.
meja 11. Dirojong Pola generator

Pola Generator	Katerangan
PRBS pola generator	Desain F-Tile JESD204C exampGenerator pola PRBS ngadukung tingkat polinomial di handap ieu: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator pola	The ramp increments nilai pola ku 1 keur unggal s saterusnaample kalawan lebar generator N, sarta gulungan leuwih kana 0 lamun sagala bit dina sample aya 1. Aktipkeun ramp generator pola ku nulis 1 mun bit 2 tina tst_ctl register tina blok kontrol ED.
Saluran paréntah ramp generator pola	Desain F-Tile JESD204C example ngarojong paréntah channel ramp generator pola per jalur. The ramp increments nilai pola ku 1 per 6 bit kecap paréntah. Bibit awal mangrupikeun pola paningkatan dina sadaya jalur.

meja 12. Dirojong Pola Checker

Pola Checker	Katerangan
Pamariksaan pola PRBS	Sikina scrambling dina checker pola disingkronkeun diri nalika F-Tile JESD204C IP ngahontal alignment deskew. Pamariksa pola merlukeun 8 oktét pikeun siki scrambling pikeun nyinkronkeun diri.
Ramp mariksa pola	Data valid munggaran sample pikeun tiap converter (M) dimuat salaku nilai awal ramp pola. Data saterusna sampnilai les kedah ningkat ku 1 dina unggal siklus jam nepi ka maksimum lajeng gulung ka 0.

Pola Checker	Katerangan
	Pikeun example, nalika S = 1, N = 16 sarta WIDTH_MULP = 2, lebar data per converter nyaeta S * WIDTH_MULP * N = 32. Data maksimum sampnilai le nyaeta 0xFFFF. The ramp pameriksa pola marios yén pola anu sami ditampi di sadaya konvérsi.
Saluran paréntah ramp mariksa pola	Desain F-Tile JESD204C example ngarojong paréntah channel ramp mariksa pola. Kecap paréntah kahiji (6 bit) narima dimuat salaku nilai awal. Kecap paréntah saterusna dina jalur anu sarua kudu increment nepi ka 0x3F jeung gulung leuwih ka 0x00. Saluran paréntah ramp pola Checker cék pikeun ramp pola dina sakabéh jalur.

F-Genteng JESD204C TX jeung RX IP
Desain ieu example ngidinan Anjeun pikeun ngonpigurasikeun unggal TX / RX dina modeu simpléks atawa mode duplex.
Konfigurasi duplex ngamungkinkeun demonstrasi fungsionalitas IP nganggo loopback serial internal atanapi éksternal. CSRs dina IP teu dioptimalkeun jauh pikeun ngidinan kontrol IP jeung observasi status.

F-Genteng JESD204C Desain Example Jam sareng Reset

Desain F-Tile JESD204C example boga susunan jam na reset sinyal.

Tabél 13.Desain Exampjeung Jam

Sinyal Jam	Arah	Katerangan
mgmt_clk	Input	Jam diferensial LVDS kalayan frékuénsi 100 MHz.
refclk_xcvr	Input	Jam rujukan transceiver kalayan frékuénsi laju data/faktor 33.
refclk_core	Input	Jam rujukan inti kalayan frékuénsi anu sami sareng refclk_xcvr.
in_sysref	Input	sinyal SYSREF. Frékuénsi SYSREF maksimum nyaéta laju data / (66x32xE).
sysref_out	Kaluaran
txlink_clk rxlink_clk	Internal	Jam link TX sareng RX kalayan frékuénsi data / 66.
txframe_clk rxframe_clk	Internal	Jam pigura TX sareng RX kalayan frékuénsi data rate/33 (FCLK_MULP=2) Jam pigura TX sareng RX kalayan frékuénsi data rate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Internal	Jam fase TX sareng RX kalayan frekuensi laju data/66 (FCLK_MULP=2) Jam fase TX sareng RX sok luhur (1'b1) nalika FCLK_MULP = 1
spi_SCLK	Kaluaran	jam laju baud SPI kalawan frékuénsi 20 MHz.

Nalika anjeun ngamuat desain example kana alat FPGA, acara ninit_done internal mastikeun yén JTAG ka Avalon Master sasak geus di reset ogé sagala blok séjén.

Generator SYSREF boga reset bebas na pikeun nyuntik hubungan Asynchronous ngahaja pikeun jam txlink_clk na rxlink_clk. Metoda ieu leuwih komprehensif dina emulating sinyal SYSREF ti chip jam éksternal.

Tabél 14. Desain Example Resets

Reset Sinyal	Arah	Katerangan
global_rst_n	Input	Pencét tombol reset global pikeun sadaya blok, iwal JTAG ka sasak Avalon Master.
ninit_done	Internal	Kaluaran tina Reset Release IP pikeun JTAG ka sasak Avalon Master.
edctl_rst_n	Internal	Blok Kontrol ED direset ku JTAG ka sasak Avalon Master. The hw_rst na global_rst_n port teu ngareset blok ED Control.
hw_mimiti	Internal	Negeskeun na deassert hw_rst ku nulis ka rst_ctl register tina blok ED Control. mgmt_rst_in_n negeskeun nalika hw_rst ditegeskeun.
mgmt_mimiti_di_n	Internal	Reset pikeun antarmuka anu dipetakeun mémori Avalon tina sababaraha IP sareng input tina sequencer reset:  j20c_reconfig_reset pikeun F-Tile JESD204C IP duplex PHY Asalna spi_rst_n pikeun master SPI pio_rst_n pikeun status jeung kontrol PIO reset_in0 port of reset sequencer 0 jeung 1 The global_rst_n, hw_rst, atawa edctl_rst_n port negeskeun reset on mgmt_rst_in_n.
sysref_rst_n	Internal	Reset pikeun blok generator SYSREF dina blok ED Control ngagunakeun sequencer reset 0 reset_out2 port. The reset sequencer 0 reset_out2 port deassers reset lamun PLL inti dikonci.
core_pll_rst	Internal	Ngareset PLL inti ngaliwatan sequencer reset 0 reset_out0 port. PLL inti ngareset nalika mgmt_rst_in_n reset ditegeskeun.
j204c_tx_avs_rst_n	Internal	Ngareset F-Tile JESD204C TX Avalon memori-dipetakeun panganteur ngaliwatan reset sequencer 0. TX Avalon memori-dipetakeun panganteur negeskeun nalika mgmt_rst_in_n negeskeun.
j204c_rx_avs_rst_n	Internal	Ngareset F-Tile JESD204C TX Avalon memori-dipetakeun panganteur ngaliwatan reset sequencer 1. RX Avalon memori-dipetakeun panganteur negeskeun nalika mgmt_rst_in_n negeskeun.
j204c_tx_rst_n	Internal	Reset link F-Tile JESD204C TX jeung lapisan angkutan di txlink_clk, sarta txframe_clk, domain. The reset sequencer 0 reset_out5 port resets j204c_tx_rst_n. reset Ieu deasserts lamun PLL inti dikonci, sarta sinyal tx_pma_ready na tx_ready negeskeun.
j204c_rx_rst_n	Internal	Reset link F-Tile JESD204C RX sareng lapisan transport di domain, rxlink_clk, sareng rxframe_clk.

Reset Sinyal	Arah	Katerangan
		The reset sequencer 1 reset_out4 port resets j204c_rx_rst_n. reset Ieu deasserts lamun inti PLL dikonci, sarta rx_pma_ready na rx_ready sinyal negeskeun.
j204c_tx_rst_ack_n	Internal	Reset sinyal sasalaman nganggo j204c_tx_rst_n.
j204c_rx_rst_ack_n	Internal	Reset sinyal sasalaman nganggo j204c_rx_rst_n.

Gambar 8. Diagram Timing pikeun Desain Example Resets

F-Genteng JESD204C Desain Example Sinyal

meja 15. Sinyal Interface Sistim

Sinyal	Arah	Katerangan
Jam sareng Reset
mgmt_clk	Input	100 jam MHz pikeun manajemén sistem.
refclk_xcvr	Input	Jam rujukan pikeun F-tile UX QUAD sareng System PLL. Sarua jeung laju data/faktor 33.
refclk_core	Input	Jam rujukan PLL inti. Larapkeun frékuénsi jam sarua refclk_xcvr.
in_sysref	Input	Sinyal SYSREF ti generator SYSREF éksternal pikeun JESD204C Subclass 1 palaksanaan.
sysref_out	Kaluaran	Sinyal SYSREF pikeun JESD204C Subclass 1 palaksanaan dihasilkeun ku alat FPGA pikeun desain example link tujuan initialization wungkul.

 

Sinyal	Arah	Katerangan
SPI
spi_SS_n[2:0]	Kaluaran	Aktif low, SPI budak pilih sinyal.
spi_SCLK	Kaluaran	jam séri SPI.
spi_sdio	Input / Kaluaran	Data kaluaran ti master ka budak éksternal. Input data ti budak éksternal ka master.

Sinyal	Arah	Katerangan
Catetan:Nalika pilihan Generate 3-Wire SPI Module diaktipkeun.
spi_MISO Catetan: Nalika pilihan Generate 3-Kawat SPI Module teu diaktipkeun.	Input	Input data ti budak éksternal ka master SPI.
spi_MOSI Catetan: Nalika pilihan Generate 3-Kawat SPI Module teu diaktipkeun.	Kaluaran	Data kaluaran ti master SPI ka budak éksternal.

 

Sinyal	Arah	Katerangan
ADC / DAC
tx_serial_data[LINK*L-1:0]	Kaluaran	Diferensial data kaluaran serial speed tinggi mun DAC. jam ieu study dina aliran data serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Diferensial data input serial speed tinggi ti ADC. Jam ieu pulih tina aliran data serial.
rx_serial_data_n[LINK*L-1:0]

 

Sinyal	Arah	Katerangan
Tujuan Umum I/O
pamaké_dipingpin[3:0]	Kaluaran	Nunjukkeun status pikeun kaayaan di handap ieu: [0]: SPI programming rengse [1]: kasalahan link TX [2]: Kasalahan link RX [3]: Kasalahan pameriksa pola pikeun data streaming Avalon
pamaké_dip[3:0]	Input	Input switch DIP mode pamaké: [0]: loopback serial internal ngaktifkeun [1]: FPGA-generate SYSREF ngaktifkeun [3:2]: Ditangtayungan

 

Sinyal	Arah	Katerangan
Out-of-band (OOB) jeung Status
rx_patchk_data_error[LINK-1:0]	Kaluaran	Nalika sinyal ieu ditegeskeun, éta nunjukkeun pameriksa pola parantos mendakan kasalahan.
rx_link_error[LINK-1:0]	Kaluaran	Lamun sinyal ieu negeskeun, éta nunjukkeun JESD204C RX IP geus negeskeun interupsi.
tx_link_error[LINK-1:0]	Kaluaran	Nalika sinyal ieu negeskeun, éta nunjukkeun JESD204C TX IP geus negeskeun interupsi.
emb_lock_out	Kaluaran	Nalika sinyal ieu negeskeun, éta nunjukkeun JESD204C RX IP parantos ngahontal konci EMB.
sh_lock_out	Kaluaran	Nalika sinyal ieu negeskeun, éta nunjukkeun JESD204C RX IP singkronisasi lulugu dikonci.

 

Sinyal	Arah	Katerangan
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Nunjukkeun naha converter sample data kana lapisan aplikasi valid atawa teu valid. 0: Data teu valid 1: Data sah
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Parabot Parobah sample data kana lapisan aplikasi.

F-Genteng JESD204C Desain Example Control ngadaptar

Desain F-Tile JESD204C example registers dina blok ED Control ngagunakeun byte-addressing (32 bit).

Tabél 16. Desain Example Peta Alamat
Ieu 32-bit ED Control block registers dina domain mgmt_clk.

komponén	Alamat
F-Genteng JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Genteng JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrol SPI	0x0102_0000 – 0x0102_001F
Kontrol PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Reset Sequencer 0	0x0102_0100 – 0x0102_01FF
Reset Sequencer 1	0x0102_0200 – 0x0102_02FF
Kontrol ED	0x0102_0400 – 0x0102_04FF
F-Genteng JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

meja 17. ngadaptar Aksés Tipe jeung Harti
tabél ieu ngajelaskeun tipe aksés register pikeun Intel FPGA IPs.

Tipe Aksés	Harti
RO/V	Software baca wungkul (euweuh pangaruh dina nulis). nilaina bisa rupa-rupa.
RW	Parangkat lunak maca sareng ngabalikeun nilai bit ayeuna. Software nyerat sareng nyetél bit kana nilai anu dipikahoyong.
RW1C	Parangkat lunak maca sareng ngabalikeun nilai bit ayeuna. Software nyerat 0 sareng teu aya pangaruhna. Software nyerat 1 sareng mupus bit ka 0 upami bit parantos disetel ka 1 ku hardware. Hardware nyetél bit ka 1. Software clear ngagaduhan prioritas anu langkung luhur tibatan set hardware.

meja 18. ED Control Alamat Peta

Ngimbangan	Ngadaptar Ngaran
0x00	rst_ctl
0x04	kahiji_sts0
dituluykeun…

Ngimbangan	Ngadaptar Ngaran
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

meja 19. ED Control Blok Control na Status registers

Byte Ngimbangan	Ngadaptar	Ngaran	Aksés	Reset	Katerangan
0x00	rst_ctl	rst_assert	RW	0x0	Reset kadali. [0]: Tulis 1 pikeun negeskeun reset. (hw_rst) Tulis 0 deui pikeun deassert reset. [31:1]: Ditangtayungan.
0x04	kahiji_sts0	rst_status	RO/V	0x0	Reset status. [0]: Inti PLL status dikonci. [31:1]: Ditangtayungan.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Status deteksi ujung SYSREF pikeun generator SYSREF internal atanapi éksternal. [0]: nilai 1 Nunjukkeun SYSREF rising ujung dideteksi pikeun subclass 1 operasi. Software tiasa nyerat 1 pikeun mupus bit ieu pikeun ngaktifkeun deteksi ujung SYSREF énggal. [31:1]: Ditangtayungan.
0x40	sysref_ctl	sysref_contr ol	RW	Jalur data duplex Hiji-shot: 0x00080	kontrol SYSREF. ngarujuk kana Tabél 10 dina kaca 17 pikeun émbaran nu langkung lengkep ihwal pamakean register ieu.
				Périodik:	Catetan: Nilai reset gumantung kana
				0x00081	tipe SYSREF sareng F-Tile
				Gapped- périodik:	JESD204C IP jalur data setélan parameter.
				0x00082
				TX atanapi RX data
				jalur
				Hiji tembakan:
				0x00000
				Périodik:
				0x00001
				Gap-
				périodik:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Status SYSREF. register Ieu ngandung jaman SYSREF panganyarna na setélan siklus tugas tina generator SYSREF internal. ngarujuk kana Tabél 9 dina kaca 16 pikeun nilai légal periode SYSREF jeung siklus tugas.
dituluykeun…

Byte Ngimbangan	Ngadaptar	Ngaran	Aksés	Reset	Katerangan
					[8:0]: jaman SYSREF. Nalika nilaina 0xFF, éta jaman SYSREF = 255 Lamun nilai lamun 0x00, jaman SYSREF = 256. [17:9]: SYSREF siklus tugas. [31:18]: Ditangtayungan.
0x80	tst_ctl	tst_control	RW	0x0	Kontrol tés. Anggo register ieu pikeun ngaktipkeun pola uji anu béda pikeun generator pola sareng pameriksa. [1:0] = Widang cadangan [2] = ramp_test_ctl 1'b0 = Aktipkeun PRBS pola generator na Checker 1'b1 = Aktipkeun ramp generator pola na Checker [31:3]: Ditangtayungan.
0x8c	tst_err0	tst_error	RW1C	0x0	Bandéra kasalahan pikeun Patalina 0. Nalika bit 1'b1, eta nunjukkeun kasalahan geus lumangsung. Anjeun kedah ngabéréskeun kasalahan sateuacan nyerat 1'b1 kana bit masing-masing pikeun mupus bandéra kasalahan. [0] = Pola checker error [1] = tx_link_error [2] = rx_link_error [3] = Komando pola checker error [31:4]: Ditangtayungan.

Sajarah Révisi Dokumén pikeun F-Tile JESD204C Intel FPGA IP Design Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2021.10.11	21.3	1.0.0	Pelepasan awal.

Dokumén / Sumberdaya

intel F-Genteng JESD204C Intel FPGA IP Desain Example [pdf] Pituduh pamaké F-Genteng JESD204C Intel FPGA IP Desain Example, F-Genteng JESD204C, Intel FPGA IP Desain Example, Desain IP Example, Desain Example

Rujukan

• Manual pamaké