F-Tile JESD204C Intel FPGA IP Design Example

អំពី F-Tile JESD204C Intel® FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់នេះផ្តល់នូវលក្ខណៈពិសេស ការណែនាំអំពីការប្រើប្រាស់ និងការពិពណ៌នាលម្អិតអំពីការរចនា examples សម្រាប់ F-Tile JESD204C Intel® FPGA IP ដោយប្រើឧបករណ៍ Intel Agilex™ ។

ទស្សនិកជនដែលមានបំណង

ឯកសារនេះត្រូវបានបម្រុងទុកសម្រាប់៖

• ស្ថាបត្យកររចនាដើម្បីធ្វើការជ្រើសរើស IP ក្នុងដំណាក់កាលធ្វើផែនការរចនាកម្រិតប្រព័ន្ធ
• អ្នករចនាផ្នែករឹងនៅពេលបញ្ចូល IP ទៅក្នុងការរចនាកម្រិតប្រព័ន្ធរបស់ពួកគេ។
• វិស្វករផ្តល់សុពលភាពកំឡុងពេលពិសោធកម្រិតប្រព័ន្ធ និងដំណាក់កាលសុពលភាពផ្នែករឹង

ឯកសារពាក់ព័ន្ធ
តារាងខាងក្រោមរាយបញ្ជីឯកសារយោងផ្សេងទៀតដែលទាក់ទងនឹង F-Tile JESD204C Intel FPGA IP ។

តារាងទី 1. ឯកសារពាក់ព័ន្ធ

ឯកសារយោង	ការពិពណ៌នា
F-Tile JESD204C Intel FPGA មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP	ផ្តល់ព័ត៌មានអំពី F-Tile JESD204C Intel FPGA IP ។
F-Tile JESD204C Intel FPGA IP កំណត់ចំណាំ	រាយបញ្ជីការផ្លាស់ប្តូរដែលបានធ្វើឡើងសម្រាប់ F-Tile JESD204C F-Tile JESD204C នៅក្នុងការចេញផ្សាយជាក់លាក់មួយ។
សន្លឹកទិន្នន័យឧបករណ៍ Intel Agilex	ឯកសារនេះពិពណ៌នាអំពីលក្ខណៈអគ្គិសនី លក្ខណៈប្តូរ ការកំណត់រចនាសម្ព័ន្ធ និងពេលវេលាសម្រាប់ឧបករណ៍ Intel Agilex ។

អក្សរកាត់ និងសទ្ទានុក្រម

តារាង 2. បញ្ជីអក្សរកាត់

អក្សរកាត់	ការពង្រីក
LEMC	នាឡិកាពហុប្លុកដែលបានពង្រីកក្នុងតំបន់
FC	អត្រានាឡិកាស៊ុម
ADC	អាណាឡូកទៅកម្មវិធីបម្លែងឌីជីថល
DAC	កម្មវិធីបម្លែងឌីជីថលទៅជាអាណាឡូក
DSP	ឧបករណ៍ដំណើរការសញ្ញាឌីជីថល
TX	ឧបករណ៍បញ្ជូន
RX	អ្នកទទួល

អក្សរកាត់	ការពង្រីក
DLL	ស្រទាប់តំណទិន្នន័យ
CSR	ការត្រួតពិនិត្យនិងចុះបញ្ជីស្ថានភាព
CRU	នាឡិកា និងកំណត់ឯកតាឡើងវិញ
ISR	សេវាកម្មរំខាន
FIFO	ដំបូង - ចូល - ទីមួយ
សឺដេស	Serializer Deserializer
ECC	កំហុសក្នុងការកែកូដ
FEC	ការកែកំហុសទៅមុខ
SERR	ការរកឃើញកំហុសតែមួយ (ក្នុង ECC អាចកែបាន)
DERR	ការរកឃើញកំហុសពីរដង (នៅក្នុង ECC, ធ្ងន់ធ្ងរ)
PRBS	លំដាប់​គោល​ពីរ​ក្លែងក្លាយ
MAC	ឧបករណ៍គ្រប់គ្រងការចូលប្រើប្រព័ន្ធផ្សព្វផ្សាយ។ MAC រួមមានស្រទាប់រងពិធីការ ស្រទាប់ដឹកជញ្ជូន និងស្រទាប់តំណទិន្នន័យ។
ភី	ស្រទាប់រាងកាយ។ PHY ជាធម្មតារួមបញ្ចូលស្រទាប់រាងកាយ SERDES កម្មវិធីបញ្ជា អ្នកទទួល និង CDR ។
ភី.ស៊ី	ស្រទាប់រងនៃកូដរូបវិទ្យា
PMA	ការភ្ជាប់រាងកាយមធ្យម
RBD	ការពន្យាពេល Buffer RX
UI	ចន្លោះពេលឯកតា = រយៈពេលនៃប៊ីតសៀរៀល
ចំនួន RBD	RX Buffer Delay ការមកដល់ផ្លូវចុងក្រោយបំផុត។
អុហ្វសិត RBD	ឱកាសចេញផ្សាយ RX Buffer Delay
SH	បឋមកថាសមកាលកម្ម
TL	ស្រទាប់ដឹកជញ្ជូន
អឺអឹមប៊ី	ស្ពានតភ្ជាប់ពហុស្លាប់ដែលបានបង្កប់

តារាងទី 3. បញ្ជីសទ្ទានុក្រម

រយៈពេល	ការពិពណ៌នា
ឧបករណ៍បំលែង	កម្មវិធីបម្លែង ADC ឬ DAC
ឧបករណ៍តក្កវិជ្ជា	FPGA ឬ ASIC
អូតេត	ក្រុមនៃ 8 ប៊ីត បម្រើជាការបញ្ចូលទៅឧបករណ៍បំប្លែង 64/66 និងលទ្ធផលពីឧបករណ៍ឌិកូដ
ញី	សំណុំនៃ 4 ប៊ីត ដែលជាឯកតាដំណើរការមូលដ្ឋាននៃលក្ខណៈបច្ចេកទេស JESD204C
ទប់ស្កាត់	និមិត្តសញ្ញា 66 ប៊ីតដែលបង្កើតឡើងដោយគ្រោងការណ៍ការអ៊ិនកូដ 64/66
អត្រាបន្ទាត់	អត្រាទិន្នន័យដែលមានប្រសិទ្ធភាពនៃតំណសៀរៀល អត្រាបន្ទាត់ផ្លូវ = (Mx Sx N'x 66/64 x FC) / L
នាឡិកាភ្ជាប់	នាឡិកាភ្ជាប់ = អត្រាបន្ទាត់ផ្លូវ/66.
ស៊ុម	សំណុំនៃ octet ជាប់គ្នាដែលទីតាំងនៃ octet នីមួយៗអាចត្រូវបានកំណត់អត្តសញ្ញាណដោយយោងទៅសញ្ញាតម្រឹមស៊ុម។
នាឡិកាស៊ុម	នាឡិកាប្រព័ន្ធដែលដំណើរការតាមអត្រានៃស៊ុម ដែលត្រូវតែជានាឡិកាភ្ជាប់ 1x និង 2x។

រយៈពេល	ការពិពណ៌នា
Samples ក្នុងមួយនាឡិកាស៊ុម	Samples ក្នុងមួយនាឡិកា, សរុប samples ក្នុងនាឡិកាស៊ុមសម្រាប់ឧបករណ៍បំលែង។
LEMC	នាឡិកាខាងក្នុងប្រើដើម្បីតម្រឹមព្រំដែននៃប្លុកច្រើនដែលបានពង្រីករវាងផ្លូវ និងចូលទៅក្នុងឯកសារយោងខាងក្រៅ (SYSREF ឬ Subclass 1)។
ថ្នាក់រង 0	មិនមានការគាំទ្រសម្រាប់ latency កំណត់។ ទិន្នន័យគួរតែត្រូវបានបញ្ចេញភ្លាមៗនៅលើផ្លូវទៅកាន់ Lane deskew នៅលើអ្នកទទួល។
ថ្នាក់រង 1	កំណត់ភាពយឺតយ៉ាវដោយប្រើ SYSREF ។
តំណភ្ជាប់ពហុចំណុច	តំណភ្ជាប់អន្តរឧបករណ៍ជាមួយឧបករណ៍បំលែង 2 ឬច្រើន។
ការអ៊ិនកូដ 64B / 66B	កូដបន្ទាត់ដែលផែនទីទិន្នន័យ 64 ប៊ីតទៅ 66 ប៊ីតដើម្បីបង្កើតប្លុក។ រចនាសម្ព័ន្ធទិន្នន័យកម្រិតមូលដ្ឋានគឺជាប្លុកដែលចាប់ផ្តើមដោយបឋមកថាសមកាលកម្ម 2 ប៊ីត។

តារាង ១. និមិត្តសញ្ញា

រយៈពេល	ការពិពណ៌នា
L	ចំនួនផ្លូវសម្រាប់ឧបករណ៍បំលែង
M	ចំនួនឧបករណ៍បំប្លែងក្នុងមួយឧបករណ៍
F	ចំនួន octets ក្នុងមួយស៊ុមនៅលើផ្លូវតែមួយ
S	ចំនួន samples បានបញ្ជូនក្នុងមួយកម្មវិធីបម្លែងតែមួយក្នុងមួយវដ្តស៊ុម
N	ដំណោះស្រាយកម្មវិធីបម្លែង
N'	ចំនួនសរុបនៃប៊ីតក្នុងមួយវិនាទីample ក្នុងទម្រង់ទិន្នន័យអ្នកប្រើប្រាស់
CS	ចំនួននៃប៊ីតវត្ថុបញ្ជាក្នុងមួយបម្លែង sample
CF	ចំនួន​ពាក្យ​បញ្ជា​ក្នុង​មួយ​រយៈពេល​នាឡិកា​ស៊ុម​ក្នុង​មួយ​តំណ
HD	ទម្រង់ទិន្នន័យអ្នកប្រើប្រាស់ដង់ស៊ីតេខ្ពស់។
E	ចំនួន multiblock ក្នុង multiblock ពង្រីក

F-Tile JESD204C Intel FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័ស

ការរចនា F-Tile JESD204C Intel FPGA IP ឧamples សម្រាប់ឧបករណ៍ Intel Agilex មានលក្ខណៈពិសេសក្លែងធ្វើតេស្ដសាកល្បង និងការរចនាផ្នែករឹងដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។
អ្នកអាចបង្កើត F-Tile JESD204C design examples តាមរយៈកាតាឡុក IP នៅក្នុងកម្មវិធី Intel Quartus® Prime Pro Edition ។

រូបភាពទី 1. ការអភិវឌ្ឍន៍ Stages សម្រាប់ Design Example

រចនា Exampដ្យាក្រាមប្លុក

រូបភាពទី 2. F-Tile JESD204C Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់

ការរចនា example មានម៉ូឌុលដូចខាងក្រោមៈ

• ប្រព័ន្ធអ្នករចនាវេទិកា
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ទៅស្ពាន Avalon Master
  • ឧបករណ៍បញ្ជា I/O ប៉ារ៉ាឡែល (PIO)
  • ចំណុចប្រទាក់ច្រកសៀរៀល (SPI) — ម៉ូឌុលមេ — IOPLL
  • ម៉ាស៊ីនភ្លើង SYSREF
  • Example Design (ED) គ្រប់គ្រង CSR
  • កំណត់លំដាប់ឡើងវិញ
• ប្រព័ន្ធ PLL
• ម៉ាស៊ីនបង្កើតលំនាំ
• ឧបករណ៍ពិនិត្យលំនាំ

តារាង 5. Design Exampម៉ូឌុល

សមាសធាតុ	ការពិពណ៌នា
ប្រព័ន្ធអ្នករចនាវេទិកា	ប្រព័ន្ធអ្នករចនាវេទិកាធ្វើឱ្យផ្លូវទិន្នន័យ IP របស់ F-Tile JESD204C និងគាំទ្រគ្រឿងកុំព្យូទ័រ។
F-Tile JESD204C Intel FPGA IP	ប្រព័ន្ធរងនៃអ្នករចនាវេទិកានេះមាន IPs TX និង RX F-Tile JESD204C ដែលភ្លាមៗរួមគ្នាជាមួយ PHY ពីរជាន់។
JTAG ទៅស្ពាន Avalon Master	ស្ពាននេះផ្តល់នូវការចូលប្រើម៉ាស៊ីនកុងសូលប្រព័ន្ធទៅកាន់ IP ដែលបានគូសផែនទីអង្គចងចាំក្នុងការរចនាតាមរយៈ JTAG ចំណុចប្រទាក់។
ឧបករណ៍បញ្ជា I/O ប៉ារ៉ាឡែល (PIO)	ឧបករណ៍បញ្ជានេះផ្តល់នូវចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំសម្រាប់ sampលីង និងបើកច្រក I/O គោលបំណងទូទៅ។
មេ SPI	ម៉ូឌុលនេះគ្រប់គ្រងការផ្ទេរសៀរៀលនៃទិន្នន័យកំណត់រចនាសម្ព័ន្ធទៅចំណុចប្រទាក់ SPI នៅលើចុងកម្មវិធីបម្លែង។
ម៉ាស៊ីនភ្លើង SYSREF	ម៉ាស៊ីនភ្លើង SYSREF ប្រើនាឡិកាតំណជានាឡិកាយោង និងបង្កើតជីពចរ SYSREF សម្រាប់ F-Tile JESD204C IP ។ ចំណាំ៖ ការរចនានេះ example ប្រើម៉ាស៊ីនភ្លើង SYSREF ដើម្បីបង្ហាញការចាប់ផ្ដើមតំណ IP ពីរជាន់ F-Tile JESD204C ។ នៅក្នុងកម្មវិធី F-Tile JESD204C subclass 1 system level អ្នកត្រូវតែបង្កើត SYSREF ពីប្រភពដូចគ្នាទៅនឹងនាឡិកាឧបករណ៍។
IOPLL	ការរចនានេះ example ប្រើ IOPLL ដើម្បីបង្កើតនាឡិកាអ្នកប្រើប្រាស់សម្រាប់ការបញ្ជូនទិន្នន័យទៅក្នុង F-Tile JESD204C IP ។
ED ត្រួតពិនិត្យ CSR	ម៉ូឌុលនេះផ្តល់នូវការត្រួតពិនិត្យ និងស្ថានភាពការរកឃើញ SYSREF និងសាកល្បងការត្រួតពិនិត្យលំនាំ និងស្ថានភាព។
កំណត់លំដាប់ឡើងវិញ	ការរចនានេះ example មាន 2 លំដាប់កំណត់ឡើងវិញ៖ កំណត់ឡើងវិញនូវលំដាប់ 0—ដោះស្រាយការកំណត់ឡើងវិញទៅដែនស្ទ្រីម TX/RX Avalon®, ដែនដែលបានគូសផែនទីអង្គចងចាំ Avalon, ស្នូល PLL, TX PHY, TX core និងម៉ាស៊ីនភ្លើង SYSREF ។ កំណត់ឡើងវិញនូវលំដាប់ទី 1- ដោះស្រាយការកំណត់ឡើងវិញទៅ RX PHY និង RX core ។
ប្រព័ន្ធ PLL	ប្រភពនាឡិកាចម្បងសម្រាប់ IP រឹង F-tile និង EMIB ឆ្លងកាត់។
ម៉ាស៊ីនបង្កើតលំនាំ	ម៉ាស៊ីនបង្កើតលំនាំបង្កើត PRBS ឬ ramp លំនាំ។
ឧបករណ៍ពិនិត្យលំនាំ	កម្មវិធីពិនិត្យលំនាំផ្ទៀងផ្ទាត់ PRBS ឬ ramp បាន​ទទួល​លំនាំ ហើយ​ដាក់​ទង់​កំហុស​នៅ​ពេល​ដែល​វា​រក​ឃើញ​ទិន្នន័យ​មិន​ត្រូវ​គ្នា sampលេ

តម្រូវការកម្មវិធី

Intel ប្រើកម្មវិធីខាងក្រោមដើម្បីសាកល្បងការរចនា examples នៅក្នុងប្រព័ន្ធលីនុច៖

• កម្មវិធី Intel Quartus Prime Pro Edition
• Questa*/ModelSim* ឬ VCS*/VCS MX simulator

ការបង្កើតការរចនា

ដើម្បីបង្កើតការរចនា ឧampពីកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP៖

1. បង្កើតគម្រោងផ្តោតលើគ្រួសារឧបករណ៍ Intel Agilex F-tile ហើយជ្រើសរើសឧបករណ៍ដែលចង់បាន។
2. នៅក្នុងកាតាឡុក IP ឧបករណ៍ ➤ IP Catalog សូមជ្រើសរើស F-Tile JESD204C Intel FPGA IP ។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូល និងថតសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របន្ថែម .ip កម្រិតកំពូល file ទៅគម្រោងបច្ចុប្បន្នដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកត្រូវបានជម្រុញឱ្យបន្ថែម .ip ដោយដៃ file ទៅកាន់គម្រោង សូមចុច គម្រោង ➤ បន្ថែម/លុប Files នៅក្នុងគម្រោងដើម្បីបន្ថែម file.
4. នៅក្រោម Example Design tab បញ្ជាក់ ex designample ប៉ារ៉ាម៉ែត្រដូចដែលបានពិពណ៌នានៅក្នុង Design Example ប៉ារ៉ាម៉ែត្រ។
5. ចុចបង្កើត Exampឡេ រចនា។

កម្មវិធីបង្កើតការរចនាទាំងអស់។ files នៅក្នុងថតរង។ ទាំងនេះ files ត្រូវបានទាមទារដើម្បីដំណើរការការក្លែងធ្វើ និងការចងក្រង។

រចនា Example ប៉ារ៉ាម៉ែត្រ
កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile JESD204C Intel FPGA IP រួមមាន Example ផ្ទាំងរចនាសម្រាប់អ្នកដើម្បីបញ្ជាក់ប៉ារ៉ាម៉ែត្រជាក់លាក់មុនពេលបង្កើតការរចនា exampលេ

តារាង 6 ។ ប៉ារ៉ាម៉ែត្រនៅក្នុង Exampផ្ទាំងរចនា

ប៉ារ៉ាម៉ែត្រ	ជម្រើស	ការពិពណ៌នា
ជ្រើសរើសការរចនា	ការគ្រប់គ្រងកុងសូលប្រព័ន្ធ គ្មាន	ជ្រើសរើសការគ្រប់គ្រងកុងសូលប្រព័ន្ធ ដើម្បីចូលប្រើការរចនា exampផ្លូវទិន្នន័យតាមរយៈកុងសូលប្រព័ន្ធ។
ការក្លែងធ្វើ	បើក, បិទ	បើកសម្រាប់ IP ដើម្បីបង្កើតចាំបាច់ files សម្រាប់ក្លែងធ្វើការរចនា exampលេ
សំយោគ	បើក, បិទ	បើកសម្រាប់ IP ដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការចងក្រង Intel Quartus Prime និងការបង្ហាញផ្នែករឹង។
ទម្រង់ HDL (សម្រាប់ការក្លែងធ្វើ)	Verilog VDHL	ជ្រើសរើសទម្រង់ HDL នៃ RTL files សម្រាប់ការក្លែងធ្វើ។
ទម្រង់ HDL (សម្រាប់សំយោគ)	Verilog តែប៉ុណ្ណោះ	ជ្រើសរើសទម្រង់ HDL នៃ RTL files សម្រាប់សំយោគ។

ប៉ារ៉ាម៉ែត្រ	ជម្រើស	ការពិពណ៌នា
បង្កើតម៉ូឌុល 3- ខ្សែ SPI	បើក, បិទ	បើកដើម្បីបើកចំណុចប្រទាក់ SPI 3-wire ជំនួសឱ្យ 4-wire ។
របៀប Sysref	បាញ់មួយគ្រាប់ តាមកាលកំណត់ គម្លាតតាមកាលកំណត់	ជ្រើសរើសថាតើអ្នកចង់ឱ្យការតម្រឹម SYSREF ទៅជារបៀបជីពចរតែមួយដង តាមកាលកំណត់ ឬចន្លោះប្រហោង ដោយផ្អែកលើតម្រូវការការរចនា និងភាពបត់បែននៃពេលវេលារបស់អ្នក។ One-shot- ជ្រើសរើសជម្រើសនេះដើម្បីបើក SYSREF ទៅជារបៀបជីពចរមួយដង។ តម្លៃនៃប៊ីតចុះឈ្មោះ sysref_ctrl[17] គឺ 0។ បន្ទាប់ពី F-Tile JESD204C IP reset deasserts សូមប្តូរតម្លៃចុះឈ្មោះ sysref_ctrl[17] ពី 0 ទៅ 1 បន្ទាប់មកទៅ 0 សម្រាប់ជីពចរ SYSREF មួយគ្រាប់។ តាមកាលកំណត់ - SYSREF នៅក្នុងរបៀបតាមកាលកំណត់មានវដ្តកាតព្វកិច្ច 50:50 ។ រយៈពេល SYSREF គឺ E*SYSREF_MULP ។ Gapped តាមកាលកំណត់—SYSREF មានវដ្ដកាតព្វកិច្ចដែលអាចកំណត់កម្មវិធីបាននៃកម្រិតនៃ 1 link clock cycle។ រយៈពេល SYSREF គឺ E*SYSREF_MULP ។ សម្រាប់ការកំណត់វដ្តកាតព្វកិច្ចក្រៅជួរ ប្លុកជំនាន់ SYSREF គួរសន្និដ្ឋានដោយស្វ័យប្រវត្តិនូវវដ្តកាតព្វកិច្ច 50:50។ យោងទៅ SYSREF ម៉ាស៊ីនភ្លើង ផ្នែកសម្រាប់ព័ត៌មានបន្ថែមអំពី SYSREF រយៈពេល។
ជ្រើសរើសក្តារ	គ្មាន	ជ្រើសរើសក្តារសម្រាប់ការរចនា ឧampលេ គ្មាន - ជម្រើសនេះមិនរាប់បញ្ចូលទិដ្ឋភាពផ្នែករឹងសម្រាប់ការរចនា exampលេ ការចាត់តាំង pin ទាំងអស់នឹងត្រូវបានកំណត់ទៅជាម្ជុលនិម្មិត។
គំរូសាកល្បង	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	ជ្រើសរើស​គំរូ​បង្កើត​លំនាំ និង​គំរូ​តេស្ត​ពិនិត្យ។ Pattern Generator-JESD204C គាំទ្រម៉ាស៊ីនបង្កើតលំនាំ PRBS ក្នុងមួយទិន្នន័យampលេ នេះមានន័យថាទទឹងនៃទិន្នន័យគឺជាជម្រើស N+CS។ ម៉ាស៊ីនបង្កើតលំនាំ PRBS និងឧបករណ៍ពិនិត្យមានប្រយោជន៍សម្រាប់ការបង្កើតទិន្នន័យ sample stimulus សម្រាប់ការធ្វើតេស្ត ហើយវាមិនឆបគ្នាជាមួយរបៀបសាកល្បង PRBS នៅលើ ADC/DAC converter ទេ។ Ramp Pattern Generator-JESD204C link layer ដំណើរការជាធម្មតា ប៉ុន្តែការដឹកជញ្ជូននៅពេលក្រោយត្រូវបានបិទ ហើយការបញ្ចូលពី formatter មិនត្រូវបានអើពើ។ ផ្លូវនីមួយៗបញ្ជូនស្ទ្រីម octet ដូចគ្នាបេះបិទ ដែលបង្កើនពី 0x00 ទៅ 0xFF ហើយបន្ទាប់មកធ្វើម្តងទៀត។ រamp ការធ្វើតេស្តលំនាំត្រូវបានបើកដោយ prbs_test_ctl ។ PRBS Pattern Checker—JESD204C PRBS scrambler កំពុងធ្វើសមកាលកម្មដោយខ្លួនឯង ហើយវាត្រូវបានគេរំពឹងថានៅពេលដែលស្នូល IP អាចឌិកូដតំណឡើង គ្រាប់ពូជដែលច្របល់ត្រូវបានធ្វើសមកាលកម្មរួចហើយ។ PRBS គ្រាប់ពូជច្របល់នឹងយក 8 octets ដើម្បីចាប់ផ្តើមដោយខ្លួនឯង។ Ramp Pattern Checker—JESD204C scrambling គឺជាការធ្វើសមកាលកម្មដោយខ្លួនឯង ហើយវាត្រូវបានគេរំពឹងថានៅពេលដែល IP Core អាចធ្វើការឌិកូដតំណភ្ជាប់បាន គ្រាប់ពូជដែលច្របល់ត្រូវបានធ្វើសមកាលកម្មរួចហើយ។ octet ត្រឹមត្រូវដំបូងត្រូវបានផ្ទុកជា ramp តម្លៃដំបូង។ ទិន្នន័យជាបន្តបន្ទាប់ត្រូវតែបង្កើនរហូតដល់ 0xFF ហើយរំកិលទៅ 0x00។ រamp កម្មវិធីពិនិត្យលំនាំគួរតែពិនិត្យមើលលំនាំដូចគ្នាបេះបិទនៅគ្រប់ផ្លូវទាំងអស់។
បើកដំណើរការរង្វិលជុំសៀរៀលខាងក្នុង	បើក, បិទ	ជ្រើសរើសរង្វិលជុំសៀរៀលខាងក្នុង។
បើកដំណើរការឆានែលពាក្យបញ្ជា	បើក, បិទ	ជ្រើសរើសលំនាំឆានែលពាក្យបញ្ជា។

រចនាសម្ព័ន្ធថត
ការរចនា F-Tile JESD204C ឧample ថតមានបង្កើត files សម្រាប់ការរចនា examples ។

រូបភាពទី 3 ។ រចនាសម្ព័ន្ធថតសម្រាប់ F-Tile JESD204C Intel Agilex Design Example

តារាង 7. ថត Files

ថតឯកសារ	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
ការក្លែងធ្វើ / អ្នកណែនាំ	modelim_sim.tcl tb_top_waveform.do
ការក្លែងធ្វើ / សំយោគ	វីស៊ី vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

ការក្លែងធ្វើការរចនា Exampនៅ Testbench

ការរចនា example testbench ក្លែងធ្វើការរចនាដែលបានបង្កើតរបស់អ្នក។

រូបភាពទី 4. នីតិវិធី

ដើម្បីក្លែងធ្វើការរចនា សូមអនុវត្តជំហានខាងក្រោម៖

1. ផ្លាស់ប្តូរថតការងារទៅample_design_directory>/simulation/ .
2. នៅក្នុងបន្ទាត់ពាក្យបញ្ជា ដំណើរការស្គ្រីបក្លែងធ្វើ។ តារាងខាងក្រោមបង្ហាញពាក្យបញ្ជាដើម្បីដំណើរការម៉ាស៊ីនក្លែងធ្វើដែលបានគាំទ្រ។

ក្លែងធ្វើ	បញ្ជា
Questa/ModelSim	vsim -do modelim_sim.tcl
	vsim -c -do modelim_sim.tcl (ដោយគ្មាន Questa/ ModelSim GUI)
វីស៊ីអេស	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

ការក្លែងធ្វើបញ្ចប់ដោយសារដែលបង្ហាញថាការរត់បានជោគជ័យឬអត់។

រូបភាពទី 5. ការក្លែងធ្វើដោយជោគជ័យ
តួរលេខនេះបង្ហាញពីសារក្លែងធ្វើជោគជ័យសម្រាប់ម៉ាស៊ីនក្លែងធ្វើ VCS ។

ការចងក្រងការរចនា Example

ដើម្បីចងក្រងការចងក្រង - តែឧample គម្រោង សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. ធានាការរចនាការចងក្រង ឧampជំនាន់​នេះ​បាន​បញ្ចប់។
2. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Prime Pro Editionample_design_ directory>/ed/quartus ។
3. នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។

ការពិពណ៌នាលម្អិតសម្រាប់ F-Tile JESD204C Design Example

ការរចនា F-Tile JESD204C ឧample បង្ហាញពីមុខងារនៃការផ្សាយទិន្នន័យដោយប្រើរបៀបរង្វិលជុំ។
អ្នកអាចបញ្ជាក់ការកំណត់ប៉ារ៉ាម៉ែត្រនៃជម្រើសរបស់អ្នក និងបង្កើត ex designampលេ
ការរចនា example គឺអាចប្រើបានតែក្នុងរបៀប duplex សម្រាប់ទាំង Base និង PHY variant។ អ្នកអាចជ្រើសរើស Base only ឬ PHY តែបំរែបំរួល ប៉ុន្តែ IP នឹងបង្កើត ex designample សម្រាប់ទាំង Base និង PHY ។

ចំណាំ៖  ការកំណត់រចនាសម្ព័ន្ធអត្រាទិន្នន័យខ្ពស់មួយចំនួនអាចនឹងបរាជ័យក្នុងការកំណត់ពេលវេលា។ ដើម្បីជៀសវាងការបរាជ័យក្នុងការកំណត់ពេលវេលា សូមពិចារណាលើការបញ្ជាក់តម្លៃមេគុណប្រេកង់នាឡិកាស៊ុមទាប (FCLK_MULP) នៅក្នុងផ្ទាំងការកំណត់រចនាសម្ព័ន្ធរបស់កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile JESD204C Intel FPGA IP ។

សមាសធាតុប្រព័ន្ធ

ការរចនា F-Tile JESD204C ឧample ផ្តល់នូវលំហូរការគ្រប់គ្រងផ្អែកលើកម្មវិធីដែលប្រើឯកតាគ្រប់គ្រងរឹងដោយមានឬគ្មានការគាំទ្រកុងសូលប្រព័ន្ធ។

ការរចនា example បើកការភ្ជាប់ដោយស្វ័យប្រវត្តិនៅក្នុងរបៀបរង្វិលជុំខាងក្នុង និងខាងក្រៅ។

JTAG ទៅ Avalon Master Bridge
លោក JTAG ទៅ Avalon Master Bridge ផ្តល់នូវការតភ្ជាប់រវាងប្រព័ន្ធម៉ាស៊ីនដើម្បីចូលប្រើ F-Tile JESD204C IP ដែលបានគូសផែនទីអង្គចងចាំ និងការត្រួតពិនិត្យ IP គ្រឿងកុំព្យូទ័រ និងស្ថានភាពចុះឈ្មោះតាមរយៈ JTAG ចំណុចប្រទាក់។

រូបភាពទី 6 ។ ប្រព័ន្ធជាមួយ JTAG ទៅ Avalon Master Bridge Core

ចំណាំ៖  នាឡិកាប្រព័ន្ធត្រូវតែមានយ៉ាងហោចណាស់ 2X លឿនជាង JTAG នាឡិកា។ នាឡិកាប្រព័ន្ធគឺ mgmt_clk (100MHz) នៅក្នុងការរចនានេះ exampលេ

ស្នូល I/O ប៉ារ៉ាឡែល (PIO)
ស្នូលបញ្ចូល/ទិន្នផលប៉ារ៉ាឡែល (PIO) ជាមួយចំណុចប្រទាក់ Avalon ផ្តល់នូវចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំរវាងច្រក slave ដែលបានគូសផែនទីដោយអង្គចងចាំ Avalon និងច្រក I/O គោលបំណងទូទៅ។ ច្រក I/O ភ្ជាប់ទាំងតក្កវិជ្ជាអ្នកប្រើប្រាស់នៅលើបន្ទះឈីប ឬទៅកាន់ I/O pins ដែលភ្ជាប់ទៅឧបករណ៍ខាងក្រៅទៅ FPGA ។

រូបភាពទី 7 ។ PIO Core ដែលមានច្រកបញ្ចូល ច្រកចេញ និងការគាំទ្រ IRQ
តាមលំនាំដើម សមាសភាគអ្នករចនាវេទិកាបិទដំណើរការខ្សែសេវារំខាន (IRQ)។

ច្រក PIO I/O ត្រូវបានកំណត់នៅកម្រិតកំពូល HDL file (ស្ថានភាព io_ សម្រាប់ច្រកបញ្ចូល ការគ្រប់គ្រង io_ សម្រាប់ច្រកលទ្ធផល) ។

តារាងខាងក្រោមពិពណ៌នាអំពីការតភ្ជាប់សញ្ញាសម្រាប់ស្ថានភាព និងគ្រប់គ្រងច្រក I/O ទៅកាន់កុងតាក់ DIP និង LED នៅលើឧបករណ៍អភិវឌ្ឍន៍។

តារាង 8. ច្រក PIO Core I/O

ច្រក	ប៊ីត	សញ្ញា
ច្រកចេញ	0	USER_LED SPI កម្មវិធីរួចរាល់
	១៦:៩	កក់ទុក
ច្រកចូល	0	USER_DIP រង្វិលជុំសៀរៀលខាងក្នុង បើកបិទ = 1 លើ = 0
	1	USER_DIP FPGA ដែលបង្កើត SYSREF បើកបិទ = 1 លើ = 0
	១៦:៩	កក់ទុក។

អនុបណ្ឌិត SPI
ម៉ូឌុលមេ SPI គឺជាសមាសធាតុអ្នករចនាវេទិកាស្តង់ដារនៅក្នុងបណ្ណាល័យស្តង់ដារ IP Catalog ។ ម៉ូឌុលនេះប្រើពិធីការ SPI ដើម្បីជួយសម្រួលដល់ការកំណត់រចនាសម្ព័ន្ធនៃកម្មវិធីបម្លែងខាងក្រៅ (សម្រាប់ឧample, ADC, DAC និងឧបករណ៍បង្កើតនាឡិកាខាងក្រៅ) តាមរយៈកន្លែងចុះឈ្មោះដែលមានរចនាសម្ព័ន្ធនៅខាងក្នុងឧបករណ៍ទាំងនេះ។

មេ SPI មានចំណុចប្រទាក់មេម៉ូរី Avalon ដែលភ្ជាប់ទៅមេ Avalon (JTAG ទៅកាន់ស្ពានមេរបស់ Avalon) តាមរយៈការតភ្ជាប់អន្តរកម្មដែលកំណត់ដោយអង្គចងចាំ Avalon ។ មេ SPI ទទួលបានការណែនាំអំពីការកំណត់រចនាសម្ព័ន្ធពីមេ Avalon ។

ម៉ូឌុលមេ SPI គ្រប់គ្រងទាសករ SPI ឯករាជ្យរហូតដល់ 32 ។ អត្រា SCLK baud ត្រូវបានកំណត់រចនាសម្ព័ន្ធទៅ 20 MHz (បែងចែកដោយ 5) ។
ម៉ូឌុលនេះត្រូវបានកំណត់រចនាសម្ព័ន្ធទៅ 4-wire, 24-bit width interface។ ប្រសិនបើជម្រើស Generate 3-Wire SPI Module ត្រូវបានជ្រើសរើស នោះម៉ូឌុលបន្ថែមមួយត្រូវបានភ្លាមៗដើម្បីបំប្លែងលទ្ធផល 4-wire នៃ SPI master ទៅជា 3-wire។

IOPLL
IOPLL បង្កើតនាឡិកាដែលត្រូវការដើម្បីបង្កើត frame_clk និង link_clk ។ នាឡិកាយោងទៅ PLL គឺអាចកំណត់រចនាសម្ព័ន្ធបាន ប៉ុន្តែត្រូវបានកំណត់ត្រឹមអត្រាទិន្នន័យ/កត្តានៃ 33។

• សម្រាប់ការរចនា example ដែលគាំទ្រអត្រាទិន្នន័យ 24.33024 Gbps អត្រានាឡិកាសម្រាប់ frame_clk និង link_clk គឺ 368.64 MHz ។
• សម្រាប់ការរចនា example ដែលគាំទ្រអត្រាទិន្នន័យ 32 Gbps អត្រានាឡិកាសម្រាប់ frame_clk និង link_clk គឺ 484.848 MHz ។

ម៉ាស៊ីនភ្លើង SYSREF
SYSREF គឺជាសញ្ញាកំណត់ពេលវេលាដ៏សំខាន់សម្រាប់អ្នកបំប្លែងទិន្នន័យដែលមានចំណុចប្រទាក់ F-Tile JESD204C ។

ម៉ាស៊ីនភ្លើង SYSREF នៅក្នុងការរចនា example ត្រូវបានប្រើសម្រាប់គោលបំណងបង្ហាញការចាប់ផ្ដើមតំណ IP ពីរ JESD204C ប៉ុណ្ណោះ។ នៅក្នុងកម្មវិធីកម្រិតប្រព័ន្ធរង JESD204C 1 អ្នកត្រូវតែបង្កើត SYSREF ពីប្រភពដូចគ្នាទៅនឹងនាឡិកាឧបករណ៍។

សម្រាប់ F-Tile JESD204C IP មេគុណ SYSREF (SYSREF_MULP) នៃការត្រួតពិនិត្យ SYSREF កំណត់រយៈពេល SYSREF ដែលជាពហុគុណ n នៃប៉ារ៉ាម៉ែត្រ E ។

អ្នកត្រូវតែធានាថា E*SYSREF_MULP ≤16។ សម្រាប់អតីតample ប្រសិនបើ E=1 ការកំណត់ផ្លូវច្បាប់សម្រាប់ SYSREF_MULP ត្រូវតែស្ថិតនៅក្នុងចន្លោះ 1–16 ហើយប្រសិនបើ E=3 ការកំណត់ផ្លូវច្បាប់សម្រាប់ SYSREF_MULP ត្រូវតែស្ថិតនៅក្នុងចន្លោះពី 1–5 ។

ចំណាំ៖  ប្រសិនបើអ្នកកំណត់ SYSREF_MULP ក្រៅជួរនោះ ម៉ាស៊ីនភ្លើង SYSREF នឹងជួសជុលការកំណត់ទៅជា SYSREF_MULP=1។
អ្នកអាចជ្រើសរើសថាតើអ្នកចង់ឱ្យប្រភេទ SYSREF ជាជីពចរតែមួយដង ទៀងទាត់ ឬចន្លោះតាមកាលកំណត់តាមរយៈ Exampផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile JESD204C Intel FPGA IP ។

តារាង 9 ។ Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	រយៈពេល SYSREF (E*SYSREF_MULP* 32)	វដ្តកាតព្វកិច្ច	ការពិពណ៌នា
1	1	32	០០..៣០ (អាចសរសេរកម្មវិធីបាន)	Gapped Periodic
1	1	32	16 (ជួសជុល)	តាមកាលកំណត់
1	2	64	០០..៣០ (អាចសរសេរកម្មវិធីបាន)	Gapped Periodic
1	2	64	32 (ជួសជុល)	តាមកាលកំណត់
1	16	512	០០..៣០ (អាចសរសេរកម្មវិធីបាន)	Gapped Periodic
1	16	512	256 (ជួសជុល)	តាមកាលកំណត់
2	3	19	០០..៣០ (អាចសរសេរកម្មវិធីបាន)	Gapped Periodic
2	3	192	96 (ជួសជុល)	តាមកាលកំណត់
2	8	512	០០..៣០ (អាចសរសេរកម្មវិធីបាន)	Gapped Periodic
2	8	512	256 (ជួសជុល)	តាមកាលកំណត់
2	9 (ខុសច្បាប់)	64	32 (ជួសជុល)	Gapped Periodic
2	9 (ខុសច្បាប់)	64	32 (ជួសជុល)	តាមកាលកំណត់

 

តារាង 10. SYSREF Control Registers
អ្នកអាចកំណត់រចនាសម្ព័ន្ធការចុះឈ្មោះត្រួតពិនិត្យ SYSREF ឡើងវិញដោយថាមវន្ត ប្រសិនបើការកំណត់ការចុះឈ្មោះខុសពីការកំណត់ដែលអ្នកបានបញ្ជាក់នៅពេលអ្នកបង្កើតការរចនា exampលេ កំណត់រចនាសម្ព័ន្ធការចុះឈ្មោះ SYSREF មុនពេល F-Tile JESD204C Intel FPGA IP អស់ការកំណត់ឡើងវិញ។ ប្រសិនបើអ្នកជ្រើសរើសម៉ាស៊ីនភ្លើង SYSREF ខាងក្រៅតាមរយៈ
sysref_ctrl[7] ចុះឈ្មោះប៊ីត អ្នកអាចមិនអើពើការកំណត់សម្រាប់ប្រភេទ SYSREF មេគុណ វដ្តកាតព្វកិច្ច និងដំណាក់កាល។

ប៊ីត	តម្លៃលំនាំដើម	ការពិពណ៌នា
sysref_ctrl[1:0]	2'b00: បាញ់មួយគ្រាប់ 2'b01: តាមកាលកំណត់ 2'b10៖ គម្លាតតាមកាលកំណត់	ប្រភេទ SYSREF ។ តម្លៃលំនាំដើមអាស្រ័យលើការកំណត់របៀប SYSREF នៅក្នុង Example រចនា ផ្ទាំងនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile JESD204C Intel FPGA IP ។
sysref_ctrl[6:2]	5'b00001	មេគុណ SYSREF ។ វាល SYSREF_MULP នេះ​អាច​អនុវត្ត​បាន​ចំពោះ​ប្រភេទ SYSREF តាម​កាលកំណត់ និង​ចន្លោះ​ពេល​កំណត់។ អ្នកត្រូវតែកំណត់រចនាសម្ព័ន្ធតម្លៃមេគុណ ដើម្បីធានាថាតម្លៃ E*SYSREF_MULP ស្ថិតនៅចន្លោះពី 1 ដល់ 16 មុនពេល F-Tile JESD204C IP អស់ការកំណត់ឡើងវិញ។ ប្រសិនបើតម្លៃ E*SYSREF_MULP ចេញពីជួរនេះ តម្លៃមេគុណនឹងកំណត់លំនាំដើមទៅ 5'b00001។
sysref_ctrl[7]	ផ្លូវទិន្នន័យទ្វេ៖ 1'b1 Simplex TX ឬ RX datapath៖ 1'b0	SYSREF ជ្រើសរើស។ តម្លៃលំនាំដើមអាស្រ័យលើការកំណត់ផ្លូវទិន្នន័យនៅក្នុង Exampផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ F-Tile JESD204C Intel FPGA IP ។ 0: Simplex TX ឬ RX (ខាងក្រៅ SYSREF) 1: Duplex (ប្រព័ន្ធ SYSREF ខាងក្នុង)
sysref_ctrl[16:8]	ម៉ោង ៨.០០	វដ្តកាតព្វកិច្ច SYSREF នៅពេលដែលប្រភេទ SYSREF គឺតាមកាលកំណត់ ឬចន្លោះពេលតាមកាលកំណត់។ អ្នកត្រូវតែកំណត់រចនាសម្ព័ន្ធវដ្តកាតព្វកិច្ច មុនពេល F-Tile JESD204C IP ផុតកំណត់ឡើងវិញ។ តម្លៃអតិបរមា = (E*SYSREF_MULP*32)-1 សម្រាប់ឧampលេ៖ 50% វដ្តកាតព្វកិច្ច = (E*SYSREF_MULP*32)/2 វដ្តកាតព្វកិច្ចកំណត់លំនាំដើមដល់ 50% ប្រសិនបើអ្នកមិនកំណត់រចនាសម្ព័ន្ធវាលចុះឈ្មោះនេះ ឬប្រសិនបើអ្នកកំណត់រចនាសម្ព័ន្ធវាលចុះឈ្មោះទៅ 0 ឬច្រើនជាងតម្លៃអតិបរមាដែលអនុញ្ញាត។
sysref_ctrl[17]	1'b0	ការគ្រប់គ្រងដោយដៃនៅពេលដែលប្រភេទ SYSREF គឺបាញ់តែម្តង។ សរសេរលេខ 1 ដើម្បីកំណត់សញ្ញា SYSREF ឱ្យខ្ពស់។ សរសេរលេខ 0 ដើម្បីកំណត់សញ្ញា SYSREF ទាប។ អ្នកត្រូវសរសេរ 1 បន្ទាប់មក a 0 ដើម្បីបង្កើតជីពចរ SYSREF ក្នុងរបៀបបាញ់តែមួយ។
sysref_ctrl[31:18]	ម៉ោង ៨.០០	កក់ទុក។

កំណត់លំដាប់ឡើងវិញ
ការរចនានេះ example មាន​លំដាប់​កំណត់​ឡើងវិញ​ពីរ៖

• កំណត់ឡើងវិញនូវលំដាប់ 0—ដោះស្រាយការកំណត់ឡើងវិញទៅដែនស្ទ្រីម TX/RX Avalon, ដែនដែលបានគូសផែនទីអង្គចងចាំ Avalon, ស្នូល PLL, TX PHY, ស្នូល TX និងម៉ាស៊ីនភ្លើង SYSREF ។
• កំណត់ឡើងវិញនូវលំដាប់ទី 1- ដោះស្រាយការកំណត់ឡើងវិញទៅ RX PHY និង RX Core ។

3- ខ្សែ SPI
ម៉ូឌុលនេះគឺស្រេចចិត្តដើម្បីបំប្លែងចំណុចប្រទាក់ SPI ទៅជា 3 ខ្សែ។

ប្រព័ន្ធ PLL
F-tile មានប្រព័ន្ធ PLLs នៅលើយន្តហោះចំនួនបី។ PLLs ប្រព័ន្ធទាំងនេះគឺជាប្រភពនាឡិកាចម្បងសម្រាប់ Hard IP (MAC, PCS, និង FEC) និងការឆ្លងកាត់ EMIB ។ នេះមានន័យថា នៅពេលដែលអ្នកប្រើប្រព័ន្ធ PLL clocking mode ប្លុកមិនត្រូវបានកំណត់ដោយនាឡិកា PMA ហើយមិនអាស្រ័យលើនាឡិកាដែលមកពីស្នូល FPGA នោះទេ។ ប្រព័ន្ធនីមួយៗ PLL បង្កើតតែនាឡិកាដែលភ្ជាប់ជាមួយចំណុចប្រទាក់ប្រេកង់មួយប៉ុណ្ណោះ។ សម្រាប់អតីតampដូច្នេះ អ្នកត្រូវការ PLLs ប្រព័ន្ធពីរដើម្បីដំណើរការចំណុចប្រទាក់មួយនៅ 1 GHz និងចំណុចប្រទាក់មួយនៅ 500 MHz ។ ការប្រើប្រាស់ប្រព័ន្ធ PLL អនុញ្ញាតឱ្យអ្នកប្រើគ្រប់គន្លងដោយឯករាជ្យដោយគ្មានការផ្លាស់ប្តូរនាឡិកាផ្លូវដែលប៉ះពាល់ដល់គន្លងជិតខាង។
ប្រព័ន្ធនីមួយៗ PLL អាចប្រើនាឡិកាយោង FGT ណាមួយក្នុងចំណោមប្រាំបី។ ប្រព័ន្ធ PLLs អាចចែករំលែកនាឡិកាយោង ឬមាននាឡិកាយោងផ្សេងៗគ្នា។ ចំណុចប្រទាក់នីមួយៗអាចជ្រើសរើសប្រព័ន្ធ PLL ដែលវាប្រើ ប៉ុន្តែនៅពេលដែលបានជ្រើសរើស វាត្រូវបានជួសជុល មិនអាចកំណត់ឡើងវិញបានដោយប្រើការកំណត់រចនាសម្ព័ន្ធឡើងវិញថាមវន្ត។

ព័ត៌មានពាក់ព័ន្ធ
ស្ថាបត្យកម្ម F-tile និង PMA និង FEC Direct PHY IP ការណែនាំអ្នកប្រើប្រាស់

ព័ត៌មានបន្ថែមអំពីប្រព័ន្ធ PLL clocking mode នៅក្នុងឧបករណ៍ Intel Agilex F-tile ។

ម៉ាស៊ីនបង្កើតលំនាំ និងឧបករណ៍ពិនិត្យ
កម្មវិធីបង្កើតលំនាំ និងឧបករណ៍ពិនិត្យមានប្រយោជន៍សម្រាប់ការបង្កើតទិន្នន័យ samples និងការត្រួតពិនិត្យសម្រាប់គោលបំណងសាកល្បង។
តារាង 11. ម៉ាស៊ីនបង្កើតលំនាំដែលបានគាំទ្រ

ម៉ាស៊ីនបង្កើតលំនាំ	ការពិពណ៌នា
ម៉ាស៊ីនបង្កើតលំនាំ PRBS	ការរចនា F-Tile JESD204C ឧample ម៉ាស៊ីនភ្លើងលំនាំ PRBS គាំទ្រកម្រិតពហុនាមខាងក្រោម៖ PRBS23៖ X23+X18+1 PRBS15៖ X15+X14+1 PRBS9៖ X9+X5+1 PRBS7៖ X7+X6+1
Ramp ម៉ាស៊ីនបង្កើតលំនាំ	រamp តម្លៃលំនាំកើនឡើងដោយ 1 សម្រាប់រាល់ s ជាបន្តបន្ទាប់ample ជាមួយនឹងទទឹងម៉ាស៊ីនភ្លើងនៃ N ហើយរមៀលទៅ 0 នៅពេលដែលប៊ីតទាំងអស់នៅក្នុង sampលេគឺ 1 ។ បើកដំណើរការ ramp បង្កើតលំនាំដោយសរសេរពី 1 ទៅ ប៊ីត 2 នៃការចុះឈ្មោះ tst_ctl នៃប្លុកត្រួតពិនិត្យ ED ។
ឆានែលពាក្យបញ្ជា ramp ម៉ាស៊ីនបង្កើតលំនាំ	ការរចនា F-Tile JESD204C ឧample គាំទ្រឆានែលពាក្យបញ្ជា ramp ម៉ាស៊ីនបង្កើតលំនាំក្នុងមួយផ្លូវ។ រamp តម្លៃលំនាំកើនឡើងដោយ 1 ក្នុងមួយ 6 ប៊ីតនៃពាក្យបញ្ជា។ គ្រាប់ពូជចាប់ផ្តើមគឺជាលំនាំបង្កើននៅគ្រប់ផ្លូវទាំងអស់។

តារាង 12. កម្មវិធីពិនិត្យលំនាំដែលបានគាំទ្រ

កម្មវិធីពិនិត្យលំនាំ	ការពិពណ៌នា
កម្មវិធីពិនិត្យលំនាំ PRBS	គ្រាប់ពូជច្របល់នៅក្នុងកម្មវិធីពិនិត្យលំនាំត្រូវបានធ្វើសមកាលកម្មដោយខ្លួនឯងនៅពេលដែល F-Tile JESD204C IP សម្រេចបានការតម្រឹមផ្ទៃតុ។ កម្មវិធីពិនិត្យលំនាំតម្រូវឱ្យ 8 octets សម្រាប់គ្រាប់ពូជច្របល់ដើម្បីធ្វើសមកាលកម្មដោយខ្លួនឯង។
Ramp ឧបករណ៍ពិនិត្យលំនាំ	ទិន្នន័យដែលមានសុពលភាពដំបូង sample សម្រាប់កម្មវិធីបម្លែងនីមួយៗ (M) ត្រូវបានផ្ទុកជាតម្លៃដំបូងនៃ ramp លំនាំ។ ទិន្នន័យបន្ទាប់ sampតម្លៃ les ត្រូវតែកើនឡើង 1 ក្នុងរង្វង់នាឡិកានីមួយៗរហូតដល់អតិបរមា ហើយបន្ទាប់មករំកិលទៅ 0 ។

កម្មវិធីពិនិត្យលំនាំ	ការពិពណ៌នា
	សម្រាប់អតីតample ពេល S=1, N=16 និង WIDTH_MULP=2 ទទឹងទិន្នន័យក្នុងមួយកម្មវិធីបម្លែងគឺ S * WIDTH_MULP * N = 32។ ទិន្នន័យអតិបរមា sampតម្លៃគឺ 0xFFFF ។ រamp កម្មវិធីពិនិត្យលំនាំផ្ទៀងផ្ទាត់ថាលំនាំដូចគ្នាត្រូវបានទទួលនៅទូទាំងកម្មវិធីបម្លែងទាំងអស់។
ឆានែលពាក្យបញ្ជា ramp ឧបករណ៍ពិនិត្យលំនាំ	ការរចនា F-Tile JESD204C ឧample គាំទ្រឆានែលពាក្យបញ្ជា ramp ឧបករណ៍ពិនិត្យលំនាំ។ ពាក្យបញ្ជាដំបូង (6 ប៊ីត) បានទទួលត្រូវបានផ្ទុកជាតម្លៃដំបូង។ ពាក្យ​បញ្ជា​បន្តបន្ទាប់​ក្នុង​ផ្លូវ​តែមួយ​ត្រូវ​បង្កើន​រហូត​ដល់ 0x3F ហើយ​រំកិល​ទៅ 0x00។ ឆានែលពាក្យបញ្ជា ramp ឧបករណ៍ពិនិត្យលំនាំពិនិត្យមើល ramp លំនាំនៅគ្រប់ផ្លូវទាំងអស់។

F-Tile JESD204C TX និង RX IP
ការរចនានេះ example អនុញ្ញាតឱ្យអ្នកកំណត់រចនាសម្ព័ន្ធ TX/RX នីមួយៗក្នុងរបៀបសាមញ្ញ ឬរបៀបពីរ។
ការកំណត់រចនាសម្ព័ន្ធទ្វេអនុញ្ញាតឱ្យបង្ហាញមុខងារ IP ដោយប្រើរង្វិលជុំសៀរៀលខាងក្នុង ឬខាងក្រៅ។ CSRs នៅក្នុង IP មិនត្រូវបានធ្វើឱ្យប្រសើរឡើងឆ្ងាយដើម្បីអនុញ្ញាតឱ្យមានការគ្រប់គ្រង IP និងការសង្កេតស្ថានភាព។

F-Tile JESD204C Design Example នាឡិកា និងកំណត់ឡើងវិញ

ការរចនា F-Tile JESD204C ឧample មានសំណុំនាឡិកា និងសញ្ញាកំណត់ឡើងវិញ។

តារាង 13 ។រចនា Example នាឡិកា

សញ្ញានាឡិកា	ទិសដៅ	ការពិពណ៌នា
mgmt_clk	បញ្ចូល	នាឡិកាឌីផេរ៉ង់ស្យែល LVDS ដែលមានប្រេកង់ 100 MHz ។
refclk_xcvr	បញ្ចូល	នាឡិកាយោង Transceiver ជាមួយនឹងប្រេកង់នៃអត្រាទិន្នន័យ / កត្តានៃ 33 ។
refclk_core	បញ្ចូល	នាឡិកាយោងស្នូលដែលមានប្រេកង់ដូចគ្នានឹង refclk_xcvr.
in_sysref	បញ្ចូល	សញ្ញា SYSREF ។ ប្រេកង់ SYSREF អតិបរមាគឺអត្រាទិន្នន័យ/(66x32xE)។
sysref_out	ទិន្នផល
txlink_clk rxlink_clk	ផ្ទៃក្នុង	TX និង RX ភ្ជាប់នាឡិកាជាមួយនឹងប្រេកង់នៃអត្រាទិន្នន័យ / 66 ។
txframe_clk rxframe_clk	ផ្ទៃក្នុង	នាឡិកាស៊ុម TX និង RX ជាមួយនឹងប្រេកង់នៃអត្រាទិន្នន័យ / 33 (FCLK_MULP=2) នាឡិកាស៊ុម TX និង RX ជាមួយនឹងប្រេកង់នៃអត្រាទិន្នន័យ / 66 (FCLK_MULP=1)
tx_fclk rx_fclk	ផ្ទៃក្នុង	នាឡិកាដំណាក់កាល TX និង RX ជាមួយនឹងប្រេកង់នៃអត្រាទិន្នន័យ/66 (FCLK_MULP=2) នាឡិកាដំណាក់កាល TX និង RX តែងតែខ្ពស់ (1'b1) នៅពេល FCLK_MULP=1
spi_SCLK	ទិន្នផល	នាឡិកាអត្រា SPI baud ដែលមានប្រេកង់ 20 MHz ។

នៅពេលអ្នកផ្ទុកការរចនា exampចូលទៅក្នុងឧបករណ៍ FPGA ព្រឹត្តិការណ៍ ninit_done ខាងក្នុងធានាថា JTAG ដល់ស្ពាន Avalon Master គឺស្ថិតនៅក្នុងការកំណត់ឡើងវិញ ក៏ដូចជាប្លុកផ្សេងទៀតទាំងអស់។

ម៉ាស៊ីនភ្លើង SYSREF មានការកំណត់ឡើងវិញដោយឯករាជ្យរបស់ខ្លួនដើម្បីបញ្ចូលទំនាក់ទំនងអសមកាលដោយចេតនាសម្រាប់នាឡិកា txlink_clk និង rxlink_clk ។ វិធីសាស្រ្តនេះគឺកាន់តែទូលំទូលាយក្នុងការត្រាប់តាមសញ្ញា SYSREF ពីបន្ទះឈីបនាឡិកាខាងក្រៅ។

តារាង 14 ។ រចនា Example កំណត់ឡើងវិញ

កំណត់សញ្ញាឡើងវិញ	ទិសដៅ	ការពិពណ៌នា
global_rst_n	បញ្ចូល	ប៊ូតុងចុចកំណត់ឡើងវិញជាសកលសម្រាប់ប្លុកទាំងអស់ លើកលែងតែ JTAG ទៅស្ពាន Avalon Master ។
នីនីត_រួចរាល់	ផ្ទៃក្នុង	លទ្ធផលពី Reset Release IP សម្រាប់ JTAG ទៅស្ពាន Avalon Master ។
edctl_rst_n	ផ្ទៃក្នុង	ប្លុក ED Control ត្រូវបានកំណត់ឡើងវិញដោយ JTAG ទៅស្ពាន Avalon Master ។ ច្រក hw_rst និង global_rst_n មិនកំណត់ប្លុក ED Control ឡើងវិញទេ។
hw_rst	ផ្ទៃក្នុង	អះអាង និងបដិសេធ hw_rst ដោយសរសេរទៅកាន់ការចុះឈ្មោះ rst_ctl នៃប្លុក ED Control ។ mgmt_rst_in_n អះអាងនៅពេល hw_rst ត្រូវបានអះអាង។
mgmt_rst_in_n	ផ្ទៃក្នុង	កំណត់ឡើងវិញសម្រាប់ចំណុចប្រទាក់ Avalon-mated-mapped នៃ IPs ផ្សេងៗ និងការបញ្ចូលនៃលំដាប់កំណត់ឡើងវិញ៖  j20c_reconfig_reset សម្រាប់ F-Tile JESD204C IP duplex PHY ដើម spi_rst_n សម្រាប់មេ SPI pio_rst_n សម្រាប់ស្ថានភាព PIO និងការគ្រប់គ្រង reset_in0 port នៃ reset sequencer 0 និង 1 ច្រក global_rst_n, hw_rst, ឬ edctl_rst_n អះអាងកំណត់ឡើងវិញនៅលើ mgmt_rst_in_n ។
sysref_rst_n	ផ្ទៃក្នុង	កំណត់ឡើងវិញសម្រាប់ប្លុកម៉ាស៊ីនភ្លើង SYSREF នៅក្នុងប្លុក ED Control ដោយប្រើច្រកកំណត់ឡើងវិញ 0 reset_out2 ។ ច្រកកំណត់ឡើងវិញ 0 reset_out2 បដិសេធការកំណត់ឡើងវិញប្រសិនបើ PLL ស្នូលត្រូវបានចាក់សោ។
core_pll_rst	ផ្ទៃក្នុង	កំណត់ PLL ស្នូលឡើងវិញតាមរយៈច្រកកំណត់ឡើងវិញ 0 reset_out0 ។ ស្នូល PLL កំណត់ឡើងវិញនៅពេលដែលការកំណត់ឡើងវិញ mgmt_rst_in_n ត្រូវបានអះអាង។
j204c_tx_avs_rst_n	ផ្ទៃក្នុង	កំណត់ចំណុចប្រទាក់មេម៉ូរី F-Tile JESD204C TX Avalon ឡើងវិញតាមរយៈការកំណត់ឡើងវិញ 0. ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ TX Avalon អះអាងនៅពេលដែល mgmt_rst_in_n ត្រូវបានអះអាង។
j204c_rx_avs_rst_n	ផ្ទៃក្នុង	កំណត់ឡើងវិញនូវអង្គចងចាំ F-Tile JESD204C TX Avalon - ចំណុចប្រទាក់ដែលបានគូសផែនទីតាមរយៈការកំណត់ឡើងវិញ 1. ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ RX Avalon អះអាងនៅពេលដែល mgmt_rst_in_n ត្រូវបានអះអាង។
j204c_tx_rst_n	ផ្ទៃក្នុង	កំណត់ឡើងវិញនូវតំណភ្ជាប់ F-Tile JESD204C TX និងស្រទាប់ដឹកជញ្ជូនក្នុង txlink_clk និង txframe_clk ដែន។ ច្រកកំណត់ឡើងវិញ 0 reset_out5 កំណត់ឡើងវិញ j204c_tx_rst_n ។ ការកំណត់ឡើងវិញនេះ deasserts ប្រសិនបើស្នូល PLL ត្រូវបានចាក់សោ ហើយសញ្ញា tx_pma_ready និង tx_ready ត្រូវបានអះអាង។
j204c_rx_rst_n	ផ្ទៃក្នុង	កំណត់ឡើងវិញនូវតំណភ្ជាប់ F-Tile JESD204C RX និងស្រទាប់ដឹកជញ្ជូននៅក្នុងដែន rxlink_clk និង rxframe_clk ។

កំណត់សញ្ញាឡើងវិញ	ទិសដៅ	ការពិពណ៌នា
		ច្រកកំណត់ឡើងវិញ 1 reset_out4 កំណត់ឡើងវិញ j204c_rx_rst_n ។ ការកំណត់ឡើងវិញនេះ deasserts ប្រសិនបើស្នូល PLL ត្រូវបានចាក់សោ ហើយសញ្ញា rx_pma_ready និង rx_ready ត្រូវបានអះអាង។
j204c_tx_rst_ack_n	ផ្ទៃក្នុង	កំណត់សញ្ញាចាប់ដៃឡើងវិញជាមួយ j204c_tx_rst_n ។
j204c_rx_rst_ack_n	ផ្ទៃក្នុង	កំណត់សញ្ញាចាប់ដៃឡើងវិញជាមួយ j204c_rx_rst_n ។

រូបភាពទី 8 ។ ដ្យាក្រាមពេលវេលាសម្រាប់ការរចនា Example កំណត់ឡើងវិញ

F-Tile JESD204C Design Example សញ្ញា

តារាង 15. សញ្ញាចំណុចប្រទាក់ប្រព័ន្ធ

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
នាឡិកា និងការកំណត់ឡើងវិញ
mgmt_clk	បញ្ចូល	នាឡិកា 100 MHz សម្រាប់ការគ្រប់គ្រងប្រព័ន្ធ។
refclk_xcvr	បញ្ចូល	នាឡិកាយោងសម្រាប់ F-tile UX QUAD និង System PLL ។ ស្មើនឹងអត្រាទិន្នន័យ/កត្តា ៣៣។
refclk_core	បញ្ចូល	នាឡិកាយោងស្នូល PLL ។ អនុវត្តប្រេកង់នាឡិកាដូចគ្នានឹង refclk_xcvr ។
in_sysref	បញ្ចូល	សញ្ញា SYSREF ពីម៉ាស៊ីនភ្លើង SYSREF ខាងក្រៅសម្រាប់ការអនុវត្ត JESD204C Subclass 1 ។
sysref_out	ទិន្នផល	សញ្ញា SYSREF សម្រាប់ការអនុវត្ត JESD204C Subclass 1 ដែលបង្កើតដោយឧបករណ៍ FPGA សម្រាប់ការរចនា exampគោលបំណងនៃការចាប់ផ្តើម le link តែប៉ុណ្ណោះ។

 

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
SPI
spi_SS_n[2:0]	ទិន្នផល	សកម្មទាប SPI ទាសករជ្រើសរើសសញ្ញា។
spi_SCLK	ទិន្នផល	នាឡិកាស៊េរី SPI ។
spi_sdio	បញ្ចូល/ទិន្នផល	បញ្ចេញទិន្នន័យពីមេទៅ slave ខាងក្រៅ។ បញ្ចូលទិន្នន័យពី slave ខាងក្រៅទៅមេ។

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
ចំណាំ៖នៅពេលបង្កើតជម្រើស 3-Wire SPI Module ត្រូវបានបើក។
spi_MISO ចំណាំ: នៅពេលបង្កើតជម្រើស 3-Wire SPI Module មិនត្រូវបានបើកទេ។	បញ្ចូល	បញ្ចូលទិន្នន័យពី slave ខាងក្រៅទៅមេ SPI ។
spi_MOSI ចំណាំ៖ នៅពេលបង្កើតជម្រើស 3-Wire SPI Module មិនត្រូវបានបើកទេ។	ទិន្នផល	ទិន្នផលទិន្នន័យពីមេ SPI ទៅ slave ខាងក្រៅ។

 

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
អេឌីស៊ី / ឌីស៊ី
tx_serial_data[LINK*L-1:0]	ទិន្នផល	ឌីផេរ៉ង់ស្យែលទិន្នន័យទិន្នផលសៀរៀលល្បឿនលឿនទៅ DAC ។ នាឡិកាត្រូវបានបង្កប់នៅក្នុងស្ទ្រីមទិន្នន័យសៀរៀល។
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	បញ្ចូល	ឌីផេរ៉ង់ស្យែលទិន្នន័យបញ្ចូលល្បឿនលឿនពី ADC ។ នាឡិកាត្រូវបានទាញយកពីស្ទ្រីមទិន្នន័យសៀរៀល។
rx_serial_data_n[LINK*L-1:0]

 

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
គោលបំណងទូទៅ I/O
user_led[3:0]	ទិន្នផល	បង្ហាញពីស្ថានភាពសម្រាប់លក្ខខណ្ឌខាងក្រោម៖ [0]៖ កម្មវិធី SPI រួចរាល់ហើយ។ [1]៖ កំហុសតំណ TX [2]៖ កំហុសតំណ RX [3]៖ កំហុសកម្មវិធីពិនិត្យលំនាំសម្រាប់ទិន្នន័យស្ទ្រីម Avalon
user_dip[3:0]	បញ្ចូល	ការបញ្ចូលកុងតាក់ DIP របៀបអ្នកប្រើប្រាស់៖ [0]៖ បើកដំណើរការរង្វិលជុំសៀរៀលខាងក្នុង [1]៖ បើកដំណើរការ SYSREF ដែលបង្កើតដោយ FPGA [3:2]៖ កក់ទុក

 

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
ក្រៅក្រុម (OOB) និងស្ថានភាព
rx_patchk_data_error[LINK-1:0]	ទិន្នផល	នៅពេលដែលសញ្ញានេះត្រូវបានអះអាង វាបង្ហាញថាកម្មវិធីពិនិត្យលំនាំបានរកឃើញកំហុស។
rx_link_error[LINK-1:0]	ទិន្នផល	នៅពេលដែលសញ្ញានេះត្រូវបានអះអាង វាបង្ហាញថា JESD204C RX IP បានអះអាងថាមានការរំខាន។
tx_link_error[LINK-1:0]	ទិន្នផល	នៅពេលដែលសញ្ញានេះត្រូវបានអះអាង វាបង្ហាញថា JESD204C TX IP បានអះអាងការរំខាន។
emb_lock_out	ទិន្នផល	នៅពេលដែលសញ្ញានេះត្រូវបានអះអាង វាបង្ហាញថា JESD204C RX IP បានសម្រេចការចាក់សោ EMB ។
sh_lock_out	ទិន្នផល	នៅពេលដែលសញ្ញានេះត្រូវបានអះអាង វាបង្ហាញថាបឋមកថាសមកាលកម្ម JESD204C RX IP ត្រូវបានចាក់សោ។

 

សញ្ញា	ទិសដៅ	ការពិពណ៌នា
ស្ទ្រីម Avalon
rx_avst_valid[LINK-1:0]	បញ្ចូល	បង្ហាញថាតើកម្មវិធីបំលែង sample ទិន្នន័យទៅស្រទាប់កម្មវិធីគឺត្រឹមត្រូវ ឬមិនត្រឹមត្រូវ។ 0៖ ទិន្នន័យមិនត្រឹមត្រូវ ១៖ ទិន្នន័យមានសុពលភាព
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	បញ្ចូល	កម្មវិធីបម្លែង sampទិន្នន័យទៅស្រទាប់កម្មវិធី។

F-Tile JESD204C Design Exampការចុះឈ្មោះត្រួតពិនិត្យ

ការរចនា F-Tile JESD204C ឧample ចុះឈ្មោះក្នុងប្លុក ED Control ប្រើ byte-addressing (32 bits)។

តារាង 16 ។ រចនា Exampផែនទីអាសយដ្ឋាន
ការចុះឈ្មោះប្លុក ED Control 32 ប៊ីតទាំងនេះស្ថិតនៅក្នុងដែន mgmt_clk ។

សមាសភាគ	អាស័យដ្ឋាន
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
ការត្រួតពិនិត្យ SPI	0x0102_0000 – 0x0102_001F
ការគ្រប់គ្រង PIO	0x0102_0020 – 0x0102_002F
ស្ថានភាព PIO	0x0102_0040 – 0x0102_004F
កំណត់​លំដាប់​ឡើងវិញ 0	0x0102_0100 – 0x0102_01FF
កំណត់​លំដាប់​ឡើងវិញ 1	0x0102_0200 – 0x0102_02FF
ការគ្រប់គ្រង ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

តារាង 17. ចុះឈ្មោះប្រភេទចូលប្រើ និងនិយមន័យ
តារាងនេះពិពណ៌នាអំពីប្រភេទការចូលប្រើការចុះឈ្មោះសម្រាប់ Intel FPGA IPs ។

ប្រភេទចូលប្រើ	និយមន័យ
RO/V	កម្មវិធីបានតែអាន (មិនប៉ះពាល់ដល់ការសរសេរ)។ តម្លៃអាចប្រែប្រួល។
RW	កម្មវិធីអាន និងត្រឡប់តម្លៃប៊ីតបច្ចុប្បន្ន។ កម្មវិធីសរសេរ និងកំណត់ប៊ីតទៅតម្លៃដែលចង់បាន។
RW1C	កម្មវិធីអាន និងត្រឡប់តម្លៃប៊ីតបច្ចុប្បន្ន។ សូហ្វវែរសរសេរ 0 ហើយគ្មានប្រសិទ្ធភាពទេ។ កម្មវិធីសរសេរ 1 ហើយសម្អាតប៊ីតទៅ 0 ប្រសិនបើប៊ីតត្រូវបានកំណត់ទៅ 1 ដោយផ្នែករឹង។ ផ្នែករឹងកំណត់ប៊ីតទៅ 1 ។ កម្មវិធីច្បាស់លាស់មានអាទិភាពខ្ពស់ជាងការកំណត់ផ្នែករឹង។

តារាង 18. ED Control Address Map

អុហ្វសិត	ចុះឈ្មោះឈ្មោះ
0x00	rst_ctl
0x04	rst_sts0
បន្ត…

អុហ្វសិត	ចុះឈ្មោះឈ្មោះ
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8 សេ	tst_err0

តារាងទី 19. ED ការត្រួតពិនិត្យការទប់ស្កាត់ និងចុះឈ្មោះស្ថានភាព

បៃ អុហ្វសិត	ចុះឈ្មោះ	ឈ្មោះ	ការចូលប្រើ	កំណត់ឡើងវិញ	ការពិពណ៌នា
0x00	rst_ctl	rst_អះអាង	RW	0x0	កំណត់ការគ្រប់គ្រងឡើងវិញ។ [0]៖ សរសេរ 1 ដើម្បីអះអាងកំណត់ឡើងវិញ។ (hw_rst) សរសេរ 0 ម្តងទៀត ដើម្បីលុបការកំណត់ឡើងវិញ។ [31:1]: កក់ទុក.
0x04	rst_sts0	ស្ថានភាព rst_	RO/V	0x0	កំណត់ស្ថានភាពឡើងវិញ។ [0]៖ ស្ថានភាពចាក់សោស្នូល PLL ។ [31:1]: កក់ទុក.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	ស្ថានភាពរកឃើញគែម SYSREF សម្រាប់ម៉ាស៊ីនភ្លើង SYSREF ខាងក្នុង ឬខាងក្រៅ។ [0]៖ តម្លៃនៃ 1 បង្ហាញពីគែមកើនឡើង SYSREF ត្រូវបានរកឃើញសម្រាប់ប្រតិបត្តិការរង 1 ។ កម្មវិធីអាចសរសេរលេខ 1 ដើម្បីសម្អាតប៊ីតនេះ ដើម្បីបើកការរកឃើញគែម SYSREF ថ្មី។ [31:1]: កក់ទុក.
0x40	sysref_ctl	sysref_contr ol	RW	ផ្លូវទិន្នន័យទ្វេ មួយគ្រាប់៖ 0x00080	ការត្រួតពិនិត្យ SYSREF ។ យោងទៅ តារាងទី 10 នៅលើទំព័រ 17 សម្រាប់ព័ត៌មានបន្ថែមអំពីការប្រើប្រាស់ការចុះឈ្មោះនេះ។
				តាមកាលកំណត់៖	ចំណាំ៖ តម្លៃកំណត់ឡើងវិញអាស្រ័យលើ
				0x00081	ប្រភេទ SYSREF និង F-Tile
				Gapped-តាមកាលកំណត់៖	ការកំណត់ប៉ារ៉ាម៉ែត្រផ្លូវទិន្នន័យ IP JESD204C ។
				0x00082
				ទិន្នន័យ TX ឬ RX
				ផ្លូវ
				បាញ់មួយគ្រាប់៖
				0x00000
				តាមកាលកំណត់៖
				0x00001
				ខ្ទាស់-
				តាមកាលកំណត់៖
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	ស្ថានភាព SYSREF ។ ការចុះឈ្មោះនេះមានអំឡុងពេល SYSREF ចុងក្រោយបំផុត និងការកំណត់វដ្តកាតព្វកិច្ចនៃម៉ាស៊ីនភ្លើង SYSREF ខាងក្នុង។ យោងទៅ តារាងទី 9 នៅទំព័រ 16 សម្រាប់តម្លៃផ្លូវច្បាប់នៃរយៈពេល SYSREF និងវដ្តកាតព្វកិច្ច។
បន្ត…

បៃ អុហ្វសិត	ចុះឈ្មោះ	ឈ្មោះ	ការចូលប្រើ	កំណត់ឡើងវិញ	ការពិពណ៌នា
					[8:0]៖ រយៈពេល SYSREF ។ នៅពេលដែលតម្លៃគឺ 0xFF, the រយៈពេល SYSREF = 255 នៅពេលតម្លៃប្រសិនបើ 0x00 រយៈពេល SYSREF = 256. [17:9]: វដ្តកាតព្វកិច្ច SYSREF ។ [31:18] : កក់ទុក.
0x80	tst_ctl	tst_control	RW	0x0	ការត្រួតពិនិត្យការសាកល្បង។ ប្រើការចុះឈ្មោះនេះដើម្បីបើកដំណើរការគំរូសាកល្បងផ្សេងគ្នាសម្រាប់ម៉ាស៊ីនបង្កើតលំនាំ និងឧបករណ៍ពិនិត្យ។ [1:0] = វាលបម្រុង [2] = ramp_test_ctl 1'b0 = បើកដំណើរការម៉ាស៊ីនបង្កើតលំនាំ PRBS និងឧបករណ៍ពិនិត្យ 1'b1 = បើក ramp ម៉ាស៊ីនភ្លើងលំនាំនិងឧបករណ៍ពិនិត្យ [31:3]: កក់ទុក.
0x8 សេ	tst_err0	tst_error	RW1C	0x0	ទង់កំហុសសម្រាប់តំណ 0. នៅពេលដែលប៊ីតគឺ 1'b1 វាបង្ហាញថាមានកំហុសបានកើតឡើង។ អ្នកគួរតែដោះស្រាយកំហុសមុនពេលសរសេរ 1'b1 ទៅប៊ីតរៀងៗខ្លួន ដើម្បីសម្អាតទង់កំហុស។ [0] = កំហុសកម្មវិធីពិនិត្យលំនាំ [1] = tx_link_error [2] = rx_link_error [3] = កំហុសកម្មវិធីពិនិត្យលំនាំពាក្យបញ្ជា [31:4]: បម្រុងទុក។

ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile JESD204C Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2021.10.11	21.3	1.0.0	ការចេញផ្សាយដំបូង។

ឯកសារ/ធនធាន

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់