F-Tile JESD204C Intel FPGA IP Design Example Felhasználói kézikönyv

Ez a használati útmutató tartalmazza a funkciókat, a használati irányelveket és a tervezés részletes leírását, plampAz F-Tile JESD204C Intel® FPGA IP-hez Intel Agilex™ eszközökkel.

Célközönség

Ez a dokumentum a következőkre vonatkozik:

Tervező építész az IP-választás elvégzésére a rendszerszintű tervezési fázisban
Hardvertervezők, amikor integrálják az IP-t rendszerszintű tervezésükbe

Érvényesítési mérnökök a rendszerszintű szimuláció és a hardverellenőrzés fázisában

Kapcsolódó dokumentumok
A következő táblázat az F-Tile JESD204C Intel FPGA IP-vel kapcsolatos egyéb referenciadokumentumokat sorolja fel.

1. táblázat Kapcsolódó dokumentumok

Referencia	Leírás
F-Tile JESD204C Intel FPGA IP felhasználói útmutató	Információkat ad az F-Tile JESD204C Intel FPGA IP-ről.
F-Tile JESD204C Intel FPGA IP kibocsátási megjegyzések	Felsorolja az F-Tile JESD204C F-Tile JESD204C egy adott kiadásban végrehajtott módosításait.
Intel Agilex eszköz adatlap	Ez a dokumentum az Intel Agilex eszközök elektromos jellemzőit, kapcsolási jellemzőit, konfigurációs specifikációit és időzítését írja le.

Betűszavak és szószedet

2. táblázat: Betűszavak listája

Betűszó	Terjeszkedés
LEMC	Helyi kiterjesztett többblokkos óra
FC	Képkocka órajel
ADC	Analóg-digitális átalakító
DAC	Digitális-analóg konverter
DSP	Digitális jelfeldolgozó
TX	Adó
RX	Vevő

Betűszó	Terjeszkedés
DLL	Adatkapcsolat réteg
CSR	Vezérlés és állapot regiszter
CRU	Óra és Reset egység
ISR	Szolgáltatás megszakítása
FIFO	First-In-First-Out
SERDES	Serializer Deserializer
ECC	Hibajavító kód
FEC	Továbbítási hibajavítás
SERR	Egyszeri hibaészlelés (ECC-ben, javítható)
DERR	Kettős hibaészlelés (ECC-ben, végzetes)
PRBS	Álvéletlen bináris sorozat
MAC	Media Access Controller. A MAC protokollalréteget, szállítási réteget és adatkapcsolati réteget tartalmaz.
PHY	Fizikai réteg. A PHY általában tartalmazza a fizikai réteget, a SERDES-t, az illesztőprogramokat, a vevőket és a CDR-t.
PCS	Fizikai kódolási alréteg
PMA	Fizikai közepes kötődés
RBD	RX puffer késleltetés
UI	Unit Interval = a soros bit időtartama
RBD szám	RX Buffer Delay a legújabb sáv érkezése
RBD eltolás	RX puffer késleltetési felszabadítási lehetőség
SH	Fejléc szinkronizálása
TL	Szállítási réteg
EMIB	Beágyazott Multi-die Interconnect Bridge

3. táblázat. Szószedetlista

Term	Leírás
Átalakító eszköz	ADC vagy DAC konverter
Logikai eszköz	FPGA vagy ASIC
Oktett	8 bites csoport, amely a 64/66 kódoló bemeneteként és a dekóder kimeneteként szolgál
Rágcsál	4 bites készlet, amely a JESD204C specifikáció alapegysége
Tömb	A 66/64 kódolási séma által generált 66 bites szimbólum
Vonalsebesség	Soros kapcsolat effektív adatsebessége Sávvonal aránya = (Mx Sx N'x 66/64 x FC) / L
Link Óra	Link óra = Sávvonal aránya/66.
Keret	Egymást követő oktettek halmaza, amelyben az egyes oktettek helyzete egy keretbeállító jelre hivatkozva azonosítható.
Keret óra	Egy rendszeróra, amely a keretsebességgel működik, ennek 1x és 2x link órajelnek kell lennie.

Term	Leírás
Samples per frame óra	Samples óránként, a teljes samples in frame clock az átalakító eszközhöz.
LEMC	Belső óra, amely a kiterjesztett multiblokk határvonalának a sávok közötti és a külső referenciákhoz való igazítására szolgál (SYSREF vagy 1. alosztály).
0 alosztály	Nincs támogatás a determinisztikus késleltetéshez. Az adatokat azonnal ki kell adni a vevő sávról sávra történő eltolódásáról.
1 alosztály	Determinisztikus késleltetés a SYSREF használatával.
Többpontos kapcsolat	Eszközök közötti kapcsolatok 2 vagy több átalakító eszközzel.
64B / 66B kódolás	Vonalkód, amely a 64 bites adatokat 66 bitesre képezi le blokkot képezve. Az alapszintű adatstruktúra egy blokk, amely 2 bites szinkronizálási fejléccel kezdődik.

4. táblázat: Szimbólumok

Term	Leírás
L	A sávok száma átalakító eszközönként
M	Átalakítók száma készülékenként
F	Nyolcok száma képkockánként egyetlen sávon
S	s számaamples továbbított egyetlen konverterenként keretciklusonként
N	Átalakító felbontás
N'	Összes bitek száma másodpercenkéntample a felhasználói adatformátumban
CS	Vezérlőbitek száma konverziónként sample
CF	Vezérlőszavak száma keretóra periódusonként linkenként
HD	Nagy sűrűségű felhasználói adatformátum
E	Multiblokk száma egy kiterjesztett többblokkban

F-Tile JESD204C Intel FPGA IP Design Example Gyors üzembe helyezési útmutató

Az F-Tile JESD204C Intel FPGA IP design exampAz Intel Agilex eszközökhöz készült les egy szimuláló tesztpaddal és egy olyan hardvertervvel rendelkezik, amely támogatja a fordítást és a hardvertesztet.
Létrehozhatja az F-Tile JESD204C dizájnt plampaz Intel Quartus® Prime Pro Edition szoftver IP-katalógusán keresztül.

1. ábra Fejlesztés Stages a Design Example

Tervezés plample Blokkdiagram

2. ábra. F-Tile JESD204C Design Example Magas szintű blokkdiagram

A design plample a következő modulokból áll:

Platform Designer rendszer
- F-Tile JESD204C Intel FPGA IP
- JTAG az Avalon Master hídra
- Párhuzamos I/O (PIO) vezérlő
- Soros port interfész (SPI) – fő modul – IOPLL
- SYSREF generátor
- Example Design (ED) Control CSR
- Szekvencerek visszaállítása
Rendszer PLL

Mintagenerátor
Mintaellenőrző

5. táblázat Tervezés plample Modules

Alkatrészek	Leírás
Platform Designer rendszer	A Platform Designer rendszer példányosítja az F-Tile JESD204C IP adatútvonalat és a támogató perifériákat.
F-Tile JESD204C Intel FPGA IP	Ez a Platform Designer alrendszer tartalmazza a TX és RX F-Tile JESD204C IP-címeket a duplex PHY-val együtt.
JTAG az Avalon Master hídra	Ez a híd biztosítja a rendszerkonzol gazdagép hozzáférését a tervezésben szereplő memórialeképezett IP-hez a JTAG felület.
Párhuzamos I/O (PIO) vezérlő	Ez a vezérlő memória-leképezett interfészt biztosít az s számáraampaz általános célú I/O portokat.
SPI mester	Ez a modul kezeli a konfigurációs adatok soros átvitelét a konverter oldalon lévő SPI interfészre.
SYSREF generátor	A SYSREF generátor a kapcsolati órát használja referenciaóraként, és SYSREF impulzusokat állít elő az F-Tile JESD204C IP számára. Jegyzet: Ez a design plampA le a SYSREF generátort használja a duplex F-Tile JESD204C IP-kapcsolat inicializálásának bemutatására. Az F-Tile JESD204C 1. alosztályú rendszerszintű alkalmazásban a SYSREF-et ugyanabból a forrásból kell előállítania, mint az eszköz óráját.
IOPLL	Ez a design plampA le egy IOPLL segítségével generál egy felhasználói órát az adatok F-Tile JESD204C IP-be való továbbításához.
ED Control CSR	Ez a modul biztosítja a SYSREF észlelési vezérlését és állapotát, valamint a tesztminta vezérlését és állapotát.
Szekvencerek visszaállítása	Ez a design plampA le 2 reset szekvenszerből áll: Reset Sequence 0 – Kezeli a visszaállítást a TX/RX Avalon® streaming tartományra, az Avalon memórialeképezett tartományra, a mag PLL-re, a TX PHY-re, a TX magra és a SYSREF generátorra. Reset Sequence 1 – Kezeli az RX PHY és RX core visszaállítását.
Rendszer PLL	Elsődleges órajelforrás az F-tile hard IP és EMIB kereszteződéshez.
Mintagenerátor	A mintagenerátor PRBS-t vagy r-t generálamp minta.
Mintaellenőrző	A mintaellenőrző ellenőrzi a PRBS-t vagy az r-tamp mintát kapott, és hibát jelez, ha az adatok eltérését találjaample.

Szoftverkövetelmények

Az Intel a következő szoftvert használja a tervezés tesztelésére, plamples Linux rendszerben:

Intel Quartus Prime Pro Edition szoftver
Questa*/ModelSim* vagy VCS*/VCS MX szimulátor

A terv létrehozása

A terv elkészítéséhez plample az IP-paraméterszerkesztőből:

Hozzon létre egy Intel Agilex F-tile eszközcsaládot célzó projektet, és válassza ki a kívánt eszközt.
Az IP-katalógusban, az Eszközök ➤ IP-katalógusban válassza az F-Tile JESD204C Intel FPGA IP lehetőséget.
Adja meg az egyéni IP-változat legfelső szintű nevét és mappáját. Kattintson az OK gombra. A paraméterszerkesztő hozzáadja a legfelső szintű .ip fájlt file automatikusan az aktuális projekthez. Ha a rendszer kéri, hogy manuálisan adja hozzá az .ip file a projekthez kattintson a Projekt ➤ Hozzáadás/eltávolítás elemre Files a Projectben, hogy hozzáadja a file.
Az Ex alattample Tervezés fülön adja meg a tervezést plample paramétereket a Design Example Paraméterek.
Kattintson az Ex generálása elemreample Design.

A szoftver generál minden tervet files az alkönyvtárakba. Ezek files szükséges a szimuláció és a fordítás futtatásához.

Tervezés plample Paraméterek
Az F-Tile JESD204C Intel FPGA IP paraméterszerkesztő tartalmazza az Example Tervezés lap, ahol bizonyos paramétereket adhat meg a terv létrehozása előtt, plample.

6. táblázat. Paraméterek az Example Design Tab

Paraméter	Opciók	Leírás
Válassza a Tervezés lehetőséget	Rendszerkonzol vezérlés Egyik sem	Válassza ki a rendszerkonzol vezérlőt a tervezési example adatútvonalat a rendszerkonzolon keresztül.
Szimuláció	Be, ki	Kapcsolja be, hogy az IP generálja a szükséges files a tervezés szimulálásához plample.
Szintézis	Be, ki	Kapcsolja be, hogy az IP generálja a szükséges files az Intel Quartus Prime összeállításához és hardverbemutatójához.
HDL formátum (szimulációhoz)	Verilog VDHL	Válassza ki az RTL HDL formátumát files szimulációra.
HDL formátum (szintézishez)	Csak Verilog	Válassza ki az RTL HDL formátumát files szintézisre.

Paraméter	Opciók	Leírás
3 vezetékes SPI modul létrehozása	Be, ki	Kapcsolja be a 3 vezetékes SPI interfész engedélyezéséhez a 4 vezetékes helyett.
Sysref mód	Egy lövés Időszakos Hiányos időszakos	Válassza ki, hogy a SYSREF igazítást egyszeri impulzusmódú, periodikus vagy résezett periodikus legyen, a tervezési követelmények és az időzítési rugalmasság alapján. Egylövés – Válassza ezt a lehetőséget, ha engedélyezni szeretné, hogy a SYSREF egyszeri impulzus üzemmód legyen. A sysref_ctrl[17] regiszter bitjének értéke 0. Az F-Tile JESD204C IP visszaállítása után módosítsa a sysref_ctrl[17] regiszter értékét 0-ról 1-re, majd 0-ra az egyszeri SYSREF impulzushoz. Periodikus – A SYSREF periodikus üzemmódban 50:50-es munkaciklussal rendelkezik. A SYSREF periódus értéke ESYSREF_MULP. Hiányos periodikus – a SYSREF programozható, 1 kapcsolati órajeles munkaciklussal rendelkezik. A SYSREF periódus értéke ESYSREF_MULP. A tartományon kívüli munkaciklus beállításához a SYSREF generáló blokknak automatikusan 50:50-es munkaciklusra kell következtetnie. Lásd a SYSREF Generátor szakaszban további információkért a SYSREF-ről időszak.
Válassza ki a táblát	Egyik sem	Válassza ki a táblát a tervezéshez, plample. Nincs – Ez az opció kizárja a tervezés hardveres szempontjait, plample. Az összes tű-hozzárendelés virtuális lábra lesz állítva.
Tesztminta	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Válassza ki a mintagenerátort és az ellenőrző tesztmintát. Mintagenerátor – A JESD204C támogatja a PRBS mintagenerátort adat másodpercenkéntample. Ez azt jelenti, hogy az adatok szélessége N+CS opció. A PRBS mintagenerátor és az ellenőrző hasznos az adatok létrehozásáhozample ingere a teszteléshez, és nem kompatibilis az ADC/DAC konverter PRBS tesztmódjával. Ramp Mintagenerátor – A JESD204C kapcsolati réteg normálisan működik, de a későbbi átvitel le van tiltva, és a formázó bemenetét figyelmen kívül hagyja. Minden sáv egy azonos oktett adatfolyamot továbbít, amely 0x00-ról 0xFF-re növekszik, majd ismétlődik. Ramp minta tesztet a prbs_test_ctl engedélyezi. PRBS-minta-ellenőrző – JESD204C A PRBS-kódoló önszinkronizálódik, és várható, hogy amikor az IP-mag képes dekódolni a kapcsolatot, a titkosító mag már szinkronizálva van. A PRBS kódoló magjának 8 oktettre van szüksége az öninicializáláshoz. Ramp Mintaellenőrző – A JESD204C kódolás önszinkronizálódik, és várható, hogy amikor az IP-mag képes dekódolni a kapcsolatot, a titkosítási mag már szinkronizálva van. Az első érvényes oktett r-ként van betöltveamp kezdő érték. A későbbi adatoknak legfeljebb 0xFF-ig kell növekedniük, és át kell lépniük 0x00-ra. Ramp a mintaellenőrzőnek ellenőriznie kell, hogy minden sávban azonos minta van-e.
Belső soros visszacsatolás engedélyezése	Be, ki	Válassza ki a belső soros visszacsatolást.
Parancscsatorna engedélyezése	Be, ki	Válassza ki a parancscsatorna mintáját.

Címtárstruktúra
Az F-Tile JESD204C kivitel plample könyvtárak tartalmazzák a generált files a tervezéshez plamples.

3. ábra. Az F-Tile JESD204C címtárszerkezete Intel Agilex Design Example

7. táblázat. Címtár Files

Mappák	Files
szerk/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
szimuláció/mentor	modelim_sim.tcl tb_top_waveform.do
szimuláció/szinopszis	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

A tervezés szimulációja plample Testbench

A design plampA le testbench szimulálja a generált tervet.

4. ábra Eljárás

A tervezés szimulálásához hajtsa végre a következő lépéseket:

Módosítsa a munkakönyvtárat erre:ample_design_directory>/szimuláció/ .
A parancssorban futtassa a szimulációs szkriptet. Az alábbi táblázat a támogatott szimulátorok futtatásához szükséges parancsokat mutatja be.

Szimulátor	Parancs
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (Questa/ModelSim grafikus felhasználói felület nélkül)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

A szimuláció üzenetekkel zárul, amelyek jelzik, hogy a futtatás sikeres volt-e vagy sem.

5. ábra Sikeres szimuláció
Ez az ábra a VCS szimulátor sikeres szimulációs üzenetét mutatja.

A Design Ex. összeállításaample

A csak összeállítás összeállításához plampprojektet, kövesse az alábbi lépéseket:

Biztosítsa az összeállítás tervezését plample generációja befejeződött.

Az Intel Quartus Prime Pro Edition szoftverben nyissa meg az Intel Quartus Prime Pro Edition projektetample_ design_ directory>/ed/quartus.
A Feldolgozás menüben kattintson a Fordítás indítása parancsra.

Részletes leírás az F-Tile JESD204C Design Example

Az F-Tile JESD204C kivitel plampA le bemutatja az adatfolyam funkcionalitását loopback módban.
Megadhatja az Ön által választott paraméterbeállításokat, és elkészítheti a tervezést plample.
A design plampA le csak duplex módban áll rendelkezésre mind a Base, mind a PHY változathoz. Választhat csak Base vagy PHY csak változatot, de az IP generálja a tervezést, plample mind a Base, mind a PHY számára.

Jegyzet: Egyes nagy adatsebességű konfigurációknál sikertelen lehet az időzítés. Az időzítési hibák elkerülése érdekében fontolja meg alacsonyabb keret órajel-frekvenciás szorzó (FCLK_MULP) értékének megadását az F-Tile JESD204C Intel FPGA IP paraméterszerkesztő Konfigurációk lapján.

Rendszerkomponensek

Az F-Tile JESD204C kivitel plampA le szoftver alapú vezérlőfolyamatot biztosít, amely a merev vezérlőegységet használja rendszerkonzol támogatással vagy anélkül.

A design plample lehetővé teszi az automatikus összekapcsolást belső és külső visszacsatolási módban.

JTAG az Avalon Master Bridge-hez
A JTAG Az Avalon Master Bridge kapcsolatot biztosít a gazdagép között a memória-leképezett F-Tile JESD204C IP és a perifériás IP vezérlő- és állapotregiszterek eléréséhez a J-n keresztül.TAG felület.

6. ábra. Rendszer J-velTAG az Avalon Master Bridge Core-hoz

Jegyzet: A rendszer órájának legalább 2X gyorsabbnak kell lennie, mint a JTAG óra. A rendszer órajele mgmt_clk (100 MHz) ebben a kialakításban, plample.

Párhuzamos I/O (PIO) mag
Az Avalon interfésszel ellátott párhuzamos bemeneti/kimeneti (PIO) mag memória-leképezett interfészt biztosít egy Avalon memórialeképezett slave port és az általános célú I/O portok között. Az I/O portok vagy a chipen lévő felhasználói logikához, vagy az FPGA-n kívüli eszközökhöz csatlakozó I/O érintkezőkhöz csatlakoznak.

7. ábra. PIO Core bemeneti portokkal, kimeneti portokkal és IRQ támogatással
Alapértelmezés szerint a Platform Designer összetevő letiltja az Interrupt Service Line (IRQ) szolgáltatást.

A PIO I/O portok a legfelső szintű HDL-hez vannak hozzárendelve file ( io_ állapot a bemeneti portokhoz, io_ vezérlés a kimeneti portokhoz).

Az alábbi táblázat leírja az állapot- és vezérlő I/O portok jelcsatlakozását a fejlesztőkészlet DIP-kapcsolójához és LED-éhez.

8. táblázat: PIO Core I/O portok

Kikötő	Bit	Jel
Out_port	0	A USER_LED SPI programozás megtörtént
Out_port	31:1	Fenntartott
In_port	0	USER_DIP belső soros visszacsatolás engedélyezése Ki = 1 Be = 0
	1	USER_DIP FPGA által generált SYSREF engedélyezése Ki = 1 Be = 0
	31:2	Fenntartott.

SPI Mester
Az SPI főmodul egy szabványos Platform Designer összetevő az IP-katalógus szabványkönyvtárában. Ez a modul az SPI protokollt használja a külső konverterek (plample, ADC, DAC és külső órajelgenerátorok) az eszközökön belüli strukturált regisztertéren keresztül.

Az SPI-mesternek van egy Avalon memória-leképezett interfésze, amely csatlakozik az Avalon mesterhez (JTAG Avalon mesterhídhoz) az Avalon memórialeképezett összeköttetésen keresztül. Az SPI master konfigurációs utasításokat kap az Avalon mestertől.

Az SPI master modul legfeljebb 32 független SPI slave-t vezérel. Az SCLK adatátviteli sebessége 20 MHz-re van konfigurálva (osztható 5-tel).
Ez a modul 4 vezetékes, 24 bites szélességű interfészre van konfigurálva. Ha a 3-vezetékes SPI-modul létrehozása opció be van jelölve, egy további modul példányosodik az SPI-mester 4-vezetékes kimenetének 3-vezetékessé alakításához.

IOPLL
Az IOPLL előállítja a frame_clk és link_clk generálásához szükséges órát. A PLL referencia órajele konfigurálható, de a 33-as adatsebességre/tényezőre korlátozódik.

A tervezéshez plampLe, amely támogatja a 24.33024 Gbps adatsebességet, a frame_clk és a link_clk órajele 368.64 MHz.
A tervezéshez plampLe, amely támogatja a 32 Gbps adatsebességet, a frame_clk és a link_clk órajele 484.848 MHz.

SYSREF generátor
A SYSREF egy kritikus időzítési jel az F-Tile JESD204C interfésszel rendelkező adatátalakítók számára.

A SYSREF generátor a tervezésben plampA le csak a duplex JESD204C IP-kapcsolat inicializálásának demonstrációjára használható. A JESD204C 1. alosztályú rendszerszintű alkalmazásban a SYSREF-et ugyanabból a forrásból kell előállítania, mint az eszköz óráját.

Az F-Tile JESD204C IP esetében a SYSREF vezérlőregiszter SYSREF szorzója (SYSREF_MULP) határozza meg a SYSREF időszakot, amely az E paraméter n-egész számú többszöröse.

Biztosítania kell, hogy E*SYSREF_MULP ≤16. Plample, ha E=1, a SYSREF_MULP törvényes beállításának 1–16 között kell lennie, ha pedig E=3, akkor a SYSREF_MULP törvényes beállításának 1–5 között kell lennie.

Jegyzet: Ha tartományon kívüli SYSREF_MULP-t ad meg, a SYSREF generátor a beállítást SYSREF_MULP=1 értékre javítja.
Kiválaszthatja, hogy a SYSREF típust egyszeri impulzusnak, periodikusnak vagy résezett periodikusnak szeretné-e használni az Ex segítségével.ample Design fül az F-Tile JESD204C Intel FPGA IP paraméterszerkesztőben.

9. táblázat. ExampLes időszakos és résezett időszakos SYSREF számláló

E	SYSREF_MULP	SYSREF PERIOD (ESYSREF_MULP 32)	Üzemi ciklus	Leírás
1	1	32	1..31 (Programozható)	Hiányos időszakos
1	1	32	16 (Rögzített)	Időszakos
1	2	64	1..63 (Programozható)	Hiányos időszakos
1	2	64	32 (Rögzített)	Időszakos
1	16	512	1..511 (Programozható)	Hiányos időszakos
1	16	512	256 (Rögzített)	Időszakos
2	3	19	1..191 (Programozható)	Hiányos időszakos
2	3	192	96 (Rögzített)	Időszakos
2	8	512	1..511 (Programozható)	Hiányos időszakos
2	8	512	256 (Rögzített)	Időszakos
2	9 (Illegális)	64	32 (Rögzített)	Hiányos időszakos
2	9 (Illegális)	64	32 (Rögzített)	Időszakos

10. táblázat: SYSREF vezérlőregiszterek
Dinamikusan újrakonfigurálhatja a SYSREF vezérlőregisztereket, ha a regiszter beállítása eltér attól a beállítástól, amelyet a tervezés létrehozásakor megadott.ample. Konfigurálja a SYSREF-regisztereket, mielőtt az F-Tile JESD204C Intel FPGA IP-cím alaphelyzetbe állna. Ha a külső SYSREF generátort választja a
sysref_ctrl[7] regiszterbit, figyelmen kívül hagyhatja a SYSREF típus, szorzó, munkaciklus és fázis beállításait.

Bitok	Alapértelmezett érték	Leírás
sysref_ctrl[1:0]	2'b00: Egylövés 2'b01: Időszakos 2'b10: Szakadozott periodikus	SYSREF típus. Az alapértelmezett érték a SYSREF mód beállításától függ Example Design fület az F-Tile JESD204C Intel FPGA IP paraméterszerkesztőben.
sysref_ctrl[6:2]	5'b00001	SYSREF szorzó. Ez a SYSREF_MULP mező a periodikus és a résezett időszakos SYSREF típusra vonatkozik. Be kell állítania a szorzó értékét annak biztosítására, hogy az ESYSREF_MULP érték 1 és 16 között legyen, mielőtt az F-Tile JESD204C IP-címe nincs visszaállítva. Ha az ESYSREF_MULP érték ezen a tartományon kívül esik, a szorzó alapértelmezett értéke 5'b00001.
sysref_ctrl[7]	Duplex adatút: 1'b1 Szimplex TX vagy RX adatút: 1'b0	SYSREF válassza ki. Az alapértelmezett érték az adatútvonal-beállítástól függ az Example Design fül az F-Tile JESD204C Intel FPGA IP paraméterszerkesztőben. 0: Szimplex TX vagy RX (külső SYSREF) 1: Duplex (belső SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF munkaciklus, ha a SYSREF típus periodikus vagy résezett periodikus. Be kell állítania a munkaciklust, mielőtt az F-Tile JESD204C IP-címe kiesik a visszaállításból. Maximális érték = (ESYSREF_MULP32)-1 Plample: 50%-os munkaciklus = (ESYSREF_MULP32)/2 A munkaciklus alapértelmezés szerint 50%, ha nem konfigurálja ezt a regisztermezőt, vagy ha a regisztermezőt a megengedett maximális értéknél 0 vagy nagyobb értékre állítja be.
sysref_ctrl[17]	1'b0	Kézi vezérlés, ha a SYSREF típus egylövetű. Írjon 1-et a SYSREF jel magasra állításához. Írjon 0-t a SYSREF jel alacsonyra állításához. 1-et, majd 0-t kell írnia egy SYSREF impulzus létrehozásához egyszeri módban.
sysref_ctrl[31:18]	22:0	Fenntartott.

Szekvenátorok alaphelyzetbe állítása
Ez a design plampA le két reset szekvenszerből áll:

Reset Sequence 0 – Kezeli a visszaállítást a TX/RX Avalon streaming tartományra, az Avalon memórialeképezett tartományra, a mag PLL-re, a TX PHY-re, a TX magra és a SYSREF generátorra.

Reset Sequence 1 – Kezeli az RX PHY és RX Core visszaállítását.

3 vezetékes SPI
Ez a modul opcionális az SPI interfész 3 vezetékessé alakításához.

Rendszer PLL
Az F-tile három fedélzeti rendszer PLL-vel rendelkezik. Ezek a rendszer-PLL-ek a kemény IP (MAC, PCS és FEC) és EMIB kereszteződések elsődleges órajelforrásai. Ez azt jelenti, hogy amikor a rendszer PLL órajelét használja, a blokkokat nem a PMA órajel végzi, és nem függenek az FPGA magról érkező órajeltől. Minden rendszer PLL csak egy frekvencia interfészhez tartozó órát állít elő. Plample, két rendszer-PLL-re van szüksége egy interfész 1 GHz-en és egy interfész 500 MHz-en történő futtatásához. A rendszer PLL használata lehetővé teszi, hogy minden sávot egymástól függetlenül használjon anélkül, hogy a sávóra változása hatással lenne a szomszédos sávra.
Minden rendszer PLL használhatja a nyolc FGT referenciaóra bármelyikét. A rendszer PLL-ek megoszthatnak egy referenciaórát, vagy eltérő referenciaórákkal rendelkeznek. Mindegyik interfész kiválaszthatja, hogy melyik rendszer PLL-t használja, de ha kiválasztották, az rögzített, nem konfigurálható újra dinamikus újrakonfigurálással.

Kapcsolódó információk
F-tile Architecture és PMA és FEC Direct PHY IP felhasználói útmutató

További információ az Intel Agilex F-tile eszközök rendszer PLL órajelének módjáról.

Mintagenerátor és ellenőrző
A mintagenerátor és az ellenőrző hasznos adatok létrehozásáhozampés tesztelési célú monitorozás.
11. táblázat: Támogatott mintagenerátor

Mintagenerátor	Leírás
PRBS minta generátor	Az F-Tile JESD204C kivitel plampA le PRBS mintagenerátor a következő fokú polinomokat támogatja: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp minta generátor	Az ramp minta értéke 1-gyel növekszik minden következő másodpercbenample N generátorszélességgel, és 0-ra gördül, ha minden bit az s-ben vanample vannak 1. Engedélyezze az ramp mintagenerátort az ED vezérlőblokk tst_ctl regiszterének 1-2 bitjére írva.
Parancscsatorna ramp minta generátor	Az F-Tile JESD204C kivitel plample támogatja az r parancscsatornátamp mintagenerátor sávonként. Az ramp minta értéke 1-gyel növekszik a parancsszavak 6 bitjeként. A kezdő mag egy növekményes minta az összes sávban.

12. táblázat: Támogatott minta-ellenőrző

Mintaellenőrző	Leírás
PRBS mintaellenőrző	A mintaellenőrzőben lévő kódoló mag automatikusan szinkronizálódik, amikor az F-Tile JESD204C IP eléri a ferdeségi igazítást. A mintaellenőrzőnek 8 oktettre van szüksége a kódoló mag önszinkronizálásához.
Ramp minta ellenőrző	Az első érvényes adat sampLe minden konverterhez (M) az r kezdőértékeként van betöltveamp minta. Utólagos adatok sampA les értékeknek minden órajelben 1-gyel kell növekedniük a maximumig, majd 0-ra kell görgetniük.

Mintaellenőrző	Leírás
	Plample, ha S=1, N=16 és WIDTH_MULP = 2, a konverterenkénti adatszélesség S * WIDTH_MULP * N = 32. A maximális adatmennyiség sample értéke 0xFFFF. Az ramp A mintaellenőrző ellenőrzi, hogy az összes konverter azonos mintákat kapjon.
Parancscsatorna ramp minta ellenőrző	Az F-Tile JESD204C kivitel plample támogatja az r parancscsatornátamp minta ellenőrző. A kapott első parancsszó (6 bit) betöltődik kezdőértékként. A következő parancsszavaknak ugyanabban a sávban 0x3F-ig kell növekedniük, és 0x00-ra kell lépniük. A parancscsatorna ramp mintaellenőrző ellenőrzi az r-tamp minták az összes sávban.

F-Tile JESD204C TX és RX IP
Ez a design plample lehetővé teszi az egyes TX/RX konfigurálását szimplex vagy duplex módban.
A duplex konfigurációk lehetővé teszik az IP-funkciók bemutatását belső vagy külső soros visszacsatolás segítségével. Az IP-n belüli CSR-ek nincsenek optimalizálva, hogy lehetővé tegyék az IP-vezérlést és az állapot megfigyelését.

F-Tile JESD204C Design Example Óra és visszaállítás

Az F-Tile JESD204C kivitel plample rendelkezik egy órajel- és visszaállítási jelkészlettel.

13. táblázat.Tervezés plample Órák

Órajel	Irány	Leírás
mgmt_clk	Bemenet	LVDS differenciál órajel 100 MHz frekvenciával.
refclk_xcvr	Bemenet	Adó-vevő referencia órajele 33-as adatsebesség/tényező frekvenciával.
refclk_core	Bemenet	A mag referencia órajele ugyanazzal a frekvenciával, mint refclk_xcvr.
in_sysref	Bemenet	SYSREF jel. A maximális SYSREF frekvencia adatsebesség/(66x32xE).
sysref_out	Kimenet
txlink_clk rxlink_clk	Belső	TX és RX link órajele adatsebességgel/66.
txframe_clk rxframe_clk	Belső	TX és RX keretórajel adatsebesség/33 frekvenciával (FCLK_MULP=2) TX és RX keretórajel adatsebesség/66 frekvenciával (FCLK_MULP=1)
tx_fclk rx_fclk	Belső	TX és RX fázisóra adatsebességű/66 frekvenciával (FCLK_MULP=2) A TX és RX fázisóra mindig magas (1'b1), ha FCLK_MULP=1
spi_SCLK	Kimenet	SPI adatátviteli sebességű óra 20 MHz-es frekvenciával.

Amikor betölti a tervezést plample egy FPGA-eszközbe, egy belső ninit_done esemény biztosítja, hogy a JTAG az Avalon Master hídhoz, valamint az összes többi blokkhoz is vissza van állítva.

A SYSREF generátor független alaphelyzetbe állításával szándékos aszinkron kapcsolatot hoz létre a txlink_clk és rxlink_clk órajelekhez. Ez a módszer átfogóbb a SYSREF jel emulálásában egy külső órachipről.

14. táblázat. Tervezés plample Visszaállítja

Reset Sign	Irány	Leírás
global_rst_n	Bemenet	Nyomógombos globális visszaállítás minden blokkhoz, kivéve a JTAG az Avalon Master hídra.
ninit_done	Belső	Kimenet a Reset Release IP-ből a JTAG az Avalon Master hídra.
edctl_rst_n	Belső	Az ED vezérlőblokkot a J alaphelyzetbe állítjaTAG az Avalon Master hídra. A hw_rst és global_rst_n portok nem állítják vissza az ED vezérlőblokkot.
hw_rst	Belső	Assert és deassert hw_rst az ED Control blokk rst_ctl regiszterébe írva. mgmt_rst_in_n érvényesíti, ha a hw_rst érvényes.
mgmt_rst_in_n	Belső	Visszaállítás a különböző IP-címek Avalon memórialeképezett interfészeihez és a reset szekvencerek bemeneteihez: j20c_reconfig_reset az F-Tile JESD204C IP duplex natív PHY-hez spi_rst_n az SPI-mesterhez pio_rst_n a PIO állapothoz és vezérléshez A 0. és 0. reset szekvenszer reset_in1 portja A global_rst_n, hw_rst vagy edctl_rst_n port a visszaállítást az mgmt_rst_in_n oldalon állítja vissza.
sysref_rst_n	Belső	Visszaállítás a SYSREF generátor blokkhoz az ED vezérlőblokkban a reset szekvenszer 0 reset_out2 portjával. A reset szekvenszer 0 reset_out2 portja megszakítja a visszaállítást, ha a mag PLL zárolva van.
core_pll_rst	Belső	Visszaállítja a mag PLL-t a reset szekvenszer 0 reset_out0 portján keresztül. A mag PLL visszaáll, amikor az mgmt_rst_in_n reset érvényesül.
j204c_tx_avs_rst_n	Belső	Alaphelyzetbe állítja az F-Tile JESD204C TX Avalon memórialeképezett interfészt a 0. reset szekvenszeren keresztül. A TX Avalon memórialeképezett interfész érvényesít, ha az mgmt_rst_in_n érvényes.
j204c_rx_avs_rst_n	Belső	Visszaállítja az F-Tile JESD204C TX Avalon memórialeképezett interfészt az 1. reset szekvenszeren keresztül. Az RX Avalon memórialeképezett interfész érvényesít, ha az mgmt_rst_in_n érvényesül.
j204c_tx_rst_n	Belső	Visszaállítja az F-Tile JESD204C TX kapcsolati és szállítási rétegeit a txlink_clk és txframe_clk tartományokban. A reset szekvenszer 0 reset_out5 portja visszaállítja a j204c_tx_rst_n portot. Ez az alaphelyzetbe állítás megszűnik, ha a mag PLL zárolva van, és a tx_pma_ready és tx_ready jelek érvényesülnek.
j204c_rx_rst_n	Belső	Visszaállítja az F-Tile JESD204C RX kapcsolati és szállítási rétegeit az rxlink_clk és rxframe_clk tartományokban.

Reset Sign	Irány	Leírás
		Az 1. reset szekvenszer reset_out4 portja visszaállítja a j204c_rx_rst_n portot. Ez az alaphelyzetbe állítás megszűnik, ha a mag PLL zárolva van, és az rx_pma_ready és rx_ready jelek érvényesülnek.
j204c_tx_rst_ack_n	Belső	A kézfogási jel visszaállítása a j204c_tx_rst_n segítségével.
j204c_rx_rst_ack_n	Belső	A kézfogási jel visszaállítása a j204c_rx_rst_n segítségével.

8. ábra. Időzítési diagram a tervezéshez plample Visszaállítja

F-Tile JESD204C Design Example Signals

15. táblázat: Rendszerinterfész jelei

Jel	Irány	Leírás
Órák és visszaállítások
mgmt_clk	Bemenet	100 MHz-es órajel a rendszerfelügyelethez.
refclk_xcvr	Bemenet	Referenciaóra az F-tile UX QUAD-hoz és a System PLL-hez. 33-as adatsebesség/tényezővel egyenértékű.
refclk_core	Bemenet	Core PLL referencia óra. Ugyanazt az órafrekvenciát alkalmazza, mint a refclk_xcvr.
in_sysref	Bemenet	SYSREF jel külső SYSREF generátortól a JESD204C 1. alosztályú megvalósításához.
sysref_out	Kimenet	SYSREF jel a JESD204C 1. alosztályú megvalósításához, amelyet az FPGA-eszköz generált, pl.ampcsak a link inicializálási célja.

Jel	Irány	Leírás
SPI
spi_SS_n[2:0]	Kimenet	Aktív alacsony, SPI slave kiválasztási jel.
spi_SCLK	Kimenet	SPI soros óra.
spi_sdio	Bemenet/Kimenet	Adatok kimenete a mesterről a külső slave-re. Adatok bevitele a külső slave-től a mesterhez.

Jel	Irány	Leírás
Jegyzet:Ha a 3-vezetékes SPI-modul létrehozása opció engedélyezve van.
spi_MISO Jegyzet: Ha a 3-vezetékes SPI-modul létrehozása opció nincs engedélyezve.	Bemenet	Adatok bevitele a külső slave-ről az SPI-mesterre.
spi_MOSI Jegyzet: Ha a 3-vezetékes SPI-modul létrehozása opció nincs engedélyezve.	Kimenet	Kimeneti adatok az SPI-mesterről a külső slave-re.

Jel	Irány	Leírás
ADC / DAC
tx_serial_data[LINK*L-1:0]	Kimenet	Differenciál nagy sebességű soros kimeneti adatok DAC-hoz. Az óra a soros adatfolyamba van beágyazva.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Bemenet	Differenciális nagy sebességű soros bemeneti adatok az ADC-től. Az óra visszaállításra kerül a soros adatfolyamból.
rx_serial_data_n[LINK*L-1:0]

Jel	Irány	Leírás
Általános célú I/O
user_led[3:0]	Kimenet	A következő állapotok állapotát jelzi: [0]: SPI programozás kész [1]: TX link hiba [2]: RX link hiba [3]: Mintaellenőrző hiba az Avalon streaming adatokhoz
user_dip[3:0]	Bemenet	Felhasználói mód DIP kapcsoló bemenet: [0]: Belső soros visszacsatolás engedélyezése [1]: FPGA által generált SYSREF engedélyezés [3:2]: Fenntartva

Jel	Irány	Leírás
Sávon kívüli (OOB) és állapot
rx_patchk_data_error[LINK-1:0]	Kimenet	Ha ez a jel érvényesül, az azt jelzi, hogy a mintaellenőrző hibát észlelt.
rx_link_error[LINK-1:0]	Kimenet	Ha ez a jel érvényesül, az azt jelzi, hogy a JESD204C RX IP megszakítást érvényesített.
tx_link_error[LINK-1:0]	Kimenet	Ha ez a jel érvényesül, az azt jelzi, hogy a JESD204C TX IP megszakítást érvényesített.
emb_lock_out	Kimenet	Ha ez a jel érvényesül, az azt jelzi, hogy a JESD204C RX IP elérte az EMB zárolást.
sh_lock_out	Kimenet	Ha ez a jel érvényesül, az azt jelzi, hogy a JESD204C RX IP szinkronizálási fejléce zárolva van.

Jel	Irány	Leírás
Avalon Streaming
rx_avst_valid[LINK-1:0]	Bemenet	Azt jelzi, hogy az átalakító sampAz alkalmazási réteghez küldött adatok érvényesek vagy érvénytelenek. 0: Az adatok érvénytelenek 1: Az adatok érvényesek
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Bemenet	Átalakító sample adatokat az alkalmazási rétegbe.

F-Tile JESD204C Design Example Ellenőrző regiszterek

Az F-Tile JESD204C kivitel plample regiszterek az ED Control blokkban byte-címzést használnak (32 bit).

16. táblázat. Tervezés plample Címtérkép
Ezek a 32 bites ED-vezérlőblokk-regiszterek az mgmt_clk tartományban találhatók.

Összetevő	Cím
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI vezérlés	0x0102_0000 – 0x0102_001F
PIO vezérlés	0x0102_0020 – 0x0102_002F
PIO állapot	0x0102_0040 – 0x0102_004F
Reset Sequencer 0	0x0102_0100 – 0x0102_01FF
Reset Sequencer 1	0x0102_0200 – 0x0102_02FF
ED vezérlés	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP adó-vevő PHY Reconfig	0x0200_0000 – 0x023F_FFFF

17. táblázat: Regiszter hozzáférési típusa és definíciója
Ez a táblázat az Intel FPGA IP-k regiszterelérési típusát írja le.

Hozzáférés típusa	Meghatározás
RO/V	Szoftver csak olvasható (nincs hatással az írásra). Az érték változhat.
RW	A szoftver beolvassa és visszaadja az aktuális bitértéket. A szoftver megírja és beállítja a bitet a kívánt értékre.
RW1C	A szoftver beolvassa és visszaadja az aktuális bitértéket. A szoftver 0-t ír, és nincs hatása. A szoftver 1-et ír, és a bitet 0-ra törli, ha a bitet hardver 1-re állította. A hardver a bitet 1-re állítja. A szoftvertisztaság magasabb prioritású, mint a hardverkészlet.

18. táblázat: ED-vezérlő címtérkép

Offset	Regisztráljon Név
0x00	rst_ctl
0x04	rst_sts0
*folytatás…*

Offset	Regisztráljon Név
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

19. táblázat: ED vezérlőblokk vezérlési és állapotregiszterek

Byte Offset	Nyilvántartás	Név	Hozzáférés	Reset	Leírás
0x00	rst_ctl	rst_assert	RW	0x0	Vezérlés visszaállítása. [0]: Írjon 1-et a visszaállítás érvényesítéséhez. (hw_rst) Írjon újra 0-t a deassert reset-hez. [31:1]: Fenntartva.
0x04	rst_sts0	rst_status	RO/V	0x0	Állapot visszaállítása. [0]: Core PLL zárolt állapot. [31:1]: Fenntartva.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF élérzékelés állapota belső vagy külső SYSREF generátorhoz. [0]: 1-es érték Azt jelzi, hogy a rendszer SYSREF felfutó élt észlel az 1. alosztály működéséhez. A szoftver 1-et írhat ennek a bitnek a törléséhez, hogy lehetővé tegye az új SYSREF élérzékelést. [31:1]: Fenntartva.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex adatút Egyszeri: 0x00080	SYSREF vezérlés. Lásd 10. táblázat a 17. oldalon a regiszter használatával kapcsolatos további információkért.
				Időszakos:	Jegyzet: A visszaállítási érték attól függ
				0x00081	a SYSREF típus és az F-Tile
				Kihagyott – időszakos:	JESD204C IP adatút paraméterek beállításai.
				0x00082
				TX vagy RX adatok
				útvonal
				Egy lövés:
				0x00000
				Időszakos:
				0x00001
				rés-
				időszakos:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF állapot. Ez a regiszter tartalmazza a belső SYSREF generátor legfrissebb SYSREF periódusát és munkaciklus-beállításait. Lásd 9. táblázat a 16. oldalon a SYSREF időszak és a munkaciklus jogi értékéhez.
*folytatás…*

Byte Offset	Nyilvántartás	Név	Hozzáférés	Reset	Leírás
					[8:0]: SYSREF periódus. Ha az érték 0xFF, a SYSREF periódus = 255 Ha az érték ha 0x00, a SYSREF periódus = 256. [17:9]: SYSREF munkaciklus. [31:18]: Fenntartva.
0x80	tst_ctl	tst_control	RW	0x0	Tesztvezérlés. Ezzel a regiszterrel engedélyezheti a különböző tesztmintákat a mintagenerátorhoz és az ellenőrzőhöz. [1:0] = Fenntartott mező [2] = ramp_test_ctl 1'b0 = Engedélyezi a PRBS minta generátort és ellenőrzőt 1'b1 = Engedélyezi az r-tamp mintagenerátor és ellenőrző [31:3]: Fenntartva.
0x8c	tst_err0	tst_error	RW1C	0x0	Hibajelző a 0. linkhez. Amikor a bit 1'b1, az hibát jelez. A hibajelző törléséhez a megfelelő bitre 1'b1 írása előtt meg kell oldani a hibát. [0] = Minta-ellenőrző hiba [1] = tx_link_error [2] = rx_link_error [3] = Parancsminta-ellenőrző hiba [31:4]: Foglalt.

Az F-Tile JESD204C Intel FPGA IP Design Ex. dokumentum felülvizsgálati előzményeiample Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.10.11	21.3	1.0.0	Kezdeti kiadás.

Dokumentumok / Források

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Felhasználói útmutató
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

Hivatkozások

Felhasználói kézikönyv

F-Tile JESD204C Intel FPGA IP Design Example

Az F-Tile JESD204C Intel® FPGA IP Design Example Felhasználói kézikönyv