F-Tile JESD204C Intel FPGA IP Design Eksample User Itọsọna

Itọsọna olumulo yii pese awọn ẹya ara ẹrọ, awọn itọnisọna lilo, ati apejuwe alaye nipa apẹrẹ examples fun F-Tile JESD204C Intel® FPGA IP ni lilo awọn ẹrọ Intel Agilex™.

Olugbo ti a pinnu

Iwe yi jẹ ipinnu fun:

Oniru ayaworan lati ṣe yiyan IP lakoko ipele igbero eto eto
Awọn apẹẹrẹ ohun elo nigbati o ba ṣepọ IP sinu apẹrẹ ipele eto wọn

Awọn ẹlẹrọ afọwọsi lakoko kikopa ipele eto ati ipele afọwọsi ohun elo

Awọn iwe aṣẹ ti o jọmọ
Tabili ti o tẹle ṣe atokọ awọn iwe itọkasi miiran eyiti o ni ibatan si F-Tile JESD204C Intel FPGA IP.

Table 1. jẹmọ Awọn iwe aṣẹ

Itọkasi	Apejuwe
F-Tile JESD204C Intel FPGA IP Itọsọna olumulo	Pese alaye nipa F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Awọn akọsilẹ Tu	Ṣe atokọ awọn ayipada ti a ṣe fun F-Tile JESD204C F-Tile JESD204C ni itusilẹ kan pato.
Intel Agilex Device Data Dì	Iwe yii ṣe apejuwe awọn abuda itanna, awọn abuda iyipada, awọn pato iṣeto, ati akoko fun awọn ẹrọ Intel Agilex.

Acronyms ati Gilosari

Table 2. Acronym Akojọ

Adape	Imugboroosi
LEMC	Aago Multiblock ti o gbooro sii ti agbegbe
FC	Iwọn aago fireemu
ADC	Afọwọṣe to Digital Converter
DAC	Digital to afọwọṣe Converter
DSP	Digital Signal Prosessor
TX	Atagba
RX	Olugba

Adape	Imugboroosi
DLL	Layer ọna asopọ data
CSR	Iṣakoso ati iforukọsilẹ ipo
CRU	Aago ati Tun Unit
ISR	Idilọwọ Service Baraku
FIFO	Akọkọ-Ni-akọkọ-Jade
SERDES	Serializer Deserializer
ECC	Aṣiṣe Atunse koodu
FEC	Siwaju Aṣiṣe Atunse
SERR	Ṣiṣawari aṣiṣe ẹyọkan (ni ECC, atunṣe)
DERR	Ṣiṣawari Aṣiṣe Meji (ni ECC, apaniyan)
PRBS	Pseudorandom alakomeji ọkọọkan
MAC	Media Access Adarí. MAC pẹlu sublayer Ilana, Layer gbigbe, ati Layer ọna asopọ data.
PHY	Layer ti ara. PHY ni igbagbogbo pẹlu ipele ti ara, SERDES, awakọ, awọn olugba ati CDR.
PCS	Ti ara ifaminsi iha-Layer
PMA	Asomọ Alabọde ti ara
RBD	Idaduro Idaduro RX
UI	Unit Interval = iye akoko ti bit tẹlentẹle
Iwọn RBD	Idaduro RX titun ona dide
RBD aiṣedeede	Anfani idasilẹ Idaduro RX
SH	Akọsori amuṣiṣẹpọ
TL	Layer gbigbe
EMIB	Ifibọ Olona-kú Interconnect Bridge

Table 3. Gilosari Akojọ

Igba	Apejuwe
Ẹrọ oluyipada	ADC tabi DAC oluyipada
Ohun elo kannaa	FPGA tabi ASIC
Oṣu Kẹwa	Ẹgbẹ kan ti awọn die-die 8, ti n ṣiṣẹ bi titẹ sii si koodu 64/66 ati abajade lati oluyipada
Nibble	Eto ti awọn die-die 4 eyiti o jẹ apakan iṣẹ ipilẹ ti awọn pato JESD204C
Dina	Aami 66-bit ti ipilẹṣẹ nipasẹ ero koodu 64/66
Oṣuwọn Laini	Munadoko data oṣuwọn ti ni tẹlentẹle ọna asopọ Oṣuwọn Lane = (Mx Sx N'x 66/64 x FC) / L
Aago ọna asopọ	Aago ọna asopọ = Lane Line Rate/66.
fireemu	Eto awọn octets itẹlera ninu eyiti ipo ti octet kọọkan le ṣe idanimọ nipasẹ itọkasi si ifihan agbara titete fireemu.
Aago fireemu	Aago eto ti o nṣiṣẹ ni iwọn fireemu, iyẹn gbọdọ jẹ aago ọna asopọ 1x ati 2x.

Igba	Apejuwe
Samples fun aago fireemu	Samples fun aago, lapapọ samples ni aago fireemu fun ẹrọ oluyipada.
LEMC	Aago inu ti a lo lati ṣe deede aala ti multiblock ti o gbooro laarin awọn ọna ati sinu awọn itọkasi ita (SYSREF tabi Subclass 1).
Kilasi 0	Ko si atilẹyin fun lairi ipinnu. Data yẹ ki o wa ni idasilẹ lẹsẹkẹsẹ lori ọna si ọna deskew lori olugba.
Kilasi 1	Lairi ipinnu ipinnu nipa lilo SYSREF.
Multipoint Link	Awọn ọna asopọ laarin ẹrọ pẹlu 2 tabi diẹ ẹ sii ẹrọ oluyipada.
64B / 66B fifi koodu sii	Koodu laini ti o ṣe maapu data 64-bit si awọn die-die 66 lati ṣe bulọọki kan. Eto data ipele ipilẹ jẹ bulọki ti o bẹrẹ pẹlu akọsori amuṣiṣẹpọ 2-bit.

Tabili 4. Awọn aami

Igba	Apejuwe
L	Nọmba awọn ọna fun ẹrọ oluyipada
M	Nọmba awọn oluyipada fun ẹrọ kan
F	Nọmba ti octets fun fireemu lori kan nikan ona
S	Nọmba ti samples zqwq fun nikan converter fun fireemu ọmọ
N	Ipinnu oluyipada
N'	Lapapọ nọmba ti die-die fun sample ni ọna kika data olumulo
CS	Nọmba awọn iwọn iṣakoso fun iyipada sample
CF	Nọmba awọn ọrọ iṣakoso fun akoko aago fireemu fun ọna asopọ
HD	Ọna kika data olumulo iwuwo giga
E	Nọmba ti multiblock ni ohun o gbooro sii multiblock

F-Tile JESD204C Intel FPGA IP Design Eksample Quick Bẹrẹ Itọsọna

F-Tile JESD204C Intel FPGA IP apẹrẹamples fun Intel Agilex awọn ẹrọ ẹya a simulating testbench ati ki o kan hardware oniru ti o ṣe atilẹyin akopo ati hardware igbeyewo.
O le ṣe ina apẹrẹ F-Tile JESD204C examples nipasẹ awọn IP katalogi ni Intel Quartus® Prime Pro Edition software.

Nọmba 1. Idagbasoke Stages fun Oniru Example

Apẹrẹ Example Àkọsílẹ aworan atọka

olusin 2. F-Tile JESD204C Design Example High-ipele Block aworan atọka

Apẹrẹ example oriširiši awọn wọnyi modulu:

Platform Onise eto
- F-Tile JESD204C Intel FPGA IP
- JTAG to Avalon Titunto Afara
- Parallel I/O (PIO) adarí
- Tẹlentẹle Port Interface (SPI) — titunto si module- IOPLL
- SYSREF monomono
- Example Design (ED) Iṣakoso CSR
- Tun sequencers
Eto PLL

monomono Àpẹẹrẹ
Ayẹwo apẹrẹ

Table 5. Design Example Modulu

Awọn eroja	Apejuwe
Platform Onise eto	Eto Onise Platform ṣe itọsi ọna data F-Tile JESD204C IP ati awọn agbeegbe atilẹyin.
F-Tile JESD204C Intel FPGA IP	Eto inu ẹrọ oluṣeto Platform yii ni TX ati RX F-Tile JESD204C IPs ti a ṣe papọ pẹlu PHY duplex.
JTAG to Avalon Titunto Afara	Afara yii n pese iraye si olupin console eto si IP ti o ya iranti ni apẹrẹ nipasẹ JTAG ni wiwo.
Parallel I/O (PIO) adarí	Eleyi oludari pese a iranti-maapu ni wiwo fun sampling ati wiwakọ gbogbo idi ti mo ti / O ibudo.
SPI titunto si	Eleyi module kapa awọn ni tẹlentẹle gbigbe ti iṣeto ni data si awọn SPI ni wiwo lori awọn converter opin.
SYSREF monomono	Olupilẹṣẹ SYSREF nlo aago ọna asopọ bi aago itọkasi ati ṣe ipilẹṣẹ awọn iṣọn SYSREF fun F-Tile JESD204C IP. Akiyesi: Apẹrẹ yii example nlo olupilẹṣẹ SYSREF lati ṣe afihan ipilẹṣẹ ọna asopọ F-Tile JESD204C IP duplex. Ninu ohun elo ipele eto F-Tile JESD204C subclass 1, o gbọdọ ṣe ina SYSREF lati orisun kanna bi aago ẹrọ.
IOPLL	Apẹrẹ yii example nlo IOPLL kan lati ṣe ina aago olumulo kan fun gbigbe data sinu F-Tile JESD204C IP.
ED Iṣakoso CSR	Ẹya yii n pese iṣakoso wiwa SYSREF ati ipo, ati iṣakoso ilana idanwo ati ipo.
Tun sequencers	Apẹrẹ yii example oriširiši 2 tunsequencers: Atunto Atunto 0-Ṣiṣe atunṣe atunṣe si TX/RX Avalon® ašẹ ṣiṣanwọle, Avalon iranti-ašẹ ti a ṣe, PLL mojuto, TX PHY, TX core, ati SYSREF monomono. Atunto Ọkọọkan 1-Mu atunṣeto si RX PHY ati RX mojuto.
Eto PLL	Orisun aago akọkọ fun F-tile lile IP ati EMIB Líla.
monomono Àpẹẹrẹ	Olupilẹṣẹ apẹẹrẹ ṣe ipilẹṣẹ PRBS tabi ramp apẹrẹ.
Ayẹwo apẹrẹ	Oluyẹwo apẹẹrẹ ṣe idaniloju PRBS tabi ramp Àpẹẹrẹ ti gba, ati awọn asia a ašiše nigbati o ri a mismatch ti data sample.

Software ibeere

Intel nlo awọn wọnyi software lati se idanwo awọn oniru examples ni eto Linux kan:

Intel Quartus NOMBA Pro Edition software
Questa */ModelSim* tabi VCS*/VCS MX simulator

Ti o npese awọn Design

Lati ṣe ina apẹrẹ examplati ọdọ olootu paramita IP:

Ṣẹda iṣẹ akanṣe kan ti o fojusi idile ẹrọ Intel Agilex F-tile ki o yan ẹrọ ti o fẹ.
Ninu Katalogi IP, Awọn irinṣẹ ➤ IP Catalog, yan F-Tile JESD204C Intel FPGA IP.
Pato orukọ ipele-oke ati folda fun iyatọ IP aṣa rẹ. Tẹ O DARA. Olootu paramita ṣafikun ipele-oke .ip file si awọn ti isiyi ise agbese laifọwọyi. Ti o ba ti ṣetan lati fi .ip kun pẹlu ọwọ file si ise agbese na, tẹ Project ➤ Fikun-un / Yọ Files ni Project lati fi awọn file.
Labẹ awọn Example Design taabu, pato awọn oniru Mofiample sile bi apejuwe ninu Design Example Parameters.
Tẹ ina Example Design.

Awọn software gbogbo oniru files ninu awọn iwe-ilana. Awọn wọnyi files wa ni ti beere lati ṣiṣe kikopa ati akopo.

Apẹrẹ Example Parameters
Olootu paramita F-Tile JESD204C Intel FPGA IP pẹlu Example Design taabu fun o lati pato awọn paramita ṣaaju ki o to ti o npese awọn oniru example.

Tabili 6. Awọn paramita ni Example Design Tab

Paramita	Awọn aṣayan	Apejuwe
Yan Oniru	Iṣakoso console System Ko si	Yan iṣakoso console eto lati wọle si apẹrẹ example data ona nipasẹ awọn console eto.
Afọwọṣe	Tan, paa	Tan-an fun IP lati ṣe ina pataki files fun kikopa oniru Mofiample.
Akopọ	Tan, paa	Tan-an fun IP lati ṣe ina pataki files fun Intel Quartus Prime akopo ati hardware ifihan.
HDL ọna kika (fun kikopa)	Verilog VDHL	Yan ọna kika HDL ti RTL files fun kikopa.
HDL ọna kika (fun iṣelọpọ)	Verilog nikan	Yan ọna kika HDL ti RTL files fun kolaginni.

Paramita	Awọn aṣayan	Apejuwe
Ina 3- waya SPI module	Tan, paa	Tan-an lati mu 3-waya SPI ni wiwo dipo 4-waya.
Ipo Sysref	Leekan pere Igbakọọkan igbakọọkan gapped	Yan boya o fẹ ki titete SYSREF jẹ ipo pulse ọkan-shot, igbakọọkan, tabi igbakọọkan, da lori awọn ibeere apẹrẹ rẹ ati irọrun akoko. Ọkan-shot-Yan aṣayan yii lati jẹ ki SYSREF jẹ ipo pulse ọkan-shot. Awọn sysref_ctrl[17] forukọsilẹ bit ká iye jẹ 0. Lẹhin ti awọn F-Tile JESD204C IP tun deasserts, yi sysref_ctrl[17] Forukọsilẹ iye lati 0 to 1, ki o si 0, fun ọkan-shot SYSREF polusi. Igbakọọkan—SYSREF ni ipo igbakọọkan ni akoko iṣẹ-ṣiṣe 50:50. Akoko SYSREF jẹ ESYSREF_MULP. Lorekore gapped-SYSREF ni eto iṣẹ ṣiṣe eto ti granularity ti ọna asopọ aago 1. Akoko SYSREF jẹ ESYSREF_MULP. Fun eto iṣẹ-ṣiṣe ti ko ni ibiti o wa, bulọọki iran SYSREF yẹ ki o ṣe afihan 50:50 iṣẹ-ṣiṣe laifọwọyi. Tọkasi awọn SYSREF monomono apakan fun alaye siwaju sii nipa SYSREF akoko.
Yan ọkọ	Ko si	Yan awọn ọkọ fun oniru example. Ko si-Aṣayan yii yọkuro awọn aaye ohun elo fun apẹrẹ tẹlẹample. Gbogbo awọn iṣẹ iyansilẹ pin ni yoo ṣeto si awọn pinni foju.
Apẹrẹ Idanwo	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Yan olupilẹṣẹ apẹẹrẹ ati apẹẹrẹ idanwo ayẹwo. Apeere monomono-JESD204C atilẹyin PRBS monomono Àpẹẹrẹ fun data sample. Eyi tumọ si pe iwọn ti data jẹ aṣayan N + CS. PRBS monomono Àpẹẹrẹ ati checker jẹ wulo fun ṣiṣẹda data sample stimulus fun idanwo ati pe ko ni ibamu pẹlu ipo idanwo PRBS lori oluyipada ADC/DAC. Ramp Apẹrẹ monomono-JESD204C ọna asopọ Layer nṣiṣẹ deede ṣugbọn awọn gbigbe nigbamii ti wa ni alaabo ati awọn igbewọle lati awọn ọna kika ti wa ni bikita. Ọna kọọkan n ṣe atagba ṣiṣan octet kanna ti o pọ si lati 0x00 si 0xFF ati lẹhinna tun ṣe. Ramp Idanwo apẹrẹ jẹ ṣiṣe nipasẹ prbs_test_ctl. PRBS Pattern Checker-JESD204C PRBS scrambler jẹ mimuuṣiṣẹpọ ararẹ ati pe o nireti pe nigbati ipilẹ IP ba ni anfani lati pinnu ọna asopọ soke, irugbin scrambling ti ṣiṣẹpọ tẹlẹ. PRBS scrambling irugbin yoo gba soke 8 octets to ara initialize. Ramp Aṣayẹwo Àpẹẹrẹ-JESD204C scrambling jẹ mimuuṣiṣẹpọ funrarẹ ati pe o nireti pe nigbati ipilẹ IP ba ni anfani lati pinnu ọna asopọ soke, irugbin scrambling ti ṣiṣẹpọ tẹlẹ. Ni igba akọkọ ti wulo Octet ti kojọpọ bi awọn ramp iye akọkọ. Awọn data ti o tẹle gbọdọ pọ si 0xFF ati yiyi lọ si 0x00. Ramp Oluyẹwo apẹrẹ yẹ ki o ṣayẹwo fun apẹrẹ kanna ni gbogbo awọn ọna.
Jeki ti abẹnu ni tẹlentẹle loopback	Tan, paa	Yan ti abẹnu ni tẹlentẹle loopback.
Mu ikanni aṣẹ ṣiṣẹ	Tan, paa	Yan ilana ikanni pipaṣẹ.

Ilana Ilana
F-Tile JESD204C apẹrẹ example awọn ilana ni awọn ti ipilẹṣẹ files fun apẹrẹ examples.

Olusin 3. Ilana Ilana fun F-Tile JESD204C Intel Agilex Design Example

Table 7. Liana Files

Awọn folda	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
kikopa / olutojueni	modelim_sim.tcl tb_top_waveform.do
kikopa / synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulating awọn Oniru Example Testbench

Apẹrẹ example testbench simulates rẹ ti ipilẹṣẹ oniru.

olusin 4. Ilana

Lati ṣe adaṣe apẹrẹ, ṣe awọn igbesẹ wọnyi:

Yi liana iṣẹ pada siample_design_directory>/ kikopa/ .
Ninu laini aṣẹ, ṣiṣe iwe afọwọkọ kikopa. Tabili ti o wa ni isalẹ fihan awọn aṣẹ lati ṣiṣe awọn simulators atilẹyin.

Simulator	Òfin
Questa/ModelSim	vsim -ṣe modelim_sim.tcl
Questa/ModelSim	vsim -c -do modelim_sim.tcl (laisi Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simulation dopin pẹlu awọn ifiranṣẹ ti o tọkasi boya ṣiṣe naa ṣaṣeyọri tabi rara.

olusin 5. Aseyori Simulation
Nọmba yii ṣe afihan ifiranṣẹ kikopa aṣeyọri fun adaṣe VCS.

Iṣakojọpọ Oniru Example

Lati ṣajọ akojọpọ-nikan exampfun ise agbese, tẹle awọn igbesẹ wọnyi:

Rii daju akopo oniru example iran jẹ pari.

Ninu sọfitiwia Intel Quartus Prime Pro Edition, ṣii iṣẹ akanṣe Intel Quartus Prime Pro Editionample_ design_ liana>/ed/quartus.
Lori awọn Processing akojọ, tẹ Bẹrẹ akopo.

Alaye Apejuwe fun F-Tile JESD204C Oniru Example

F-Tile JESD204C apẹrẹ example ṣe afihan iṣẹ ṣiṣe ti ṣiṣan data nipa lilo ipo loopback.
O le pato awọn eto paramita ti o fẹ ki o si ṣe ina apẹrẹ example.
Apẹrẹ example wa ni ipo duplex nikan fun Base mejeeji ati iyatọ PHY. O le yan Ipilẹ nikan tabi iyatọ PHY nikan ṣugbọn IP yoo ṣe ipilẹṣẹ apẹrẹ tẹlẹample fun awọn mejeeji Base ati PHY.

Akiyesi: Diẹ ninu awọn atunto oṣuwọn data giga le kuna akoko. Lati yago fun ikuna akoko, ronu sisọ iye iye igbohunsafẹfẹ aago fireemu kekere (FCLK_MULP) ninu taabu Awọn atunto ti F-Tile JESD204C olootu paramita IP Intel FPGA IP.

Awọn ẹya ara ẹrọ eto

F-Tile JESD204C apẹrẹ example pese ṣiṣan iṣakoso ti o da lori sọfitiwia ti o nlo ẹyọ iṣakoso lile pẹlu tabi laisi atilẹyin console eto.

Apẹrẹ example jẹ ki ọna asopọ aifọwọyi pọ si inu ati awọn ipo loopback ita.

JTAG to Avalon Titunto Bridge
Awọn JTAG si Avalon Master Bridge n pese asopọ laarin eto agbalejo lati wọle si F-Tile JESD204C IP ti a ṣe iranti-iranti ati iṣakoso IP agbeegbe ati awọn iforukọsilẹ ipo nipasẹ JTAG ni wiwo.

Olusin 6. Eto pẹlu JTAG to Avalon Titunto Bridge mojuto

Akiyesi: Aago eto gbọdọ jẹ o kere ju 2X yiyara ju JTAG aago. Aago eto jẹ mgmt_clk (100MHz) ninu apẹrẹ yii example.

Ni afiwe I/O (PIO) Mojuto
Iṣawọle ti o jọra / ijade (PIO) pẹlu wiwo Avalon n pese wiwo ti o ya iranti laarin ibudo ẹrú ti o ya iranti Avalon ati awọn ebute I / O idi gbogbogbo. Awọn ebute oko oju omi I/O so boya si ọgbọn olumulo lori chip, tabi si awọn pinni I/O ti o sopọ si awọn ẹrọ ita si FPGA.

Olusin 7. PIO Core pẹlu Awọn ibudo Input, Awọn ebute Ijade, ati Atilẹyin IRQ
Nipa aiyipada, paati Oluṣeto Platform npa Laini Iṣẹ Idilọwọ (IRQ).

Awọn ebute oko oju omi I/O PIO ti wa ni sọtọ ni ipele HDL oke file (io_ipo fun awọn ibudo titẹ sii, iṣakoso io_ fun awọn ebute okojade).

Tabili ti o wa ni isalẹ ṣe apejuwe Asopọmọra ifihan agbara fun ipo ati iṣakoso awọn ebute I/O si iyipada DIP ati LED lori ohun elo idagbasoke.

Table 8. PIO mojuto Mo / O Ports

Ibudo	Bit	Ifihan agbara
Ode_ibudo	0	USER_LED SPI siseto ṣe
Ode_ibudo	31:1	Ni ipamọ
Ninu_ibudo	0	USER_DIP ni tẹlentẹle ti abẹnu loopback jeki Pa = 1 Lori = 0
	1	USER_DIP FPGA ti ipilẹṣẹ SYSREF ṣiṣẹ Paa = 1 Lori = 0
	31:2	Ni ipamọ.

SPI Titunto
module titunto si SPI jẹ paati Apẹrẹ Platform boṣewa ni ile-ikawe boṣewa Katalogi IP. Module yii nlo ilana SPI lati dẹrọ iṣeto ti awọn oluyipada ita (fun example, ADC, DAC, ati awọn olupilẹṣẹ aago ita) nipasẹ aaye iforukọsilẹ ti eleto inu awọn ẹrọ wọnyi.

Titunto si SPI ni wiwo Avalon ti o ya aworan iranti ti o sopọ si oluwa Avalon (JTAG to Avalon titunto si Afara) nipasẹ Avalon iranti-mapped interconnect. Titunto si SPI gba awọn ilana iṣeto ni lati ọdọ oluwa Avalon.

module titunto si SPI n ṣakoso awọn ẹrú SPI ominira 32. Oṣuwọn baud SCLK jẹ tunto si 20 MHz (pin nipasẹ 5).
Yi module ti wa ni tunto si a 4-waya, 24-bit iwọn ni wiwo. Ti o ba yan aṣayan Module 3-Wire SPI, module afikun yoo jẹ lẹsẹkẹsẹ lati yi iṣẹjade waya 4 ti oluwa SPI pada si 3-waya.

IOPLL
IOPLL n ṣe agbejade aago ti o nilo lati ṣe ipilẹṣẹ frame_clk ati link_clk. Aago itọkasi si PLL jẹ atunto ṣugbọn opin si oṣuwọn data/ifosiwewe ti 33.

Fun apẹrẹ example ti o ṣe atilẹyin oṣuwọn data ti 24.33024 Gbps, iwọn aago fun frame_clk ati link_clk jẹ 368.64 MHz.
Fun apẹrẹ example ti o ṣe atilẹyin oṣuwọn data ti 32 Gbps, iwọn aago fun frame_clk ati link_clk jẹ 484.848 MHz.

SYSREF monomono
SYSREF jẹ ifihan akoko to ṣe pataki fun awọn oluyipada data pẹlu wiwo F-Tile JESD204C.

Awọn SYSREF monomono ni awọn oniru example ti wa ni lilo fun duplex JESD204C IP ọna asopọ ibẹrẹ ifihan idi nikan. Ninu ohun elo ipele eto JESD204C subclass 1, o gbọdọ ṣe ina SYSREF lati orisun kanna bi aago ẹrọ.

Fun F-Tile JESD204C IP, SYSREF multiplier (SYSREF_MULP) ti iforukọsilẹ iṣakoso SYSREF n ṣalaye akoko SYSREF, eyiti o jẹ nọmba n-odidi ti paramita E.

O gbọdọ rii daju E*SYSREF_MULP ≤16. Fun example, ti E = 1, eto ofin fun SYSREF_MULP gbọdọ wa laarin 1–16, ati pe ti E = 3, eto ofin fun SYSREF_MULP gbọdọ wa laarin 1–5.

Akiyesi: Ti o ba ṣeto SYSREF_MULP ti ita, olupilẹṣẹ SYSREF yoo ṣe atunṣe eto si SYSREF_MULP=1.
O le yan boya o fẹ ki iru SYSREF jẹ pulse ọkan-shot, igbakọọkan, tabi igbakọọkan ti o ya nipasẹ Example Design taabu ni F-Tile JESD204C Intel FPGA IP paramita olootu.

Tabili 9. Examples ti Igbakọọkan ati Gapped Igbakọọkan SYSREF Counter

E	SYSREF_MULP	SYSREF Akoko (ESYSREF_MULP 32)	Ojuse Cycle	Apejuwe
1	1	32	1..31 (Eto siseto)	Igbakọọkan Gapped
1	1	32	16 (Ti o wa titi)	Igbakọọkan
1	2	64	1..63 (Eto siseto)	Igbakọọkan Gapped
1	2	64	32 (Ti o wa titi)	Igbakọọkan
1	16	512	1..511 (Eto siseto)	Igbakọọkan Gapped
1	16	512	256 (Ti o wa titi)	Igbakọọkan
2	3	19	1..191 (Eto siseto)	Igbakọọkan Gapped
2	3	192	96 (Ti o wa titi)	Igbakọọkan
2	8	512	1..511 (Eto siseto)	Igbakọọkan Gapped
2	8	512	256 (Ti o wa titi)	Igbakọọkan
2	9 (arufin)	64	32 (Ti o wa titi)	Igbakọọkan Gapped
2	9 (arufin)	64	32 (Ti o wa titi)	Igbakọọkan

Table 10. SYSREF Iṣakoso registers
O le tunto awọn iforukọsilẹ iṣakoso SYSREF ti o ba jẹ pe eto iforukọsilẹ yatọ si eto ti o ṣalaye nigbati o ṣe ipilẹṣẹ apẹrẹ tẹlẹ.ample. Ṣe atunto awọn iforukọsilẹ SYSREF ṣaaju ki F-Tile JESD204C Intel FPGA IP ko si ni ipilẹ. Ti o ba yan awọn ita SYSREF monomono nipasẹ awọn
sysref_ctrl[7] forukọsilẹ bit, o le foju awọn eto fun SYSREF iru, multiplier, ojuse ọmọ ati alakoso.

Awọn die-die	Aiyipada Iye	Apejuwe
sysref_ctrl [1:0]	2'b00: Ọkan-shot 2'b01: Igbakọọkan 2'b10: igbakọọkan gapped	SYSREF iru. Iye aiyipada da lori eto ipo SYSREF ninu Example Apẹrẹ taabu ninu F-Tile JESD204C Intel FPGA IP olootu paramita.
sysref_ctrl [6:2]	5'b00001	SYSREF multiplier. Aaye SYSREF_MULP yii wulo fun igbakọọkan ati iru SYSREF ti o ni alafo. O gbọdọ tunto iye isodipupo lati rii daju pe iye ESYSREF_MULP wa laarin 1 si 16 ṣaaju ki F-Tile JESD204C IP ko si ni ipilẹ. Ti iye ESYSREF_MULP ba jade ni sakani yii, iye owo isodipupo yoo di 5'b00001.
sysref_ctrl[7]	Ọna data ile oloke meji: 1'b1 Simplex TX tabi RX datapato: 1'b0	SYSREF yan. Iye aiyipada da lori eto ọna data ni Example Design taabu ni F-Tile JESD204C Intel FPGA IP paramita olootu. 0: Simplex TX tabi RX (SYSREF ita) 1: Duplex (SYSREF ti inu)
sysref_ctrl [16:8]	9'h0	SYSREF ojuse ọmọ nigbati SYSREF iru jẹ igbakọọkan tabi gapped igbakọọkan. O gbọdọ tunto iṣẹ-iṣẹ ṣaaju ki F-Tile JESD204C IP ko si ni ipilẹ. O pọju iye = (E * SYSREF_MULP * 32) -1 Fun example: 50% ojuse ọmọ = (E * SYSREF_MULP * 32)/2 Awọn aseku ọmọ iṣẹ naa si 50% ti o ko ba tunto aaye iforukọsilẹ yii, tabi ti o ba tunto aaye iforukọsilẹ si 0 tabi diẹ sii ju iye ti o pọju laaye.
sysref_ctrl[17]	1'b0	Iṣakoso afọwọṣe nigbati iru SYSREF jẹ ọkan-shot. Kọ 1 lati ṣeto ifihan agbara SYSREF si giga. Kọ 0 lati ṣeto ifihan agbara SYSREF si kekere. O nilo lati kọ 1 lẹhinna 0 lati ṣẹda pulse SYSREF ni ipo-shot kan.
sysref_ctrl [31:18]	22'h0	Ni ipamọ.

Tun Sequencers
Apẹrẹ yii example oriširiši meji tunsequencers:

Atunto Atunto 0-Ṣiṣe atunṣe atunṣe si TX/RX Avalon ašẹ ṣiṣanwọle, Avalon iranti-mapped domain, core PLL, TX PHY, TX core, ati SYSREF monomono.

Atunto Ọkọọkan 1-Mu atunṣeto si RX PHY ati RX Core.

3-Wire SPI
Module yii jẹ iyan lati ṣe iyipada wiwo SPI si 3-waya.

Eto PLL
F-tile ni awọn eto PLL mẹta lori-ọkọ. Awọn PLL eto wọnyi jẹ orisun aago akọkọ fun IP lile (MAC, PCS, ati FEC) ati EMIB Líla. Eyi tumọ si pe, nigbati o ba lo ipo aago PLL eto, awọn bulọọki naa ko ni akoko nipasẹ aago PMA ati pe ko dale lori aago kan ti o nbọ lati mojuto FPGA. Eto kọọkan PLL nikan n ṣe agbejade aago ti o ni nkan ṣe pẹlu wiwo igbohunsafẹfẹ kan. Fun example, o nilo meji eto PLLs lati ṣiṣe ọkan ni wiwo ni 1 GHz ati ọkan ni wiwo ni 500 MHz. Lilo PLL eto gba ọ laaye lati lo gbogbo ọna ni ominira laisi iyipada aago ọna ti o ni ipa lori ọna adugbo.
Eto kọọkan PLL le lo eyikeyi ọkan ninu awọn aago itọkasi FGT mẹjọ. Awọn PLL eto le pin aago itọkasi tabi ni awọn aago itọkasi oriṣiriṣi. Ni wiwo kọọkan le yan iru eto PLL ti o nlo, ṣugbọn, ni kete ti o yan, o wa titi, kii ṣe atunto nipa lilo atunto agbara.

Alaye ti o jọmọ
F-tile Architecture ati PMA ati FEC Taara PHY IP Itọsọna olumulo

Alaye siwaju sii nipa ipo aago PLL eto ni Intel Agilex F-tile awọn ẹrọ.

Apẹrẹ monomono ati Checker
Olupilẹṣẹ apẹẹrẹ ati oluṣayẹwo jẹ iwulo fun ṣiṣẹda data samples ati monitoring fun igbeyewo ìdí.
Table 11. Atilẹyin Àpẹẹrẹ monomono

Apẹrẹ monomono	Apejuwe
PRBS monomono Àpẹẹrẹ	F-Tile JESD204C apẹrẹ exampOlupilẹṣẹ apẹẹrẹ PRBS ṣe atilẹyin iwọn atẹle ti awọn ilopọ pupọ: PRBS23: X23 + X18 + 1 PRBS15: X15 + X14 + 1 PRBS9: X9 + X5 + 1 PRBS7: X7 + X6 + 1
Ramp monomono apẹẹrẹ	Awọn ramp iye awoṣe ṣe afikun nipasẹ 1 fun gbogbo awọn s ti o tẹleample pẹlu monomono iwọn ti N, ati ki o yipo lori si 0 nigbati gbogbo awọn die-die ninu awọn sample jẹ 1. Mu r ṣiṣẹamp monomono apẹẹrẹ nipa kikọ 1 si bit 2 ti iforukọsilẹ tst_ctl ti bulọọki iṣakoso ED.
Ofin ikanni ramp monomono apẹẹrẹ	F-Tile JESD204C apẹrẹ example atilẹyin ikanni pipaṣẹ ramp monomono Àpẹẹrẹ fun ona. Awọn ramp iye awoṣe awọn afikun nipasẹ 1 fun 6 ti awọn ọrọ pipaṣẹ. Irugbin ti o bere jẹ ilana afikun ni gbogbo awọn ọna.

Table 12. Atilẹyin Àpẹẹrẹ Checker

Oluyẹwo Àpẹẹrẹ	Apejuwe
PRBS oluyẹwo	Irugbin scrambling ni oluyẹwo apẹẹrẹ jẹ mimuuṣiṣẹpọ funrararẹ nigbati F-Tile JESD204C IP ṣe aṣeyọri titete deskew. Oluyẹwo apẹẹrẹ nilo awọn octets 8 fun irugbin scrambling lati muṣiṣẹpọ funrararẹ.
Ramp oluyẹwo apẹẹrẹ	Ni igba akọkọ ti wulo data sample fun oluyipada kọọkan (M) ti kojọpọ bi iye ibẹrẹ ti ramp apẹrẹ. Awọn data atẹle samples iye gbọdọ pọ nipasẹ 1 ni kọọkan aago ọmọ soke si awọn ti o pọju ati ki o si yiyi lori si 0.

Oluyẹwo Àpẹẹrẹ	Apejuwe
	Fun example, nigbati S = 1, N = 16 ati WIDTH_MULP = 2, iwọn data fun oluyipada jẹ S * WIDTH_MULP * N = 32. O pọju data sample iye jẹ 0xFFFF. Awọn ramp Oluyẹwo ilana jẹri pe awọn ilana kanna ni a gba kọja gbogbo awọn oluyipada.
Ofin ikanni ramp oluyẹwo apẹẹrẹ	F-Tile JESD204C apẹrẹ example atilẹyin ikanni pipaṣẹ ramp oluyẹwo apẹẹrẹ. Ọrọ pipaṣẹ akọkọ (awọn die-die 6) ti a gba ni a kojọpọ bi iye ibẹrẹ. Awọn ọrọ aṣẹ ti o tẹle ni ọna kanna gbọdọ pọsi si 0x3F ki o yi lọ si 0x00. ikanni aṣẹ ramp awọn sọwedowo apẹẹrẹ fun ramp awọn awoṣe kọja gbogbo awọn ọna.

F-Tile JESD204C TX ati RX IP
Apẹrẹ yii example faye gba o lati tunto kọọkan TX/RX ni simplex mode tabi ile oloke meji mode.
Awọn atunto ile oloke meji gba ifihan iṣẹ ṣiṣe IP laaye ni lilo boya inu tabi ita ni tẹlentẹle loopback. Awọn CSR laarin IP ko ni iṣapeye kuro lati gba laaye fun iṣakoso IP ati akiyesi ipo.

F-Tile JESD204C Oniru Eksample Aago ati Tun

F-Tile JESD204C apẹrẹ example ni eto aago ati awọn ifihan agbara tunto.

Tabili 13.Apẹrẹ Example Agogo

Aago ifihan agbara	Itọsọna	Apejuwe
mgmt_clk	Iṣawọle	Aago iyatọ LVDS pẹlu igbohunsafẹfẹ ti 100 MHz.
refclk_xcvr	Iṣawọle	Aago itọkasi transceiver pẹlu igbohunsafẹfẹ ti oṣuwọn data/ifosiwewe ti 33.
refclk_core	Iṣawọle	Aago itọkasi mojuto pẹlu igbohunsafẹfẹ kanna bi refclk_xcvr.
ninu_sysref	Iṣawọle	SYSREF ifihan agbara. O pọju igbohunsafẹfẹ SYSREF jẹ data oṣuwọn/(66x32xE).
sysref_jade	Abajade
txlink_clk rxlink_clk	Ti abẹnu	TX ati aago ọna asopọ RX pẹlu igbohunsafẹfẹ ti oṣuwọn data/66.
txframe_clk rxframe_clk	Ti abẹnu	TX ati aago fireemu RX pẹlu igbohunsafẹfẹ ti oṣuwọn data/33 (FCLK_MULP=2) TX ati aago fireemu RX pẹlu igbohunsafẹfẹ ti oṣuwọn data/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Ti abẹnu	TX ati aago alakoso RX pẹlu igbohunsafẹfẹ ti oṣuwọn data/66 (FCLK_MULP=2) TX ati aago alakoso RX nigbagbogbo ga (1'b1) nigbati FCLK_MULP = 1
spi_SCLK	Abajade	Aago oṣuwọn baud SPI pẹlu igbohunsafẹfẹ ti 20 MHz.

Nigba ti o ba fifuye awọn oniru example sinu ẹrọ FPGA kan, iṣẹlẹ ninit_done inu inu ṣe idaniloju pe JTAG si Afara Master Avalon wa ni ipilẹ bi daradara bi gbogbo awọn bulọọki miiran.

Olupilẹṣẹ SYSREF naa ni atunto ominira rẹ lati fi itọsi ibatan asynchronous intentional fun awọn aago txlink_clk ati rxlink_clk. Ọna yii jẹ okeerẹ diẹ sii ni ṣiṣe apẹẹrẹ ifihan SYSREF lati chirún aago ita.

Tabili 14. Apẹrẹ Example Tunto

Tun ifihan agbara	Itọsọna	Apejuwe
agbaye_rst_n	Iṣawọle	Titari bọtini agbaye tunto fun gbogbo awọn bulọọki, ayafi JTAG to Avalon Titunto Afara.
ninit_ti ṣe	Ti abẹnu	Ijade lati Itusilẹ IP Tunto fun JTAG to Avalon Titunto Afara.
edctl_rst_n	Ti abẹnu	Idina Iṣakoso ED jẹ tunto nipasẹ JTAG to Avalon Titunto Afara. Awọn ibudo hw_rst ati global_rst_n ko tun bulọki Iṣakoso ED tunto.
hw_rst	Ti abẹnu	Ṣafikun ati deassert hw_rst nipa kikọ si iforukọsilẹ rst_ctl ti bulọki Iṣakoso ED. mgmt_rst_in_n n sọ nigbati hw_rst ti jẹri.
mgmt_rst_in_n	Ti abẹnu	Tunto fun Avalon awọn atọkun ti a ṣe aworan iranti ti ọpọlọpọ awọn IPs ati awọn igbewọle ti awọn atẹle atunto: j20c_reconfig_reset fun F-Tile JESD204C IP duplex Native PHY spi_rst_n fun SPI titunto si pio_rst_n fun ipo PIO ati iṣakoso reset_in0 ibudo atunto sequencer 0 ati 1 Global_rst_n, hw_rst, tabi edctl_rst_n ibudo awọn iṣeduro tunto lori mgmt_rst_in_n.
sysref_rst_n	Ti abẹnu	Tunto fun SYSREF monomono Àkọsílẹ ni ED Iṣakoso Àkọsílẹ lilo awọn ipilẹ sequencer 0 reset_out2 ibudo. Atunto sequencer 0 reset_out2 deassert deassert ti o ba ti mojuto PLL ti wa ni titiipa.
mojuto_pll_rst	Ti abẹnu	Tun awọn mojuto PLL nipasẹ awọn ipilẹ sequencer 0 reset_out0 ibudo. PLL mojuto tunto nigbati mgmt_rst_in_n tunto ti wa ni idaniloju.
j204c_tx_avs_rst_n	Ti abẹnu	Tun awọn F-Tile JESD204C TX Avalon iranti- ni wiwo ya aworan nipasẹ atunto sequencer 0. TX Avalon iranti-mapped ni wiwo asserts nigbati mgmt_rst_in_n ti wa ni itenumo.
j204c_rx_avs_rst_n	Ti abẹnu	Tun awọn F-Tile JESD204C TX Avalon iranti- ya aworan ni wiwo nipasẹ tun sequencer 1. RX Avalon iranti-mapped ni wiwo asserts nigbati mgmt_rst_in_n ti wa ni itenumo.
j204c_tx_rst_n	Ti abẹnu	Ṣe atunṣe ọna asopọ F-Tile JESD204C TX ati awọn ipele gbigbe ni txlink_clk, ati txframe_clk, awọn ibugbe. Atunto lesese 0 reset_out5 ibudo tun j204c_tx_rst_n. Eleyi tun deasserts ti o ba ti mojuto PLL ti wa ni titiipa, ati tx_pma_ready ati tx_ready awọn ifihan agbara ti wa ni itenumo.
j204c_rx_rst_n	Ti abẹnu	Ṣe atunto ọna asopọ F-Tile JESD204C RX ati awọn ipele gbigbe sinu, rxlink_clk, ati awọn ibugbe rxframe_clk.

Tun ifihan agbara	Itọsọna	Apejuwe
		Atunto sequencer 1 reset_out4 ibudo tun j204c_rx_rst_n. Eleyi tun deasserts ti o ba ti mojuto PLL ti wa ni titiipa, ati rx_pma_ready ati rx_ready awọn ifihan agbara.
j204c_tx_rst_ack_n	Ti abẹnu	Tun ifihan agbara imudani pada pẹlu j204c_tx_rst_n.
j204c_rx_rst_ack_n	Ti abẹnu	Tun awọn afọwọṣe ifihan agbara pẹlu j204c_rx_rst_n.

Olusin 8. Aworan akoko fun Oniru Example Tunto

F-Tile JESD204C Oniru Eksample Awọn ifihan agbara

Table 15. System Interface awọn ifihan agbara

Ifihan agbara	Itọsọna	Apejuwe
Awọn aago ati awọn atunto
mgmt_clk	Iṣawọle	100 MHz aago fun isakoso eto.
refclk_xcvr	Iṣawọle	Aago itọkasi fun F-tile UX QUAD ati System PLL. Ni deede si oṣuwọn data/ifosiwewe ti 33.
refclk_core	Iṣawọle	Mojuto PLL itọkasi aago. Waye igbohunsafẹfẹ aago kanna bi refclk_xcvr.
ninu_sysref	Iṣawọle	SYSREF ifihan agbara lati ita SYSREF monomono fun JESD204C Subclass 1 imuse.
sysref_jade	Abajade	Ifihan SYSREF fun imuse JESD204C Subclass 1 ti ipilẹṣẹ nipasẹ ẹrọ FPGA fun apẹrẹ apẹẹrẹample ọna asopọ ibẹrẹ idi nikan.

Ifihan agbara	Itọsọna	Apejuwe
SPI
spi_SS_n [2:0]	Abajade	Ti nṣiṣe lọwọ kekere, SPI ẹrú yan ifihan agbara.
spi_SCLK	Abajade	SPI ni tẹlentẹle aago.
spi_sdio	Input/Ojade	O wu data lati titunto si ẹrú ita. Awọn data titẹ sii lati ọdọ ẹrú ita si oluwa.

Ifihan agbara	Itọsọna	Apejuwe
Akiyesi:Nigbati Ṣe ina 3-Wire SPI Aṣayan Module ṣiṣẹ.
spi_MISO Akiyesi: Nigbati Ṣe ina 3-Wire SPI aṣayan ko ṣiṣẹ.	Iṣawọle	Awọn data titẹ sii lati ọdọ ẹrú ita si oluwa SPI.
spi_MOSI Akiyesi: Nigbati Ṣe ina 3-Wire SPI aṣayan ko ṣiṣẹ.	Abajade	Ijade data lati SPI titunto si ẹrú ita.

Ifihan agbara	Itọsọna	Apejuwe
ADC / DAC
tx_serial_data[LINK*L-1:0]	Abajade	Iyatọ ga iyara ni tẹlentẹle o wu data to DAC. Aago naa ti wa ni ifibọ sinu ṣiṣan data ni tẹlentẹle.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Iṣawọle	Iyatọ ga iyara titẹ sii ni tẹlentẹle data lati ADC. Aago naa ti gba pada lati ṣiṣan data ni tẹlentẹle.
rx_serial_data_n[LINK*L-1:0]

Ifihan agbara	Itọsọna	Apejuwe
Gbogbo Idi I/O
olumulo_led[3:0]	Abajade	Tọkasi ipo fun awọn ipo wọnyi: [0]: SPI siseto ṣe [1]: TX ọna asopọ aṣiṣe [2]: RX ọna asopọ aṣiṣe [3]: Aṣiṣe oluyẹwo awoṣe fun data ṣiṣanwọle Avalon
olumulo_dip[3:0]	Iṣawọle	Iṣagbewọle iyipada DIP ipo olumulo: [0]: Ti abẹnu ni tẹlentẹle loopback jeki [1]: FPGA-ti ipilẹṣẹ SYSREF jeki [3:2]: Ni ipamọ

Ifihan agbara	Itọsọna	Apejuwe
Jade-ti-band (OOB) ati Ipo
rx_patchk_data_aṣiṣe[LINK-1:0]	Abajade	Nigbati ifihan yi ba ti fi idi mulẹ, o tọkasi oluyẹwo ilana ti ri aṣiṣe.
rx_link_aṣiṣe[LINK-1:0]	Abajade	Nigbati ami ifihan yii ba ti sọ, o tọkasi JESD204C RX IP ti sọ idilọwọ.
tx_link_aṣiṣe[LINK-1:0]	Abajade	Nigbati ami ifihan yii ba ti sọ, o tọkasi JESD204C TX IP ti sọ idilọwọ.
emb_lock_jade	Abajade	Nigbati ami ifihan yii ba ni idaniloju, o tọkasi JESD204C RX IP ti ṣaṣeyọri titiipa EMB.
sh_lock_jade	Abajade	Nigbati ami ifihan yii ba ti sọ, o tọkasi JESD204C RX IP akọsori amuṣiṣẹpọ ti wa ni titiipa.

Ifihan agbara	Itọsọna	Apejuwe
Avalon śiśanwọle
rx_avst_valid[LINK-1:0]	Iṣawọle	Tọkasi boya oluyipada sample data to awọn ohun elo Layer jẹ wulo tabi invalid. 0: Data ko wulo 1: Data jẹ wulo
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Iṣawọle	Ayipada sample data si awọn ohun elo Layer.

F-Tile JESD204C Oniru Eksample Iṣakoso registers

F-Tile JESD204C apẹrẹ example forukọsilẹ ni ED Iṣakoso Àkọsílẹ lilo baiti-adirẹsi (32 die-die).

Tabili 16. Apẹrẹ Example adirẹsi Map
Awọn iforukọsilẹ Àkọsílẹ Iṣakoso ED 32-bit wọnyi wa ni agbegbe mgmt_clk.

Ẹya ara ẹrọ	Adirẹsi
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI Iṣakoso	0x0102_0000 – 0x0102_001F
PIO Iṣakoso	0x0102_0020 – 0x0102_002F
Ipo PIO	0x0102_0040 – 0x0102_004F
Atunto Sequencer 0	0x0102_0100 – 0x0102_01FF
Atunto Sequencer 1	0x0102_0200 – 0x0102_02FF
ED Iṣakoso	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Table 17. Forukọsilẹ Access Iru ati Definition
Tabili yii ṣe apejuwe iru iwọle iforukọsilẹ fun Intel FPGA IPs.

Wiwọle Iru	Itumọ
RO/V	Software kika-nikan (ko si ipa lori kikọ). Iye le yatọ.
RW	Sọfitiwia ka ati da iye bit ti isiyi pada. Software kọ ati ṣeto bit si iye ti o fẹ.
RW1C	Sọfitiwia ka ati da iye bit ti isiyi pada. Software kọ 0 ko si ni ipa. Software kọ 1 ati ki o ko bit si 0 ti o ba ti ṣeto bit si 1 nipasẹ hardware. Hardware ṣeto bit si 1. Sọfitiwia ko o ni ayo ti o ga ju ṣeto ohun elo lọ.

Table 18. ED Iṣakoso adirẹsi Map

Aiṣedeede	Orukọ Iforukọsilẹ
0x00	rst_ctl
0x04	akọkọ_st0
*tesiwaju…*

Aiṣedeede	Orukọ Iforukọsilẹ
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	st_ctl
0x8c	tst_err0

Table 19. ED Iṣakoso Àkọsílẹ Iṣakoso ati ipo registers

Baiti Aiṣedeede	Forukọsilẹ	Oruko	Wiwọle	Tunto	Apejuwe
0x00	rst_ctl	rst_assert	RW	0x0	Iṣakoso tunto. [0]: Kọ 1 lati sọ tunto. (hw_rst) Kọ 0 lẹẹkansi lati deassert tun. [31:1]: Ni ipamọ.
0x04	akọkọ_st0	ipo_akọkọ	RO/V	0x0	Ipo atunto. [0]: Mojuto PLL ipo titiipa. [31:1]: Ni ipamọ.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Ipo wiwa eti SYSREF fun inu tabi ita SYSREF monomono. [0]: Iye ti 1 Tọkasi a SYSREF nyara eti ti wa ni-ri fun subclass 1 isẹ. Sọfitiwia le kọ 1 lati ko diẹ kuro lati jẹ ki wiwa eti SYSREF tuntun ṣiṣẹ. [31:1]: Ni ipamọ.
0x40	sysref_ctl	sysref_contr ol	RW	Ile oloke meji datapato Ọkan-shot: 0x00080	SYSREF Iṣakoso. Tọkasi si Tabili 10 loju iwe 17 fun alaye diẹ sii nipa lilo iforukọsilẹ yii.
				Igbakọọkan:	Akiyesi: Iye atunto da lori
				0x00081	awọn SYSREF iru ati F-Tile
				Laisi-igbakọọkan:	JESD204C IP data ona paramita eto.
				0x00082
				TX tabi RX data
				ona
				Leekan pere:
				0x00000
				Igbakọọkan:
				0x00001
				Ti o yapa -
				igbakọọkan:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Ipo SYSREF. Iforukọsilẹ yii ni akoko SYSREF tuntun ati awọn eto iṣẹ ṣiṣe ti olupilẹṣẹ SYSREF inu. Tọkasi si Tabili 9 loju iwe 16 fun awọn ofin iye ti SYSREF akoko ati ojuse ọmọ.
*tesiwaju…*

Baiti Aiṣedeede	Forukọsilẹ	Oruko	Wiwọle	Tunto	Apejuwe
					[8:0]: SYSREF akoko. Nigba ti iye jẹ 0xFF, awọn SYSREF akoko = 255 Nigba ti iye ti o ba ti 0x00, SYSREF akoko = 256. [17:9]: SYSREF ojuse ọmọ. [31:18]: Ni ipamọ.
0x80	st_ctl	tst_control	RW	0x0	Iṣakoso igbeyewo. Lo iforukọsilẹ yii lati mu awọn ilana idanwo oriṣiriṣi ṣiṣẹ fun olupilẹṣẹ apẹẹrẹ ati oluṣayẹwo. [1:0] = Ibi ipamọ [2] = ramp_igbeyewo_ctl 1'b0 = Muu ṣiṣẹ olupilẹṣẹ ilana PRBS ati oluṣayẹwo 1'b1 = Mu r ṣiṣẹamp monomono Àpẹẹrẹ ati checker [31:3]: Ni ipamọ.
0x8c	tst_err0	tst_aṣiṣe	RW1C	0x0	Aṣiṣe aṣiṣe fun Ọna asopọ 0. Nigbati bit jẹ 1'b1, o tọkasi aṣiṣe kan ti ṣẹlẹ. O yẹ ki o yanju aṣiṣe ṣaaju ki o to kọ 1'b1 si bit oniwun lati nu asia aṣiṣe naa. [0] = Aṣiṣe oluyẹwo apẹrẹ [1] = tx_link_error [2] = rx_link_error [3] = Aṣiṣe oluyẹwo ilana aṣẹ [31:4]: Ni ipamọ.

Itan Atunyẹwo Iwe-ipamọ fun F-Tile JESD204C Intel FPGA IP Design Example User Itọsọna

Ẹya Iwe aṣẹ	Intel Quartus NOMBA Version	Ẹya IP	Awọn iyipada
2021.10.11	21.3	1.0.0	Itusilẹ akọkọ.

Awọn iwe aṣẹ / Awọn orisun

intel F-Tile JESD204C Intel FPGA IP Design Eksample [pdf] Itọsọna olumulo
F-Tile JESD204C Intel FPGA IP Design Eksample, F-Tile JESD204C, Intel FPGA IP Design Eksample, IP Design Example, Apẹrẹ Example

Awọn itọkasi

Itọsọna olumulo

F-Tile JESD204C Intel FPGA IP Design Eksample

Nipa F-Tile JESD204C Intel® FPGA IP Design Example User Itọsọna