F-Tile JESD204C Intel FPGA IP Design Example

Informacje o F-Tile JESD204C Intel® FPGA IP Design Example Podręcznik użytkownika

Niniejsza instrukcja obsługi zawiera funkcje, wskazówki dotyczące użytkowania oraz szczegółowy opis projektu, npamppliki dla F-Tile JESD204C Intel® FPGA IP przy użyciu urządzeń Intel Agilex™.

Docelowa grupa odbiorców

Niniejszy dokument jest przeznaczony dla:

• Architekt projektowy dokonujący wyboru adresu IP na etapie planowania projektu na poziomie systemu
• Projektanci sprzętu podczas integracji adresu IP z projektem na poziomie systemu
• Inżynierowie ds. walidacji podczas symulacji na poziomie systemu i fazy walidacji sprzętu

Powiązane dokumenty
W poniższej tabeli wymieniono inne dokumenty referencyjne, które są związane z F-Tile JESD204C Intel FPGA IP.

Tabela 1. Dokumenty powiązane

Odniesienie	Opis
Podręcznik użytkownika F-Tile JESD204C Intel FPGA IP	Zawiera informacje o F-Tile JESD204C Intel FPGA IP.
Informacje o wersji F-Tile JESD204C Intel FPGA IP	Wyświetla listę zmian wprowadzonych dla F-Tile JESD204C F-Tile JESD204C w określonej wersji.
Karta danych urządzenia Intel Agilex	Ten dokument opisuje charakterystykę elektryczną, charakterystykę przełączania, specyfikacje konfiguracji i taktowanie urządzeń Intel Agilex.

Akronimy i Słowniczek

Tabela 2. Lista akronimów

Akronim	Ekspansja
LEMC	Lokalny rozszerzony zegar wieloblokowy
FC	Częstotliwość zegara ramki
ADC	Konwerter analogowo-cyfrowy
DAC	Konwerter cyfrowo-analogowy
DSP	Cyfrowy procesor sygnałowy
TX	Nadajnik
RX	Odbiornik

Akronim	Ekspansja
Biblioteka DLL	Warstwa łącza danych
Społeczna odpowiedzialność biznesu	Rejestr kontroli i stanu
CRU	Jednostka zegara i resetowania
ISR	Procedura obsługi przerwania
FIFO	Pierwszy wszedł, pierwszy wyszedł
SERDECZNIE	Serializator Deserializator
ECC	Kod korygujący błędy
FEC	Forward Error Correction
SERRR	Wykrywanie pojedynczego błędu (w ECC, możliwe do naprawienia)
DERR	Wykrywanie podwójnego błędu (w ECC, fatalne)
PRBS	Pseudolosowa sekwencja binarna
PROCHOWIEC	Kontroler dostępu do mediów. MAC obejmuje podwarstwę protokołu, warstwę transportową i warstwę łącza danych.
FIZYKA	Warstwa fizyczna. PHY zazwyczaj obejmuje warstwę fizyczną, SERDES, sterowniki, odbiorniki i CDR.
PCS	Podwarstwa kodowania fizycznego
PMA	Załącznik do nośnika fizycznego
RBD	Opóźnienie bufora RX
UI	Interwał jednostkowy = czas trwania bitu szeregowego
Liczba RBD	RX Buffer Delay najpóźniejszy przyjazd pasa
przesunięcie RBD	Możliwość zwolnienia opóźnienia bufora RX
SH	Nagłówek synchronizacji
TL	Warstwa transportowa
EMIB	Wbudowany mostek łączący z wieloma matrycami

Tabela 3. Wykaz glosariuszy

Termin	Opis
Urządzenie konwertujące	Przetwornik ADC lub DAC
Urządzenie logiczne	FPGA lub ASIC
Oktet	Grupa 8 bitów, służąca jako wejście do kodera 64/66 i wyjście z dekodera
Skubać	Zestaw 4 bitów, który jest podstawową jednostką roboczą specyfikacji JESD204C
Blok	66-bitowy symbol generowany przez schemat kodowania 64/66
Stawka linii	Efektywna szybkość transmisji danych łącza szeregowego Szybkość linii pasa = (Mx Sx N'x 66/64 x FC) / L
Połącz zegar	Zegar łącza = prędkość linii pasa/66.
Rama	Zestaw kolejnych oktetów, w których pozycja każdego oktetu może być identyfikowana przez odniesienie do sygnału wyrównania ramki.
Zegar ramowy	Zegar systemowy, który działa z szybkością ramki, czyli musi wynosić 1x i 2x zegar łącza.

Termin	Opis
Samples na zegar ramki	Samples na zegar, łącznie samppliki w ramce zegara dla urządzenia konwertera.
LEMC	Zegar wewnętrzny używany do wyrównania granicy rozszerzonego multibloku między pasami i odniesieniami zewnętrznymi (SYSREF lub podklasa 1).
Podklasa 0	Brak obsługi deterministycznego opóźnienia. Dane powinny być natychmiast udostępniane po przekoszeniu toru do toru na odbiorniku.
Podklasa 1	Deterministyczne opóźnienie przy użyciu SYSREF.
Łącze wielopunktowe	Łącza między urządzeniami z 2 lub więcej konwerterami.
Kodowanie 64B/66B	Kod wiersza, który odwzorowuje 64-bitowe dane na 66 bitów w celu utworzenia bloku. Struktura danych na poziomie podstawowym to blok, który zaczyna się od 2-bitowego nagłówka synchronizacji.

Tabela 4. Symbole

Termin	Opis
L	Liczba pasów na urządzenie przetwornicy
M	Liczba konwerterów na urządzenie
F	Liczba oktetów na ramkę na jednym torze
S	Liczba sampplików przesyłanych przez pojedynczy konwerter na cykl ramki
N	Rozdzielczość konwertera
N'	Całkowita liczba bitów na sampplik w formacie danych użytkownika
CS	Liczba bitów kontrolnych na konwersję sample
CF	Liczba słów kontrolnych na okres zegara ramki na łącze
HD	Format danych użytkownika o dużej gęstości
E	Liczba multibloków w rozszerzonym multibloku

F-Tile JESD204C Intel FPGA IP Design Example Skrócona instrukcja obsługi

Projekt F-Tile JESD204C Intel FPGA IP exampPliki dla urządzeń Intel Agilex obejmują symulujące stanowisko testowe i projekt sprzętu obsługujący kompilację i testowanie sprzętu.
Możesz wygenerować projekt F-Tile JESD204C npamppliki w katalogu IP w oprogramowaniu Intel Quartus® Prime Pro Edition.

Rysunek 1. Rozwój Stagdla Design Example

Projekt ExampSchemat blokowy

Rysunek 2. Projekt F-Tile JESD204C Example Schemat blokowy wysokiego poziomu

Projekt npampplik składa się z następujących modułów:

• System Projektant platformy
  • F-Tile JESD204C Intel FPGA IP
  • JTAG do mostu Avalon Master
  • Kontroler równoległych wejść/wyjść (PIO).
  • Interfejs portu szeregowego (SPI) — moduł główny — IOPLL
  • Generator SYSREF
  • Example Design (ED) Kontrola CSR
  • Zresetuj sekwencery
• PLL systemu
• Generator wzorców
• Sprawdzanie wzorów

Tabela 5. Projekt Przykłample Moduły

Komponenty	Opis
System Projektant platformy	System Platform Designer tworzy instancje ścieżki danych IP F-Tile JESD204C i obsługujących urządzeń peryferyjnych.
F-Tile JESD204C Intel FPGA IP	Ten podsystem Platform Designer zawiera instancje adresów IP TX i RX F-Tile JESD204C wraz z dupleksowym PHY.
JTAG do mostu Avalon Master	Ten most zapewnia dostęp hosta konsoli systemowej do adresu IP odwzorowanego w pamięci w projekcie za pośrednictwem protokołu JTAG interfejs.
Kontroler równoległych wejść/wyjść (PIO).	Ten kontroler zapewnia mapowany w pamięci interfejs dla sampling i sterowanie portami we/wy ogólnego przeznaczenia.
mistrz SPI	Moduł ten obsługuje szeregowy transfer danych konfiguracyjnych do interfejsu SPI po stronie konwertera.
Generator SYSREF	Generator SYSREF wykorzystuje zegar łącza jako zegar odniesienia i generuje impulsy SYSREF dla F-Tile JESD204C IP. Notatka: Ten projekt exampplik używa generatora SYSREF do zademonstrowania inicjalizacji łącza IP dupleksowego F-Tile JESD204C. W aplikacji poziomu systemowego F-Tile JESD204C subclass 1 należy wygenerować SYSREF z tego samego źródła co zegar urządzenia.
IOPLL	Ten projekt exampplik wykorzystuje IOPLL do generowania zegara użytkownika do przesyłania danych do F-Tile JESD204C IP.
ED Kontrola CSR	Ten moduł zapewnia kontrolę i stan wykrywania SYSREF oraz kontrolę i stan wzorca testowego.
Zresetuj sekwencery	Ten projekt exampplik składa się z 2 sekwencerów resetowania: Sekwencja resetowania 0 — obsługuje resetowanie do domeny przesyłania strumieniowego TX/RX Avalon®, domeny mapowanej w pamięci Avalon, rdzenia PLL, TX PHY, rdzenia TX i generatora SYSREF. Sekwencja resetowania 1 — obsługuje resetowanie RX PHY i rdzenia RX.
PLL systemu	Podstawowe źródło zegara dla twardego połączenia IP i EMIB w kafelkach F.
Generator wzorców	Generator wzorców generuje PRBS lub ramp wzór.
Sprawdzanie wzorów	Narzędzie do sprawdzania wzorców weryfikuje PRBS lub ramp otrzymany wzorzec i sygnalizuje błąd, gdy znajdzie niezgodność danychample.

Wymagania programowe

Firma Intel używa następującego oprogramowania do testowania projektu, npamppliki w systemie Linux:

• Oprogramowanie Intel Quartus Prime Pro Edition
• Symulator Questa*/ModelSim* lub VCS*/VCS MX

Generowanie projektu

Aby wygenerować projekt npampplik z edytora parametrów IP:

1. Utwórz projekt ukierunkowany na rodzinę urządzeń Intel Agilex F-tile i wybierz żądane urządzenie.
2. W Katalogu IP, Narzędzia ➤ Katalog IP, wybierz F-Tile JESD204C Intel FPGA IP.
3. Określ nazwę najwyższego poziomu i folder dla niestandardowej odmiany adresu IP. Kliknij OK. Edytor parametrów dodaje plik .ip najwyższego poziomu file do bieżącego projektu automatycznie. Jeśli pojawi się monit o ręczne dodanie pliku .ip file do projektu, kliknij Projekt ➤ Dodaj/Usuń Files w programie Project, aby dodać file.
4. Pod eksample Projekt zakładka, określ projekt npampparametry pliku zgodnie z opisem w Design Example Parametry.
5. Kliknij Generuj Exampprojekt.

Oprogramowanie generuje cały projekt files w podkatalogach. Te files są wymagane do uruchomienia symulacji i kompilacji.

Projekt Example Parametry
Edytor parametrów IP F-Tile JESD204C Intel FPGA zawiera Example Projekt, aby określić pewne parametry przed wygenerowaniem projektu, npample.

Tabela 6. Parametry w ExampKarta projektu

Parametr	Opcje	Opis
Wybierz projekt	Kontrola konsoli systemowej Nic	Wybierz kontrolkę konsoli systemowej, aby uzyskać dostęp do projektu, npampścieżkę danych pliku przez konsolę systemową.
Symulacja	Włącz, wyłącz	Włącz, aby adres IP wygenerował niezbędne files do symulacji projektu npample.
Synteza	Włącz, wyłącz	Włącz, aby adres IP wygenerował niezbędne files do kompilacji Intel Quartus Prime i demonstracji sprzętu.
formacie HDL (do symulacji)	Verilog VDHL	Wybierz format HDL RTL files do symulacji.
formacie HDL (do syntezy)	Tylko Verilog	Wybierz format HDL RTL files do syntezy.

Parametr	Opcje	Opis
Wygeneruj 3-przewodowy moduł SPI	Włącz, wyłącz	Włącz, aby włączyć 3-przewodowy interfejs SPI zamiast 4-przewodowego.
Tryb Sysref	Jeden strzał Okresowy Okresowe przerwy	Wybierz, czy wyrównanie SYSREF ma być trybem pojedynczego impulsu, okresowym czy okresowym z przerwami, w oparciu o wymagania projektowe i elastyczność czasową. One-shot — wybierz tę opcję, aby SYSREF był trybem impulsu jednorazowego. Wartość bitu rejestru sysref_ctrl[17] wynosi 0. Po zresetowaniu adresu IP F-Tile JESD204C zmień wartość rejestru sysref_ctrl[17] z 0 na 1, a następnie na 0, aby uzyskać jednorazowy impuls SYSREF. Okresowo — SYSREF w trybie okresowym ma cykl pracy 50:50. Okres SYSREF to E*SYSREF_MULP. Okresowy z przerwami — SYSREF ma programowalny cykl pracy o ziarnistości 1 cyklu zegara łącza. Okres SYSREF to E*SYSREF_MULP. W przypadku ustawienia cyklu pracy poza zakresem blok generowania SYSREF powinien automatycznie wywnioskować cykl pracy 50:50. Odnieś się do SYSREF Generator Aby uzyskać więcej informacji na temat SYSREF okres.
Wybierz tablicę	Nic	Wybierz płytkę do projektu npample. Brak — ta opcja wyklucza aspekty sprzętowe projektu, npample. Wszystkie przypisania pinów zostaną ustawione na piny wirtualne.
Wzór testowy	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Wybierz generator wzorców i wzorzec testowy sprawdzania. Generator wzorców — JESD204C obsługuje generator wzorców PRBS na daneample. Oznacza to, że szerokość danych to opcja N+CS. Generator i kontroler wzorców PRBS są przydatne do tworzenia danychample bodziec do testowania i nie jest kompatybilny z trybem testowym PRBS na przetworniku ADC/DAC. Ramp Generator sygnatur — warstwa łącza JESD204C działa normalnie, ale później transport jest wyłączony, a dane wejściowe z formatyzatora są ignorowane. Każda linia przesyła identyczny strumień oktetów, który zwiększa się od 0x00 do 0xFF, a następnie powtarza się. Ramp test wzorca jest włączany przez prbs_test_ctl. PRBS Pattern Checker — szyfrator JESD204C PRBS jest samosynchronizujący się i oczekuje się, że gdy rdzeń IP będzie w stanie zdekodować łącze, szyfrujący materiał siewny jest już zsynchronizowany. Szyfrujący materiał siewny PRBS zajmie 8 oktetów, aby się zainicjować. Ramp Pattern Checker — szyfrowanie JESD204C jest samosynchronizujące się i oczekuje się, że gdy rdzeń IP będzie w stanie zdekodować łącze, ziarno szyfrowania jest już zsynchronizowane. Pierwszy prawidłowy oktet jest ładowany jako ramp wartość początkowa. Kolejne dane muszą zwiększać się do 0xFF i przewijać do 0x00. Ramp kontroler wzoru powinien sprawdzić identyczny wzór na wszystkich pasach.
Włącz wewnętrzną pętlę zwrotną szeregową	Włącz, wyłącz	Wybierz wewnętrzną pętlę zwrotną szeregową.
Włącz kanał poleceń	Włącz, wyłącz	Wybierz wzorzec kanału poleceń.

Struktura katalogów
Projekt F-Tile JESD204C npampkatalogi plików zawierają wygenerowane files za projekt npamples.

Rysunek 3. Struktura katalogów dla F-Tile JESD204C Intel Agilex Design Example

Tabela 7. Katalog Files

Lornetka składana	Files
wyd./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
symulacja/mentor	modelesim_sim.tcl tb_top_waveform.do
symulacja/streszczenia	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Symulacja projektu Example Testbench

Projekt npample testbench symuluje wygenerowany projekt.

Rysunek 4. Procedura

Aby zasymulować projekt, wykonaj następujące czynności:

1. Zmień katalog roboczy naample_design_directory>/symulacja/ .
2. W wierszu poleceń uruchom skrypt symulacji. W poniższej tabeli przedstawiono polecenia uruchamiające obsługiwane symulatory.

Symulator	Rozkaz
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (bez GUI Questa/ModelSim)
VCS	sh vcs_sim.sh
VCSMX	sh vcsmx_sim.sh

Symulacja kończy się komunikatami wskazującymi, czy przebieg przebiegł pomyślnie, czy nie.

Rysunek 5. Udana symulacja
Ten rysunek przedstawia komunikat pomyślnej symulacji dla symulatora VCS.

Kompilacja projektu Example

Aby skompilować tylko kompilację example projekt, wykonaj następujące kroki:

1. Zapewnij projekt kompilacji, npampgenerowanie le jest zakończone.
2. W oprogramowaniu Intel Quartus Prime Pro Edition otwórz projekt Intel Quartus Prime Pro Editionampkatalog le_ design_>/ed/quartus.
3. W menu Przetwarzanie kliknij Rozpocznij kompilację.

Szczegółowy opis projektu F-Tile JESD204C Example

Projekt F-Tile JESD204C npample demonstruje funkcjonalność przesyłania strumieniowego danych przy użyciu trybu pętli zwrotnej.
Możesz określić wybrane ustawienia parametrów i wygenerować projekt npample.
Projekt npampplik jest dostępny tylko w trybie dupleksu zarówno dla wariantu Base, jak i PHY. Możesz wybrać wariant Base only lub PHY only, ale IP wygeneruje projekt npample zarówno dla Base, jak i PHY.

Notatka:  Niektóre konfiguracje o dużej szybkości transmisji danych mogą powodować problemy z synchronizacją. Aby uniknąć awarii taktowania, należy rozważyć określenie niższej wartości mnożnika częstotliwości zegara ramki (FCLK_MULP) w zakładce Konfiguracje edytora parametrów F-Tile JESD204C Intel FPGA IP.

Komponenty systemu

Projekt F-Tile JESD204C npampplik zapewnia przepływ sterowania oparty na oprogramowaniu, który wykorzystuje twardą jednostkę sterującą z obsługą konsoli systemowej lub bez niej.

Projekt npample umożliwia automatyczne łączenie w trybach wewnętrznej i zewnętrznej pętli zwrotnej.

JTAG do Avalon Master Bridge
JTAG do Avalon Master Bridge zapewnia połączenie między systemem hosta w celu uzyskania dostępu do zmapowanego w pamięci adresu IP F-Tile JESD204C a peryferyjnymi rejestrami kontroli IP i statusu poprzez JTAG interfejs.

Rysunek 6. System z jTAG do Avalon Master Bridge Core

Notatka:  Zegar systemowy musi być co najmniej 2 razy szybszy niż JTAG zegar. Zegar systemowy to mgmt_clk (100 MHz) w tym projekcie, npample.

Rdzeń równoległych wejść/wyjść (PIO).
Rdzeń równoległego wejścia/wyjścia (PIO) z interfejsem Avalon zapewnia mapowany w pamięci interfejs między mapowanym w pamięci portem podrzędnym Avalon a portami we/wy ogólnego przeznaczenia. Porty I/O łączą się albo z logiką użytkownika na chipie, albo z pinami I/O, które łączą się z urządzeniami zewnętrznymi w stosunku do układu FPGA.

Rysunek 7. Rdzeń PIO z portami wejściowymi, portami wyjściowymi i obsługą IRQ
Domyślnie komponent Platform Designer wyłącza linię obsługi przerwań (IRQ).

Porty PIO I/O są przypisane na najwyższym poziomie HDL file ( stan io_ dla portów wejściowych, kontrola io_ dla portów wyjściowych).

W poniższej tabeli opisano połączenia sygnałowe dla portów wejścia/wyjścia stanu i sterowania z przełącznikiem DIP i diodą LED zestawu deweloperskiego.

Tabela 8. Podstawowe porty we/wy PIO

Port	Fragment	Sygnał
port_wylotowy	0	Zakończono programowanie SPI USER_LED
	31:1	Skryty
W_port	0	Włączenie wewnętrznej szeregowej pętli zwrotnej USER_DIP Off = 1 włączony = 0
	1	Włączenie SYSREF generowanego przez USER_DIP FPGA Off = 1 włączony = 0
	31:2	Skryty.

Mistrz SPI
Główny moduł SPI jest standardowym komponentem Platform Designer w standardowej bibliotece IP Catalog. Moduł ten wykorzystuje protokół SPI w celu ułatwienia konfiguracji zewnętrznych konwerterów (npample, ADC, DAC i zewnętrzne generatory zegara) poprzez ustrukturyzowaną przestrzeń rejestrów wewnątrz tych urządzeń.

Master SPI ma mapowany w pamięci interfejs Avalon, który łączy się z masterem Avalon (JTAG do mostka głównego Avalon) przez interkonekt mapowany w pamięci Avalon. Master SPI otrzymuje instrukcje konfiguracyjne od mastera Avalon.

Moduł główny SPI kontroluje do 32 niezależnych urządzeń podrzędnych SPI. Szybkość transmisji SCLK jest skonfigurowana na 20 MHz (podzielna przez 5).
Ten moduł jest skonfigurowany do 4-przewodowego interfejsu o szerokości 24 bitów. Jeśli wybrana jest opcja Generate 3-Wire SPI Module, tworzona jest instancja dodatkowego modułu w celu konwersji wyjścia 4-przewodowego modułu nadrzędnego SPI na 3-przewodowe.

IOPLL
IOPLL generuje zegar wymagany do wygenerowania frame_clk i link_clk. Zegar odniesienia dla PLL jest konfigurowalny, ale ograniczony do szybkości transmisji danych/współczynnika 33.

• Do projektowania npampplik obsługujący szybkość transmisji danych 24.33024 Gb/s, częstotliwość zegara dla frame_clk i link_clk wynosi 368.64 MHz.
• Do projektowania npampplik obsługujący szybkość transmisji danych 32 Gb/s, częstotliwość zegara dla frame_clk i link_clk wynosi 484.848 MHz.

Generator SYSREF
SYSREF to krytyczny sygnał taktowania dla konwerterów danych z interfejsem F-Tile JESD204C.

Generator SYSREF w projekcie exampplik jest używany wyłącznie do demonstracji inicjalizacji łącza IP JESD204C w trybie dupleks. W aplikacji systemowej JESD204C podklasy 1 należy wygenerować SYSREF z tego samego źródła co zegar urządzenia.

Dla F-Tile JESD204C IP, mnożnik SYSREF (SYSREF_MULP) rejestru kontrolnego SYSREF definiuje okres SYSREF, który jest n-całkowitą wielokrotnością parametru E.

Musisz upewnić się, że E*SYSREF_MULP ≤16. na przykładample, jeśli E=1, prawidłowe ustawienie dla SYSREF_MULP musi mieścić się w zakresie 1–16, a jeśli E=3, prawidłowe ustawienie dla SYSREF_MULP musi mieścić się w zakresie 1–5.

Notatka:  Jeśli ustawisz poza zakresem SYSREF_MULP, generator SYSREF ustali ustawienie na SYSREF_MULP=1.
Możesz wybrać, czy chcesz, aby typ SYSREF był impulsem jednorazowym, okresowym lub okresowym z przerwami poprzez Example Design w edytorze parametrów F-Tile JESD204C Intel FPGA IP.

Tabela 9. Examppliki okresowego i okresowego licznika SYSREF z przerwami

E	SYSREF_MULP	OKRES SYSREF (E*SYSREF_MULP* 32)	Cykl pracy	Opis
1	1	32	1..31 (Programowalny)	Okresowe z przerwami
1	1	32	16 (Naprawił)	Okresowy
1	2	64	1..63 (Programowalny)	Okresowe z przerwami
1	2	64	32 (Naprawił)	Okresowy
1	16	512	1..511 (Programowalny)	Okresowe z przerwami
1	16	512	256 (Naprawił)	Okresowy
2	3	19	1..191 (Programowalny)	Okresowe z przerwami
2	3	192	96 (Naprawił)	Okresowy
2	8	512	1..511 (Programowalny)	Okresowe z przerwami
2	8	512	256 (Naprawił)	Okresowy
2	9 (Nielegalny)	64	32 (Naprawił)	Okresowe z przerwami
2	9 (Nielegalny)	64	32 (Naprawił)	Okresowy

 

Tabela 10. Rejestry kontrolne SYSREF
Możesz dynamicznie rekonfigurować rejestry kontrolne SYSREF, jeśli ustawienie rejestru jest inne niż ustawienie określone podczas generowania projektu np.ample. Skonfiguruj rejestry SYSREF, zanim F-Tile JESD204C Intel FPGA IP przestanie być resetowany. Jeśli wybierzesz zewnętrzny generator SYSREF poprzez
sysref_ctrl[7] możesz zignorować ustawienia typu, mnożnika, cyklu pracy i fazy SYSREF.

Bity	Wartość domyślna	Opis
sysref_ctrl[1:0]	2'b00: Jednorazowy 2'b01: Okresowe 2'b10: Okresowe przerwy	typu SYSREF. Wartość domyślna zależy od ustawienia trybu SYSREF w pliku Exampprojekt w edytorze parametrów F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5'b00001	Mnożnik SYSREF. To pole SYSREF_MULP ma zastosowanie do okresowego i okresowego typu SYSREF z przerwami. Należy skonfigurować wartość mnożnika, aby upewnić się, że wartość E*SYSREF_MULP mieści się w przedziale od 1 do 16, zanim adres IP F-Tile JESD204C przestanie być resetowany. Jeśli wartość E*SYSREF_MULP jest poza tym zakresem, wartość mnożnika przyjmuje wartość domyślną 5'b00001.
sysref_ctrl[7]	Ścieżka danych dupleksu: 1'b1 Ścieżka danych Simplex TX lub RX: 1'b0	SYSREF wybierz. Wartość domyślna zależy od ustawienia ścieżki danych w Example Design w edytorze parametrów F-Tile JESD204C Intel FPGA IP. 0: Simplex TX lub RX (zewnętrzny SYSREF) 1: Dupleks (wewnętrzny SYSREF)
sysref_ctrl[16:8]	9'h0	Cykl pracy SYSREF, gdy typ SYSREF jest okresowy lub okresowy z przerwami. Musisz skonfigurować cykl pracy, zanim F-Tile JESD204C IP przestanie być resetowany. Maksymalna wartość = (E*SYSREF_MULP*32)-1 Na ​​przykładampna: Cykl pracy 50% = (E*SYSREF_MULP*32)/2 Cykl pracy domyślnie wynosi 50%, jeśli nie skonfigurujesz tego pola rejestru lub jeśli skonfigurujesz pole rejestru na 0 lub więcej niż maksymalna dozwolona wartość.
sysref_ctrl[17]	1'b0	Sterowanie ręczne, gdy typ SYSREF jest jednorazowy. Wpisz 1, aby ustawić sygnał SYSREF na wysoki. Wpisz 0, aby ustawić sygnał SYSREF na niski. Musisz wpisać 1, a następnie 0, aby utworzyć impuls SYSREF w trybie jednorazowym.
sysref_ctrl[31:18]	22'h0	Skryty.

Zresetuj sekwencery
Ten projekt exampplik składa się z dwóch sekwencerów resetowania:

• Sekwencja resetowania 0 — obsługuje resetowanie do domeny przesyłania strumieniowego TX/RX Avalon, domeny mapowanej w pamięci Avalon, rdzenia PLL, TX PHY, rdzenia TX i generatora SYSREF.
• Sekwencja resetowania 1 — obsługuje reset do RX PHY i RX Core.

3-przewodowy SPI
Ten moduł jest opcjonalny do konwersji interfejsu SPI na 3-przewodowy.

PLL systemu
F-tile ma trzy wbudowane układy PLL. Te systemowe PLL są głównym źródłem zegara dla twardego IP (MAC, PCS i FEC) oraz przejścia EMIB. Oznacza to, że w przypadku korzystania z systemowego trybu taktowania PLL bloki nie są taktowane zegarem PMA i nie są zależne od zegara pochodzącego z rdzenia FPGA. Każdy układ PLL generuje zegar związany tylko z jednym interfejsem częstotliwości. na przykładample, potrzebujesz dwóch systemowych PLL, aby uruchomić jeden interfejs z częstotliwością 1 GHz i jeden interfejs z częstotliwością 500 MHz. Korzystanie z systemu PLL pozwala na niezależne korzystanie z każdego pasa bez zmiany zegara pasa wpływającego na sąsiedni pas.
Każdy system PLL może wykorzystywać jeden z ośmiu zegarów referencyjnych FGT. PLL systemowe mogą współdzielić zegar referencyjny lub mieć różne zegary referencyjne. Każdy interfejs może wybrać systemową pętlę PLL, której używa, ale raz wybrany jest stały i nie można go rekonfigurować za pomocą dynamicznej rekonfiguracji.

Informacje powiązane
Architektura F-tile oraz podręcznik użytkownika PMA i FEC Direct PHY IP

Więcej informacji o trybie taktowania PLL systemu w urządzeniach Intel Agilex F-tile.

Generator wzorców i sprawdzanie
Generator wzorców i sprawdzanie są przydatne do tworzenia danychampplików i monitorowania do celów testowych.
Tabela 11. Obsługiwany generator wzorców

Generator wzorców	Opis
Generator wzorców PRBS	Projekt F-Tile JESD204C npampGenerator wzorów PRBS obsługuje następujące stopnie wielomianów: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator wzorców	ramp wartość wzorca zwiększa się o 1 dla każdej kolejnej sample o szerokości generatora N i przechodzi do 0, gdy wszystkie bity w sampmamy 1. Włącz ramp generator wzorców poprzez wpisanie 1 do bitu 2 rejestru tst_ctl bloku sterującego ED.
Kanał poleceń ramp generator wzorców	Projekt F-Tile JESD204C npample obsługuje kanał poleceń ramp generator wzorców na linię. ramp wartość wzorca zwiększa się o 1 na każde 6 bitów słów poleceń. Początkowe ziarno to wzór przyrostowy na wszystkich pasach.

Tabela 12. Obsługiwany moduł sprawdzania wzorców

Sprawdzanie wzorców	Opis
Sprawdzanie wzorców PRBS	Zaszyfrowane ziarno w module sprawdzania wzorców jest samosynchronizowane, gdy F-Tile JESD204C IP osiąga wyrównanie przekosu. Narzędzie do sprawdzania wzorców wymaga 8 oktetów, aby szyfrujący materiał siewny mógł się zsynchronizować.
Ramp kontroler wzorców	Pierwsze ważne dane sample dla każdego konwertera (M) jest ładowany jako wartość początkowa ramp wzór. Kolejne dane sampwartości muszą rosnąć o 1 w każdym cyklu zegara aż do maksimum, a następnie przechodzić do 0.

Sprawdzanie wzorców	Opis
	Na przykładample, gdy S=1, N=16 i WIDTH_MULP = 2, szerokość danych na konwerter wynosi S * WIDTH_MULP * N = 32. Maksymalna ilość danych sampwartość pliku to 0xFFFF. ramp sprawdzanie wzorców sprawdza, czy we wszystkich konwerterach odbierane są identyczne wzorce.
Kanał poleceń ramp kontroler wzorców	Projekt F-Tile JESD204C npample obsługuje kanał poleceń ramp kontroler wzorców. Pierwsze otrzymane słowo polecenia (6 bitów) jest ładowane jako wartość początkowa. Kolejne słowa poleceń w tej samej linii muszą zwiększać się do 0x3F i przechodzić do 0x00. Kanał poleceń ramp sprawdzanie wzorców sprawdza ramp wzory na wszystkich pasach.

F-Tile JESD204C TX i RX IP
Ten projekt examppozwala na skonfigurowanie każdego TX/RX w trybie simplex lub duplex.
Konfiguracje dupleksowe umożliwiają demonstrację funkcjonalności IP przy użyciu wewnętrznej lub zewnętrznej szeregowej pętli zwrotnej. CSR w IP nie są optymalizowane, aby umożliwić kontrolę IP i obserwację stanu.

Projekt F-Tile JESD204C Example Zegar i Resetuj

Projekt F-Tile JESD204C npample ma zestaw sygnałów zegara i resetu.

Tabela 13.Projekt Exampzegary

Sygnał zegara	Kierunek	Opis
mgmt_clk	Wejście	Zegar różnicowy LVDS o częstotliwości 100 MHz.
refclk_xcvr	Wejście	Zegar wzorcowy nadajnika-odbiornika z częstotliwością szybkości transmisji danych/współczynnikiem 33.
refclk_core	Wejście	Zegar odniesienia rdzenia o tej samej częstotliwości co refclk_xcvr.
w_sysref	Wejście	Sygnał SYSREF. Maksymalna częstotliwość SYSREF to szybkość transmisji danych/(66x32xE).
sysref_out	Wyjście
txlink_clk rxlink_clk	Wewnętrzny	Zegar łącza TX i RX z częstotliwością szybkości transmisji danych/66.
txframe_clk rxframe_clk	Wewnętrzny	Zegar ramki TX i RX z częstotliwością szybkości transmisji danych/33 (FCLK_MULP=2) Zegar ramki TX i RX z częstotliwością szybkości transmisji danych/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Wewnętrzny	Zegar fazy TX i RX z częstotliwością szybkości transmisji danych/66 (FCLK_MULP=2) Zegar fazy TX i RX jest zawsze wysoki (1'b1), gdy FCLK_MULP=1
spi_SCLK	Wyjście	Zegar szybkości transmisji SPI o częstotliwości 20 MHz.

Po załadowaniu projektu npampdo urządzenia FPGA, wewnętrzne zdarzenie ninit_done zapewnia, że ​​JTAG do mostu Avalon Master jest resetowany, podobnie jak wszystkie inne bloki.

Generator SYSREF ma swój niezależny reset w celu wprowadzenia celowej asynchronicznej relacji dla zegarów txlink_clk i rxlink_clk. Ta metoda jest bardziej wszechstronna w emulowaniu sygnału SYSREF z zewnętrznego układu zegara.

Tabela 14. Projekt Example Resetuje

Zresetuj sygnał	Kierunek	Opis
global_rst_n	Wejście	Przycisk globalnego resetowania dla wszystkich bloków, z wyjątkiem JTAG do mostu Avalon Master.
ninit_gotowe	Wewnętrzny	Wyjście z Reset Release IP dla JTAG do mostu Avalon Master.
edctl_rst_n	Wewnętrzny	Blok kontrolny ED jest resetowany przez JTAG do mostu Avalon Master. Porty hw_rst i global_rst_n nie resetują bloku ED Control.
hw_rst	Wewnętrzny	Potwierdź i anuluj potwierdzenie hw_rst przez wpisanie do rejestru rst_ctl bloku ED Control. mgmt_rst_in_n potwierdza, gdy hw_rst jest potwierdzone.
mgmt_rst_in_n	Wewnętrzny	Reset dla mapowanych w pamięci interfejsów Avalon o różnych adresach IP i wejściach sekwencerów resetowania:  j20c_reconfig_reset dla F-Tile JESD204C IP duplex Native PHY spi_rst_n dla głównego SPI pio_rst_n dla statusu i kontroli PIO port reset_in0 sekwencera resetowania 0 i 1 Port global_rst_n, hw_rst lub edctl_rst_n potwierdza reset na mgmt_rst_in_n.
sysref_rst_n	Wewnętrzny	Resetowanie bloku generatora SYSREF w bloku ED Control przy użyciu portu reset_out0 sekwensera resetowania 2. Port sekwencera resetowania 0 reset_out2 anuluje potwierdzenie resetu, jeśli rdzeń PLL jest zablokowany.
core_pl_rst	Wewnętrzny	Resetuje rdzeń PLL przez port resetowania sekwencera 0 reset_out0. Rdzeń PLL resetuje się, gdy potwierdzony jest reset mgmt_rst_in_n.
j204c_tx_avs_rst_n	Wewnętrzny	Resetuje mapowany w pamięci interfejs F-Tile JESD204C TX Avalon poprzez reset sekwencera 0. Interfejs mapowany w pamięci TX Avalon potwierdza, gdy potwierdzony jest mgmt_rst_in_n.
j204c_rx_avs_rst_n	Wewnętrzny	Resetuje mapowany w pamięci interfejs F-Tile JESD204C TX Avalon poprzez sekwencer resetowania 1. Interfejs mapowany w pamięci RX Avalon potwierdza, gdy potwierdzony jest mgmt_rst_in_n.
j204c_tx_rst_n	Wewnętrzny	Resetuje łącza i warstwy transportowe F-Tile JESD204C TX w domenach txlink_clk i txframe_clk. Reset sekwencera 0 port reset_out5 resetuje j204c_tx_rst_n. Ten reset jest anulowany, jeśli rdzeń PLL jest zablokowany, a sygnały tx_pma_ready i tx_ready są potwierdzone.
j204c_rx_rst_n	Wewnętrzny	Resetuje łącza i warstwy transportowe F-Tile JESD204C RX w domenach rxlink_clk i rxframe_clk.

Zresetuj sygnał	Kierunek	Opis
		Port resetowania sekwencera 1 reset_out4 resetuje j204c_rx_rst_n. Ten reset anuluje potwierdzenie, jeśli rdzeń PLL jest zablokowany, a sygnały rx_pma_ready i rx_ready są potwierdzone.
j204c_tx_rst_ack_n	Wewnętrzny	Zresetuj sygnał uścisków dłoni za pomocą j204c_tx_rst_n.
j204c_rx_rst_ack_n	Wewnętrzny	Zresetuj sygnał uścisków dłoni za pomocą j204c_rx_rst_n.

Rysunek 8. Diagram czasowy dla projektu Example Resetuje

Projekt F-Tile JESD204C Example Sygnały

Tabela 15. Sygnały interfejsu systemowego

Sygnał	Kierunek	Opis
Zegary i resety
mgmt_clk	Wejście	Zegar 100 MHz do zarządzania systemem.
refclk_xcvr	Wejście	Zegar referencyjny dla F-tile UX QUAD i System PLL. Odpowiednik szybkości transmisji danych/współczynnika 33.
refclk_core	Wejście	Rdzeń zegara referencyjnego PLL. Stosuje tę samą częstotliwość zegara co refclk_xcvr.
w_sysref	Wejście	Sygnał SYSREF z zewnętrznego generatora SYSREF dla implementacji JESD204C Subclass 1.
sysref_out	Wyjście	Sygnał SYSREF dla implementacji JESD204C Subclass 1 generowany przez układ FPGA do projektowania exampwyłącznie w celu inicjalizacji łącza.

 

Sygnał	Kierunek	Opis
SPI
spi_SS_n[2:0]	Wyjście	Aktywny niski sygnał wyboru SPI slave.
spi_SCLK	Wyjście	Zegar szeregowy SPI.
spi_sdio	Wejście/Wyjście	Dane wyjściowe z urządzenia nadrzędnego do zewnętrznego urządzenia podrzędnego. Wprowadź dane z zewnętrznego urządzenia podrzędnego do urządzenia nadrzędnego.

Sygnał	Kierunek	Opis
Notatka:Gdy opcja Wygeneruj 3-przewodowy moduł SPI jest włączona.
spi_MISO Notatka: Gdy opcja Generate 3-Wire SPI Module nie jest włączona.	Wejście	Wprowadź dane z zewnętrznego urządzenia podrzędnego do urządzenia nadrzędnego SPI.
spi_MOSI Notatka: Gdy opcja Generate 3-Wire SPI Module nie jest włączona.	Wyjście	Dane wyjściowe z urządzenia nadrzędnego SPI do zewnętrznego urządzenia podrzędnego.

 

Sygnał	Kierunek	Opis
ADC / DAC
tx_serial_data[LINK*L-1:0]	Wyjście	Różnicowe szybkie dane wyjściowe szeregowe do przetwornika cyfrowo-analogowego. Zegar jest osadzony w strumieniu danych szeregowych.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Wejście	Różnicowe szybkie szeregowe dane wejściowe z ADC. Zegar jest odzyskiwany ze strumienia danych szeregowych.
rx_serial_data_n[LINK*L-1:0]

 

Sygnał	Kierunek	Opis
Ogólnego przeznaczenia I/O
kierowane przez użytkownika [3:0]	Wyjście	Wskazuje stan następujących warunków: [0]: Programowanie SPI zakończone [1]: Błąd łącza TX [2]: Błąd łącza RX [3]: Błąd sprawdzania sygnatur dla danych przesyłanych strumieniowo Avalon
user_dip [3:0]	Wejście	Wejście przełącznika DIP trybu użytkownika: [0]: Włączona wewnętrzna pętla zwrotna szeregowa [1]: Włączenie SYSREF generowanego przez układ FPGA [3:2]: Zarezerwowane

 

Sygnał	Kierunek	Opis
Poza pasmem (OOB) i Stan
rx_patchk_data_error[LINK-1:0]	Wyjście	Potwierdzenie tego sygnału oznacza, że ​​moduł sprawdzania wzorców wykrył błąd.
rx_link_error[LINK-1:0]	Wyjście	Gdy ten sygnał jest potwierdzony, oznacza to, że JESD204C RX IP potwierdził przerwanie.
tx_link_error[LINK-1:0]	Wyjście	Gdy ten sygnał jest potwierdzony, oznacza to, że JESD204C TX IP potwierdził przerwanie.
emb_lock_out	Wyjście	Potwierdzenie tego sygnału oznacza, że ​​JESD204C RX IP osiągnął blokadę EMB.
sh_lock_out	Wyjście	Potwierdzenie tego sygnału oznacza, że ​​nagłówek synchronizacji IP JESD204C RX jest zablokowany.

 

Sygnał	Kierunek	Opis
Transmisja strumieniowa Avalon
rx_avst_valid[LINK-1:0]	Wejście	Wskazuje, czy konwerter sampdane pliku do warstwy aplikacji są prawidłowe lub nieprawidłowe. 0: Dane są nieprawidłowe 1: Dane są prawidłowe
rx_avst_data [(TOTAL_SAMPLE*N)-1:0 ]	Wejście	konwerter r.mampdane plików do warstwy aplikacji.

Projekt F-Tile JESD204C Example Rejestry kontrolne

Projekt F-Tile JESD204C npamprejestry plików w bloku ED Control używają adresowania bajtowego (32 bity).

Tabela 16. Projekt Example Mapa adresowa
Te 32-bitowe rejestry bloków sterujących ED znajdują się w domenie mgmt_clk.

Część	Adres
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Kontrola SPI	0x0102_0000 – 0x0102_001F
Kontrola PIO	0x0102_0020 – 0x0102_002F
Stan PIO	0x0102_0040 – 0x0102_004F
Zresetuj sekwencer 0	0x0102_0100 – 0x0102_01FF
Zresetuj sekwencer 1	0x0102_0200 – 0x0102_02FF
Kontrola ED	0x0102_0400 – 0x0102_04FF
Transceiver IP F-Tile JESD204C Rekonfiguracja PHY	0x0200_0000 – 0x023F_FFFF

Tabela 17. Typ i definicja dostępu do rejestru
W tej tabeli opisano typ dostępu do rejestru dla adresów IP Intel FPGA.

Typ dostępu	Definicja
RO/W	Oprogramowanie tylko do odczytu (bez wpływu na zapis). Wartość może się różnić.
RW	Oprogramowanie odczytuje i zwraca aktualną wartość bitu. Oprogramowanie zapisuje i ustawia bit na żądaną wartość.
RW1C	Oprogramowanie odczytuje i zwraca aktualną wartość bitu. Oprogramowanie zapisuje 0 i nie ma żadnego efektu. Oprogramowanie zapisuje 1 i kasuje bit na 0, jeśli bit został ustawiony na 1 przez sprzęt. Sprzęt ustawia bit na 1. Czyszczenie oprogramowania ma wyższy priorytet niż ustawienie sprzętu.

Tabela 18. Mapa adresów sterowania ED

Zrównoważyć	Zarejestruj nazwę
0x00	pierwszy_ctl
0x04	pierwszy_sts0
dalszy…

Zrównoważyć	Zarejestruj nazwę
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabela 19. Rejestry kontrolne i statusowe bloku kontrolnego ED

Bajt Zrównoważyć	Rejestr	Nazwa	Dostęp	Nastawić	Opis
0x00	pierwszy_ctl	pierwsze_twierdzenie	RW	0x0	Zresetuj kontrolę. [0]: Wpisz 1, aby potwierdzić reset. (hw_rst) Wpisz ponownie 0, aby anulować reset. [31:1]: Zarezerwowane.
0x04	pierwszy_sts0	pierwszy_status	RO/W	0x0	Zresetuj status. [0]: Stan blokady rdzenia PLL. [31:1]: Zarezerwowane.
0x10	rst_sts_dete cted0	pierwszy_sts_set	RW1C	0x0	Stan wykrycia zbocza SYSREF dla wewnętrznego lub zewnętrznego generatora SYSREF. [0]: Wartość 1 Wskazuje, że wykryto zbocze narastające SYSREF dla operacji podklasy 1. Oprogramowanie może zapisać 1, aby wyczyścić ten bit i umożliwić nowe wykrywanie zboczy SYSREF. [31:1]: Zarezerwowane.
0x40	sysref_ctl	sysref_contr ol	RW	Dwustronna ścieżka danych Jednorazowy: 0x00080	Kontrola SYSREF. Odnieś się do Tabela 10 na stronie 17, aby uzyskać więcej informacji na temat korzystania z tego rejestru.
				Okresowy:	Notatka: Wartość resetu zależy od
				0x00081	typu SYSREF i F-Tile
				Gapped- okresowe:	Ustawienia parametrów ścieżki danych IP JESD204C.
				0x00082
				Dane TX lub RX
				ścieżka
				Jeden strzał:
				0x00000
				Okresowy:
				0x00001
				Szczelina-
				okresowy:
				0x00002
0x44	sysref_sts	sysref_status s	RO/W	0x0	Stan SYSREF. Ten rejestr zawiera najnowsze ustawienia okresu SYSREF i cyklu pracy wewnętrznego generatora SYSREF. Odnieś się do Tabela 9 na stronie 16, aby zapoznać się z wartością prawną okresu i cyklu pracy SYSREF.
dalszy…

Bajt Zrównoważyć	Rejestr	Nazwa	Dostęp	Nastawić	Opis
					[8:0]: Okres SYSREF. Gdy wartość wynosi 0xFF, plik Okres SYSREF = 255 Gdy wartość wynosi 0x00, okres SYSREF = 256. [17:9]: Cykl pracy SYSREF. [31:18]: Zarezerwowane.
0x80	tst_ctl	tst_kontrola	RW	0x0	Kontrola testów. Użyj tego rejestru, aby włączyć różne wzorce testowe dla generatora wzorców i modułu sprawdzającego. [1:0] = Pole zarezerwowane [2] = ramp_test_ctl 1'b0 = Włącza generator i sprawdzanie wzorców PRBS 1'b1 = Włącza ramp generator wzorców i sprawdzanie [31:3]: Zarezerwowane.
0x8c	tst_err0	tst_błąd	RW1C	0x0	Flaga błędu dla łącza 0. Gdy bit jest 1'b1, oznacza to, że wystąpił błąd. Należy rozwiązać błąd przed zapisaniem 1'b1 do odpowiedniego bitu, aby wyczyścić flagę błędu. [0] = Błąd sprawdzania wzorca [1] = tx_link_error [2] = rx_link_error [3] = Błąd sprawdzania wzorca polecenia [31:4]: Zarezerwowane.

Historia zmian dokumentu dla F-Tile JESD204C Intel FPGA IP Design Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2021.10.11	21.3	1.0.0	Pierwsze wydanie.

Dokumenty / Zasoby

Intel F-Tile JESD204C Intel FPGA IP Design Example [plik PDF] Instrukcja użytkownika F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Projekt Example

Odniesienia

• Instrukcja obsługi