F-Tile JESD204C Intel FPGA IP Design Example

Momba ny F-Tile JESD204C Intel® FPGA IP Design Example User Guide

Ity torolalana ho an'ny mpampiasa ity dia manome ny endri-javatra, ny torolàlana ampiasaina ary ny famaritana amin'ny antsipiriany momba ny endrika examples ho an'ny F-Tile JESD204C Intel® FPGA IP mampiasa fitaovana Intel Agilex™.

Kendrena mpanatrika

Natao ho an'ny:

• Design architect hanao safidy IP mandritra ny dingana fandrafetana ny haavon'ny rafitra
• Mpamorona fitaovana rehefa mampiditra ny IP amin'ny famolavolana ny haavon'ny rafitra
• Injeniera fanamarinana mandritra ny simulation ny haavon'ny rafitra sy ny dingana fanamarinana ny fitaovana

Documents mifandraika
Ity tabilao manaraka ity dia mitanisa antontan-taratasy hafa mifandraika amin'ny F-Tile JESD204C Intel FPGA IP.

Tabilao 1. Documents mifandraika

Reference	Description
F-Tile JESD204C Intel FPGA IP User Guide	Manome fampahalalana momba ny F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Tanisao ireo fanovana natao ho an'ny F-Tile JESD204C F-Tile JESD204C amin'ny famoahana manokana.
Takelaka data Intel Agilex Device	Ity antontan-taratasy ity dia mamaritra ny toetra elektrônika, ny toetran'ny famadihana, ny fanoritsoritana ny fanamafisana, ary ny fotoana ho an'ny fitaovana Intel Agilex.

Fanafohezana sy Glossary

Tabilao 2. Lisitra fanafohezana

fanafohezan-teny	fanitarana
LEMC	Famantaranandro Multiblock Local Extended
FC	Ny tahan'ny famantaranandro frame
ADC	Analog to Digital Converter
DAC	Digital to Analog Converter
DSP	Processor famantarana nomerika
TX	fitaovana fandefasam-peo
RX	Mpandray

fanafohezan-teny	fanitarana
DLL	Takelaka rohy data
CSR	Rejistra fanaraha-maso sy sata
CRU	Famantaranandro sy Reset Unit
ISR	Manapaka Service Routine
FIFO	Voalohany-In-voalohany
SERDES	Serializer Deserializer
Ptt	Kaody fanitsiana diso
FEC	Fanitsiana ny lesoka mialoha
SERR	Fikarohana lesoka tokana (amin'ny ECC, azo ahitsy)
DERR	Fikarohana lesoka indroa (amin'ny ECC, mahafaty)
PRBS	Pseudorandom binary sequence
MAC	Media Access Controller. Ny MAC dia misy protocol sublayer, layer transport, ary layer rohy data.
PHY	Layer ara-batana. Ny PHY dia ahitana ny sosona ara-batana, SERDES, mpamily, mpandray ary CDR.
PCS	Sub-layer Coding ara-batana
PMA	Fanampiana ara-batana antonony
RBD	RX Buffer Fahatarana
UI	Isan'ny elanelana = faharetan'ny bit serial
Ny isan'ny RBD	RX Buffer Delay ny fahatongavan'ny lalana farany
RBD offset	RX Buffer Delay fahafahana mamoaka
SH	Lohateny fampifanarahana
TL	Sehatra fitaterana
EMIB	Tetezana Multi-die Interconnect

Tabilao 3. Lisitry ny Glossary

teny	Description
Fitaovana mpanova	ADC na DAC mpanova
Fitaovana lojika	FPGA na ASIC
Octet	Vondrona misy 8 bit, miasa ho fampidirana amin'ny encoder 64/66 ary mivoaka avy amin'ny decoder
manandranandrana	Sehatra 4 bit izay singa fototra miasa amin'ny famaritana JESD204C
andian-tsoratra	Marika 66-bit novokarin'ny rafitra 64/66 encoding
Laharana	Ny tahan'ny data mahomby amin'ny rohy serial Taham-dalana = (Mx Sx N'x 66/64 x FC) / L
Rohy famantaranandro	Rohy famantaranandro = Lalan-dalana tahan'ny/66.
filanjana	Octet misesy izay ahitana ny toeran'ny octet tsirairay amin'ny alàlan'ny fanondroana famantarana fampifanarahana frame.
Frame Clock	Famantaranandron'ny rafitra izay mandeha amin'ny tahan'ny frame, izay tokony ho famantaranandro rohy 1x sy 2x.

teny	Description
Samples isaky ny famantaranandro	Samples isaky ny famantaranandro, ny totalin'ny samples in frame clock ho an'ny fitaovana mpanova.
LEMC	Famantaranandro anatiny ampiasaina hanitsiana ny sisin-tanin'ny sakana mivelatra eo anelanelan'ny lalana sy ny references ivelany (SYSREF na Subclass 1).
Subclass 0	Tsy misy fanohanana ny fahatarana voafaritra. Ny angon-drakitra dia tokony havoaka avy hatrany amin'ny lalana mankany amin'ny tsipika eo amin'ny mpandray.
Subclass 1	Fampitandremana deterministika mampiasa SYSREF.
Rohy multipoint	Rohy inter-fitaovana misy fitaovana mpanova 2 na mihoatra.
64B/66B Encoding	Kaody andalana izay mametraka sari-tany angona 64-bit ho 66 bits mba hamoronana sakana. Ny rafitra angon-drakitra ambaratonga fototra dia sakana izay manomboka amin'ny lohatenin'ny sync 2-bit.

Tabilao 4. Symbols

teny	Description
L	Isan'ny lalana isaky ny fitaovana mpanova
M	Isan'ny mpanova isaky ny fitaovana
F	Isan'ny octets isaky ny frame amin'ny lalana tokana
S	Isan'ny samples ampitaina isaky ny mpanova tokana isaky ny tsingerin'ny frame
N	Famahana ny Converter
N'	Total isan'ny bit isaky ny sample ao amin'ny format data mpampiasa
CS	Isan'ny bitika fanaraha-maso isaky ny fiovam-po sample
CF	Isan'ny teny mifehy isaky ny vanim-potoana famantaranandro isaky ny rohy
HD	endrika angon-drakitra mpampiasa High Density
E	Isan'ny multiblock amin'ny multiblock miitatra

F-Tile JESD204C Intel FPGA IP Design Example Torolàlana fanombohana haingana

Ny F-Tile JESD204C Intel FPGA IP design examples ho an'ny fitaovana Intel Agilex dia manasongadina testbench simulating sy famolavolana hardware izay manohana ny fanangonana sy ny fitsapana hardware.
Azonao atao ny mamorona ny F-Tile JESD204C design exampamin'ny alàlan'ny catalog IP ao amin'ny rindrambaiko Intel Quartus® Prime Pro Edition.

Sary 1. Fampandrosoana Stages ho an'ny Design Example

Design Exampny Block Diagram

Sary 2. F-Tile JESD204C Design Example High-level Block Diagram

Ny design example dia ahitana ireto modules manaraka ireto:

• Platform Designer rafitra
  • F-Tile JESD204C Intel FPGA IP
  • JTAG mankany Avalon Master Bridge
  • Mpandrindra I/O (PIO) parallèle
  • Serial Port Interface (SPI)—module master— IOPLL
  • Mpamorona SYSREF
  • Example Design (ED) mifehy ny CSR
  • Reset sequencers
• System PLL
• Mpamorona modely
• Mpamaky lamina

Table 5. Design Exampny Modules

singa	Description
Platform Designer rafitra	Ny rafitra Platform Designer dia mametraka ny lalana F-Tile JESD204C IP sy ny periferika fanohanana.
F-Tile JESD204C Intel FPGA IP	Ity subsystem Designer Platform ity dia misy ny TX sy RX F-Tile JESD204C IPs miaraka amin'ny duplex PHY.
JTAG mankany Avalon Master Bridge	Ity tetezana ity dia manome fidirana amin'ny mpampiantrano fampiantranoana rafitra amin'ny IP voarakitra an-tsarintany amin'ny famolavolana amin'ny alàlan'ny JTAG interface tsara.
Mpandrindra I/O (PIO) parallèle	Ity controller ity dia manome interface tsara ho an'ny sampling sy mitondra fiara I/O tanjona ankapobeny.
SPI master	Ity maodely ity dia mitantana ny famindrana angon-drakitra fanamafisana amin'ny interface SPI amin'ny faran'ny mpanova.
Mpamorona SYSREF	Ny mpamorona SYSREF dia mampiasa ny famantaranandro rohy ho famantaranandro fanondro ary miteraka SYSREF pulses ho an'ny F-Tile JESD204C IP. Fanamarihana: Ity design exampMampiasa ny mpamokatra SYSREF izy mba hampisehoana ny fanombohana rohy duplex F-Tile JESD204C IP. Ao amin'ny fampiharana ambaratonga rafitra F-Tile JESD204C subclass 1 dia tsy maintsy mamorona ny SYSREF avy amin'ny loharano mitovy amin'ny famantaranandro fitaovana ianao.
IOPLL	Ity design exampLe mampiasa IOPLL hamorona famantaranandron'ny mpampiasa handefasana angona ao amin'ny F-Tile JESD204C IP.
ED Control CSR	Ity maodely ity dia manome fanaraha-maso sy sata momba ny SYSREF, ary fanaraha-maso sy sata fitsapana.
Reset sequencers	Ity design example dia ahitana 2 reset sequencers: Reset Sequence 0 — Mitantana ny famerenana amin'ny sehatra streaming TX/RX Avalon®, sehatra voafantina fahatsiarovana Avalon, PLL core, TX PHY, core TX, ary mpamokatra SYSREF. Reset Sequence 1 — Mitantana ny famerenana amin'ny RX PHY sy RX core.
System PLL	Loharano famantaranandro voalohany ho an'ny F-tile hard IP sy ny fiampitana EMIB.
Mpamorona modely	Ny mpamorona modely dia miteraka PRBS na ramp lamina.
Mpamaky lamina	Ny mpitsikilo lamina dia manamarina ny PRBS na ramp lamina voaray, ary manefa lesoka rehefa mahita tsy fitovian'ny angona sample.

Fepetra rindrambaiko

Intel dia mampiasa ity rindrambaiko manaraka ity mba hitsapana ny endrika talohaamples amin'ny rafitra Linux:

• Software Intel Quartus Prime Pro Edition
• Questa*/ModelSim* na VCS*/VCS MX simulator

Mamorona ny Design

Mba hamoronana ny drafitra example avy amin'ny tonian-dahatsoratra IP parameter:

1. Mamorona tetikasa mikendry ny fianakaviana fitaovana Intel Agilex F-tile ary safidio ny fitaovana irina.
2. Ao amin'ny IP Catalog, Tools ➤ IP Catalog, mifidiana F-Tile JESD204C Intel FPGA IP.
3. Manorata anarana ambony indrindra sy ny lahatahiry ho an'ny fiovaovana IP mahazatra anao. Tsindrio OK. Ny tonian-dahatsoratra parameter dia manampy ny .ip ambony indrindra file ho azy ny tetikasa ankehitriny. Raha asaina ianao hampiditra tanana ny .ip file amin'ny tetikasa, tsindrio Project ➤ Add/Esory Files ao amin'ny Tetikasa hanampiana ny file.
4. Eo ambanin'ny Example Design tab, mamaritra ny endrika example parameter araka ny voalaza ao amin'ny Design Example Parameter.
5. Tsindrio Generate Example Design.

Ny logiciel dia mamorona ny endrika rehetra files ao amin'ny sub-directories. IRETO files dia takiana amin'ny fanaovana simulation sy compilation.

Design Example Parameter
Ny F-Tile JESD204C Intel FPGA IP tonian-dahatsoratra dia ahitana ny Example Design kiheba ho anao mba hamaritana masontsivana sasany alohan'ny hamoahana ny endrika example.

Tabilao 6. Parametera ao amin'ny Eksampny Design Tab

fikirana	FANDIKANA	Description
Select Design	System Console Control tsy misy	Safidio ny fanaraha-mason'ny rafitra hidirana ny endrika example data path amin'ny alalan'ny rafitra console.
Simulation	On, Off	Alefaso ny IP hamokatra ny ilaina files ho an'ny simulation ny famolavolana example.
voafintina	On, Off	Alefaso ny IP hamokatra ny ilaina files ho an'ny fanangonana Intel Quartus Prime sy fampisehoana fitaovana.
HDL endrika (ho an'ny simulation)	Verilog VDHL	Safidio ny endrika HDL an'ny RTL files ho an'ny simulation.
HDL endrika (ho an'ny synthesis)	Verilog ihany	Safidio ny endrika HDL an'ny RTL files ho an'ny synthesis.

fikirana	FANDIKANA	Description
Mamorona modely SPI 3-tariby	On, Off	Alefaso ny interface tsara SPI 3-wire fa tsy 4-wire.
Sysref mode	iray-tifitra potoana Gapped periodic	Safidio raha tianao ny fampifanarahana ny SYSREF ho fomba iray tifitra pulse, periodic, na gapped periodic, mifototra amin'ny fepetra takian'ny famolavolanao sy ny fahafahan'ny fotoana. Tifitra tokana—Safidio ity safidy ity mba ahafahan'ny SYSREF ho lasa maodelin'ny pulse iray. Ny sandan'ny rejisitra sysref_ctrl[17] dia 0. Aorian'ny famerenan'ny F-Tile JESD204C IP deasserts, ovay ny sandan'ny rejistra sysref_ctrl[17] avy amin'ny 0 ka hatramin'ny 1, avy eo amin'ny 0, ho an'ny pulse SYSREF iray. Periodic - SYSREF amin'ny fomba ara-potoana dia manana tsingerin'ny adidy 50:50. Ny fe-potoana SYSREF dia E*SYSREF_MULP. Gapped periodic—SYSREF dia manana tsingerin'ny adidy azo zahana amin'ny tsingerin'ny famantaranandro rohy 1. Ny fe-potoana SYSREF dia E*SYSREF_MULP. Ho an'ny fametrahana tsingerin'ny adidy ivelan'ny faritra, ny bloc famokarana SYSREF dia tokony hanatsoaka avy hatrany ny tsingerin'ny adidy 50:50. Jereo ny SYSREF gropy fizarana raha mila fanazavana fanampiny momba ny SYSREF fe-potoana.
Mifidiana birao	tsy misy	Safidio ny solaitrabe ho an'ny famolavolana example. Tsy misy—Ity safidy ity dia tsy tafiditra amin'ny lafiny fitaovana ho an'ny famolavolana example. Ny andraikitry ny pin rehetra dia hapetraka amin'ny pin virtoaly.
Fomba fitsapana	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Safidio ny mpamorona lamina sy ny lamin'ny fitsapana checker. Pattern Generator—JESD204C dia manohana PRBS mpamorona lamina isaky ny dataample. Midika izany fa ny sakan'ny angona dia safidy N+CS. Ny mpamorona sy ny mpitsikilo lamina PRBS dia ilaina amin'ny famoronana angon-drakitraample stimulus ho an'ny fitiliana ary tsy mifanaraka amin'ny fomba fitsapana PRBS amin'ny mpanova ADC/DAC. Ramp Pattern Generator—JESD204C rojo layer dia miasa ara-dalàna fa ny fitaterana any aoriana dia kilemaina ary ny fampidirana avy amin'ny formate dia tsy raharahaina. Ny lalana tsirairay dia mampita renirano octet mitovy amin'izany izay mitombo manomboka amin'ny 0x00 ka hatramin'ny 0xFF ary miverimberina avy eo. Ramp Ny fitsapana modely dia azo atao amin'ny prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler dia mampifanaraka ny tenany ary antenaina fa rehefa afaka mamadika rohy ny IP core dia efa voarindra ny voa mikotrika. Ny voan'ny PRBS scrambling dia handray 8 octets mba hanombohan-tena. Ramp Pattern Checker-JESD204C scrambling dia tena synchronize ary antenaina fa rehefa afaka mamadika rohy ny IP core dia efa voarindra ny voa mikoriana. Ny octet manan-kery voalohany dia entina ho ramp sanda voalohany. Ny angona manaraka dia tsy maintsy miakatra hatramin'ny 0xFF ary mihodinkodina ho 0x00. Ramp Ny mpitsikilo lamina dia tokony hanamarina ny lamina mitovy amin'ny lalana rehetra.
Alefaso ny loopback serial anatiny	On, Off	Safidio ny loopback serial anatiny.
Alefaso ny Channel Channel	On, Off	Safidio ny modelin'ny fantsona baiko.

Rafitra lahatahiry
Ny endrika F-Tile JESD204C exampNy lahatahiry misy vokarina files ho an'ny famolavolana examples.

Sary 3. Firafitry ny lahatahiry ho an'ny F-Tile JESD204C Intel Agilex Design Example

Tabilao 7. Lahatahiry Files

lahatahiry	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulation/mpanoro hevitra	modelsim_sim.tcl tb_top_waveform.do
simulation/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Manahaka ny Design Exampny Testbench

Ny design example testbench dia manao simulate ny endrika novokarinao.

Sary 4. Fomba fiasa

Mba hanaovana simulate ny famolavolana dia ataovy ireto dingana manaraka ireto:

1. Hanova ny lahatahiry miasa hoample_design_directory>/simulation/ .
2. Ao amin'ny andalana baiko, tanteraho ny script simulation. Ny tabilao etsy ambany dia mampiseho ny baiko hampandehanana ireo simulator tohana.

Simulator	didy
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (tsy misy Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Ny simulation dia mifarana amin'ny hafatra izay manondro raha nahomby ny hazakazaka na tsia.

Sary 5. Simulation mahomby
Ity tarehimarika ity dia mampiseho ny hafatra simulation mahomby ho an'ny simulator VCS.

Manangona ny Design Example

Mba hanangonana ny compilation-only example project, araho ireto dingana ireto:

1. Miantoka ny famolavolana fanangonana exampvita le generation.
2. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, sokafy ny tetikasa Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
3. Ao amin'ny menio Processing, tsindrio Start Compilation.

Famaritana amin'ny antsipiriany momba ny F-Tile JESD204C Design Example

Ny endrika F-Tile JESD204C example dia mampiseho ny fiasan'ny fandefasana data amin'ny alàlan'ny fomba loopback.
Azonao atao ny mamaritra ny firafitry ny safidinao ary mamorona ny endrika example.
Ny design example dia tsy misy afa-tsy amin'ny mode duplex ho an'ny variana Base sy PHY. Azonao atao ny misafidy Base fotsiny na variana PHY ihany fa ny IP dia hamokatra ny endrika example ho an'ny Base sy PHY.

Fanamarihana:  Mety tsy hahomby ny fandrindrana ny tahan'ny angona sasany. Mba hisorohana ny tsy fahombiazan'ny fotoana, dia diniho ny mamaritra ny sandan'ny fampitomboana ny famantaran'ny famantaranandro ambany kokoa (FCLK_MULP) ao amin'ny tabilao Configurations amin'ny tonian-dahatsoratra F-Tile JESD204C Intel FPGA IP.

System Components

Ny endrika F-Tile JESD204C example manome rafitra fanaraha-maso mifototra amin'ny rindrambaiko izay mampiasa ny rafitra fanaraha-maso mafy miaraka na tsy misy fanohanana ny console system.

Ny design example dia mamela rohy mandeha ho azy amin'ny fomba loopback anatiny sy ivelany.

JTAG mankany Avalon Master Bridge
Ny JTAG mankany Avalon Master Bridge dia manome fifandraisana eo amin'ny rafitra mpampiantrano mba hidirana amin'ny F-Tile JESD204C IP voarakitra an-tsarintany sy ny fanaraha-maso IP periferika sy ny fisoratana anarana amin'ny alàlan'ny JTAG interface tsara.

Sary 6. System miaraka amin'ny JTAG mankany Avalon Master Bridge Core

Fanamarihana:  Ny famantaranandron'ny rafitra dia tokony ho 2X haingana kokoa noho ny JTAG famantaranandro. Ny famantaranandron'ny rafitra dia mgmt_clk (100MHz) amin'ity endrika example.

Parallèle I/O (PIO) Core
Ny ivon'ny input/output (PIO) parallèle miaraka amin'ny seha-pifandraisana Avalon dia manome seha-pifandraisana misy sarintany misy fahatsiarovana eo amin'ny seranan-tsambon'olon-tsarintany Avalon sy ny seranan-tsambo I/O amin'ny ankapobeny. Ny seranan-tsambo I/O dia mifandray na amin'ny lojika mpampiasa on-chip, na amin'ny pin I/O izay mifandray amin'ny fitaovana ivelan'ny FPGA.

Sary 7. PIO Core miaraka amin'ny seranan-tsambo fidirana, seranan-tsambo Output ary fanohanana IRQ
Amin'ny alàlan'ny default, ny singa Designer Platform dia manafoana ny Interrupt Service Line (IRQ).

Ny seranan-tsambo PIO I/O dia voatendry amin'ny HDL ambony indrindra file (io_ status ho an'ny seranan-tsambo fidirana, io_ fanaraha-maso ho an'ny seranana mivoaka).

Ny tabilao eto ambany dia mamaritra ny fifandraisana famantarana ho an'ny sata sy ny fanaraha-maso ny seranan-tsambo I / O amin'ny DIP switch sy LED amin'ny kitapo fampandrosoana.

Tabilao 8. PIO Core I/O Ports

Port	kely	famantarana
Out_port	0	USER_LED SPI fandaharana vita
	31:1	Reserved
In_port	0	USER_DIP in série loopback mamela ny Off = 1 On = 0
	1	SYSREF novokarin'ny USER_DIP FPGA dia mamela ny Off = 1 On = 0
	31:2	Voatokana.

SPI Master
Ny maodely master SPI dia singa mpamorona Platform mahazatra ao amin'ny tranomboky mahazatra IP Catalog. Ity môdely ity dia mampiasa ny protocole SPI mba hanamora ny fanamafisana ny converters ivelany (ho an'ny example, ADC, DAC, ary mpamokatra famantaranandro ivelany) amin'ny alàlan'ny habaka fisoratana anarana ao anatin'ireo fitaovana ireo.

Ny tompon'ny SPI dia manana interface tsara amin'ny fahatsiarovana Avalon izay mifandray amin'ny master Avalon (JTAG mankany amin'ny tetezana master Avalon) amin'ny alàlan'ny fifandraisana misy sarintany Avalon. Ny tompon'ny SPI dia mahazo torolalana fanamafisana avy amin'ny master Avalon.

Ny module master SPI dia mifehy hatramin'ny andevo SPI tsy miankina 32. Ny tahan'ny baud SCLK dia namboarina ho 20 MHz (azo zaraina amin'ny 5).
Ity maodely ity dia natsangana ho 4-wire, 24-bit sakany interface tsara. Raha toa ka voafantina ny safidy Generate 3-Wire SPI Module, dia misy mody fanampiny apetraka hanovana ny famoahana 4-wire an'ny SPI master ho 3-wire.

IOPLL
Ny IOPLL dia mamorona ny famantaranandro ilaina amin'ny famoronana frame_clk sy link_clk. Ny famantaranandro fanondro amin'ny PLL dia azo amboarina fa voafetra amin'ny tahan'ny data / anton'ny 33.

• Ho an'ny design example izay manohana ny tahan'ny data 24.33024 Gbps, ny tahan'ny famantaranandro ho an'ny frame_clk sy link_clk dia 368.64 MHz.
• Ho an'ny design example izay manohana ny tahan'ny data 32 Gbps, ny tahan'ny famantaranandro ho an'ny frame_clk sy link_clk dia 484.848 MHz.

SYSREF Generator
SYSREF dia famantarana ara-potoana manakiana ho an'ny mpanova data miaraka amin'ny interface F-Tile JESD204C.

Ny mpamokatra SYSREF ao amin'ny famolavolana example dia ampiasaina ho an'ny tanjona fihetsiketsehana voalohany amin'ny rohy duplex JESD204C IP. Ao amin'ny fampiharana ambaratonga rafitra JESD204C subclass 1, tsy maintsy mamorona SYSREF avy amin'ny loharano mitovy amin'ny famantaranandro fitaovana ianao.

Ho an'ny F-Tile JESD204C IP, ny SYSREF multiplier (SYSREF_MULP) amin'ny rejisitra fanaraha-maso SYSREF dia mamaritra ny vanim-potoana SYSREF, izay n-integer multiplier amin'ny parameter E.

Tsy maintsy miantoka ny E*SYSREF_MULP ≤16 ianao. Ho an'ny example, raha E=1, ny toerana ara-dalàna ho an'ny SYSREF_MULP dia tsy maintsy ao anatin'ny 1–16, ary raha E=3, ny toerana ara-dalàna ho an'ny SYSREF_MULP dia tsy maintsy ao anatin'ny 1–5.

Fanamarihana:  Raha mametraka SYSREF_MULP ivelan'ny faritra ianao, dia hamboarin'ny SYSREF amin'ny SYSREF_MULP=1 ny fikandrana.
Azonao atao ny misafidy raha tianao ny karazana SYSREF ho pulsée tifitra iray, periodic, na gapped periodic amin'ny alàlan'ny Exampny tabilao Design ao amin'ny tonian-dahatsoratra F-Tile JESD204C Intel FPGA IP.

Tabilao 9. Examples of Periodic sy Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF PERIOD (E*SYSREF_MULP* 32)	Cycle adidy	Description
1	1	32	1..31 (Azo rindrankajy)	Gapped Periodic
1	1	32	16 (Fixed)	potoana
1	2	64	1..63 (Azo rindrankajy)	Gapped Periodic
1	2	64	32 (Fixed)	potoana
1	16	512	1..511 (Azo rindrankajy)	Gapped Periodic
1	16	512	256 (Fixed)	potoana
2	3	19	1..191 (Azo rindrankajy)	Gapped Periodic
2	3	192	96 (Fixed)	potoana
2	8	512	1..511 (Azo rindrankajy)	Gapped Periodic
2	8	512	256 (Fixed)	potoana
2	9 (Tsy ara-dalàna)	64	32 (Fixed)	Gapped Periodic
2	9 (Tsy ara-dalàna)	64	32 (Fixed)	potoana

 

Tabilao 10. SYSREF Control Registers
Azonao atao ny manitsy ny rejisitra fanaraha-maso SYSREF raha toa ka tsy mitovy amin'ny toe-javatra nofaritanao rehefa namorona ny endrika talohaample. Ampifanaraho ny rejisitra SYSREF alohan'ny tsy hamerenana ny F-Tile JESD204C Intel FPGA IP. Raha misafidy ny mpamokatra SYSREF ivelany ianao amin'ny alàlan'ny
sysref_ctrl [7] fisoratana anarana bit, azonao atao ny tsy miraharaha ny fika ho an'ny karazana SYSREF, multiplier, tsingerin'ny adidy ary dingana.

potika	Sanda Default	Description
sysref_ctrl[1:0]	2'b00: Tifitra iray 2'b01: Ara-potoana 2'b10: Mivandravandra	SYSREF karazana. Ny sandan'ny default dia miankina amin'ny SYSREF mode setting ao amin'ny Example Design tabilao ao amin'ny tonian-dahatsoratra F-Tile JESD204C Intel FPGA IP.
sysref_ctrl[6:2]	5b00001	SYSREF multiplier. Ity saha SYSREF_MULP ity dia azo ampiharina amin'ny karazana SYSREF ara-potoana sy misy elanelana. Tsy maintsy amboarinao ny sandan'ny multiplier mba hahazoana antoka fa eo anelanelan'ny 1 ka hatramin'ny 16 ny sanda E*SYSREF_MULP alohan'ny tsy hamerenana ny F-Tile JESD204C IP. Raha tsy ao anatin'io sanda io ny sanda E*SYSREF_MULP dia 5'b00001 ny sanda fampitomboana.
sysref_ctrl[7]	Datapath duplex: 1'b1 Simplex TX na RX angona: 1'b0	SYSREF mifidy. Ny sandan'ny default dia miankina amin'ny firafitry ny lalan'ny angona ao amin'ny Exampny tabilao Design ao amin'ny tonian-dahatsoratra F-Tile JESD204C Intel FPGA IP. 0: Simplex TX na RX (SYSREF ivelany) 1: Duplex (SYSREF anatiny)
sysref_ctrl[16:8]	9h0	Ny tsingerin'ny adidy SYSREF rehefa ny karazana SYSREF dia tsindraindray na misy elanelana. Tsy maintsy amboarina ny tsingerin'ny adidy alohan'ny tsy hamerenana ny F-Tile JESD204C IP. Sanda ambony indrindra = (E*SYSREF_MULP*32)-1 Ho an'ny ohatraample: 50% tsingerin'ny adidy = (E*SYSREF_MULP*32)/2 Ny tsingerin'ny adidy dia 50% raha tsy amboarinao io saha fisoratana anarana io, na raha amboarinao ho 0 na mihoatra ny sanda ambony indrindra azo atao ny sahan'ny rejisitra.
sysref_ctrl[17]	1b0	Fanaraha-maso amin'ny tanana rehefa tifitra tokana ny karazana SYSREF. Soraty ny 1 mba hametrahana ny famantarana SYSREF ho ambony. Manorata 0 mba hametrahana ny famantarana SYSREF ho ambany. Mila manoratra 1 avy eo 0 ianao mba hamoronana pulse SYSREF amin'ny fomba tokana.
sysref_ctrl[31:18]	22h0	Voatokana.

Reset Sequencers
Ity design example dia ahitana reset sequencers roa:

• Reset Sequence 0 — Mitantana ny famerenana amin'ny sehatra streaming TX/RX Avalon, sehatra misy sarintany fahatsiarovana Avalon, PLL core, TX PHY, TX core, ary SYSREF generator.
• Reset Sequence 1—Mikarakara ny famerenana amin'ny RX PHY sy RX Core.

3-Wire SPI
Ity maodely ity dia tsy voatery hanova ny interface SPI ho 3-wire.

System PLL
F-tile dia manana rafitra PLL telo an-tsambo. Ireo rafitra PLL ireo no loharano famantaranandro voalohany ho an'ny IP mafy (MAC, PCS, ary FEC) ary fiampitana EMIB. Midika izany fa, rehefa mampiasa ny fomba famantaranandro PLL rafitra ianao, dia tsy voafehin'ny famantaranandro PMA ireo sakana ary tsy miankina amin'ny famantaranandro iray avy amin'ny fototry ny FPGA. Ny rafitra PLL tsirairay dia mamokatra ny famantaranandro mifandray amin'ny interface matetika. Ho an'ny exampAry, mila rafitra PLL roa ianao mba hampandehanana ny interface iray amin'ny 1 GHz ary ny interface iray amin'ny 500 MHz. Ny fampiasana rafitra PLL dia ahafahanao mampiasa ny lalana tsirairay tsy miankina raha tsy misy fiovan'ny famantaranandro misy fiantraikany amin'ny lalana manodidina.
Ny rafitra PLL tsirairay dia afaka mampiasa ny iray amin'ireo famantaranandro fanondro FGT valo. Ny System PLLs dia afaka mizara famantaranandro fanondro na manana famantaranandro fanondro hafa. Ny interface tsirairay dia afaka misafidy izay rafitra PLL ampiasainy, fa, rehefa voafidy dia raikitra izy io, tsy azo amboarina amin'ny fampiasana fanavaozana mavitrika.

Fampahafantarana mifandraika
F-tile Architecture sy PMA ary FEC Direct PHY IP Torolàlana ho an'ny mpampiasa

Fampahalalana bebe kokoa momba ny fomba famantaran'ny rafitra PLL amin'ny fitaovana Intel Agilex F-tile.

Mpamorona modely sy Checker
Ny mpamorona lamina sy ny checker dia ilaina amin'ny famoronana data samples sy fanaraha-maso ho an'ny tanjona fitsapana.
Tabilao 11. Mpamorona lamina tohana

Mpamorona modely	Description
PRBS mpamorona modely	Ny endrika F-Tile JESD204C exampNy mpamorona modely PRBS dia manohana ireto ambaratonga polynomial manaraka ireto: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mpamorona modely	Ny ramp Ny sandan'ny lamina dia mitombo 1 isaky ny s manarakaample miaraka amin'ny sakan'ny mpamokatra N, ary mihodina mankany amin'ny 0 rehefa misy bits rehetra ao amin'ny sample izy 1. Alefaso ny ramp mpamorona modely amin'ny fanoratana 1 hatramin'ny bit 2 amin'ny rejisitra tst_ctl an'ny sakana fanaraha-maso ED.
Fantsona baiko ramp mpamorona modely	Ny endrika F-Tile JESD204C example manohana fantsona baiko ramp mpamorona modely isaky ny lalana. Ny ramp Ny sandan'ny modely dia mitombo 1 isaky ny 6 bits amin'ny teny baiko. Ny voa manomboka dia lamina mitombo amin'ny lalana rehetra.

Tabilao 12. Fanohanana lamina Checker

Mpamaky lamina	Description
PRBS lamina checker	Ny masomboly mikoriana ao amin'ny mpitsikilo lamina dia arindran-tena rehefa mahatratra ny fampifanarahana deskew ny F-Tile JESD204C IP. Mitaky octet 8 ny mpanamarina lamina mba hahafahan'ilay voa mikotrika hampirindra ny tenany.
Ramp mpanamarina modely	Ny data manan-kery voalohany sample ho an'ny mpanova tsirairay (M) dia entina ho sanda voalohany amin'ny ramp lamina. Data manaraka sampNy sanda les dia tsy maintsy mitombo 1 isaky ny tsingerin'ny famantaranandro ka hatramin'ny fara-tampony ary avy eo mihodinkodina ho 0.

Mpamaky lamina	Description
	Ho an'ny example, rehefa S=1, N=16 ary WIDTH_MULP = 2, ny sakan'ny data isaky ny mpanova dia S * WIDTH_MULP * N = 32. Ny angona ambony indrindra sampNy sandany dia 0xFFFF. Ny ramp Ny mpitsikilo lamina dia manamarina fa misy lamina mitovy amin'ny mpanova rehetra.
Fantsona baiko ramp mpanamarina modely	Ny endrika F-Tile JESD204C example manohana fantsona baiko ramp mpanamarina modely. Ny teny baiko voalohany (6 bits) voaray dia entina ho sanda voalohany. Ny teny baiko manaraka amin'ny lalana iray dia tsy maintsy miakatra hatramin'ny 0x3F ary mihodinkodina ho 0x00. Ny fantsona baiko ramp manamarina ny lamina ho an'ny ramp modely amin'ny lalana rehetra.

F-Tile JESD204C TX sy RX IP
Ity design example dia ahafahanao manamboatra ny TX / RX tsirairay amin'ny mode simplex na mode duplex.
Ny fanamafisam-peo duplex dia mamela ny fampisehoana fampiasa IP amin'ny fampiasana loopback serial anatiny na ivelany. Ny CSRs ao anatin'ny IP dia tsy azo atao tsara mba ahafahana mifehy ny IP sy ny fijerena ny sata.

F-Tile JESD204C Design Exampny Clock and Reset

Ny endrika F-Tile JESD204C example manana andiana famantaranandro sy reset famantarana.

Tabilao 13.Design Example Clocks

Famantarana famantaranandro	tari-dalana	Description
mgmt_clk	fahan'ny	LVDS famantaranandro samihafa amin'ny matetika 100 MHz.
refclk_xcvr	fahan'ny	Famantaranandro fanondroan'ny Transceiver miaraka amin'ny fatran'ny tahan'ny data/factor 33.
refclk_core	fahan'ny	Famantaranandro fanondro fototra mitovy amin'ny matetika refclk_xcvr.
in_sysref	fahan'ny	SYSREF signal. Ny habetsan'ny SYSREF ambony indrindra dia ny tahan'ny angona/(66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	anaty	Famantaranandro mampifandray TX sy RX miaraka amin'ny tahan'ny data / 66.
txframe_clk rxframe_clk	anaty	Famantaranandro TX sy RX miaraka amin'ny tahan'ny angona matetika/33 (FCLK_MULP=2) Famantaranandro TX sy RX miaraka amin'ny tahan'ny angona matetika/66 (FCLK_MULP=1)
tx_fclk rx_fclk	anaty	Famantaranandro TX sy RX miaraka amin'ny tahan'ny angona matetika/66 (FCLK_MULP=2) Ny famantaranandro TX sy RX dia avo foana (1'b1) rehefa FCLK_MULP=1
spi_SCLK	Output	SPI baud rate famantaranandro miaraka amin'ny matetika ny 20 MHz.

Rehefa mameno ny drafitra example ho fitaovana FPGA, hetsika ninit_done anatiny dia miantoka fa ny JTAG mankany amin'ny tetezana Avalon Master dia ao anaty reset ary koa ireo sakana hafa rehetra.

Ny mpamokatra SYSREF dia manana ny famerenany mahaleo tena hanindrona fifandraisana asynchronous niniana natao ho an'ny famantaranandro txlink_clk sy rxlink_clk. Ity fomba ity dia feno kokoa amin'ny fakana tahaka ny famantarana SYSREF avy amin'ny puce famantaranandro ivelany.

Tabilao 14. Design Example Reset

Reset Signal	tari-dalana	Description
global_rst_n	fahan'ny	Tsindrio ny bokotra famerenan'izao tontolo izao ho an'ny sakana rehetra, afa-tsy ny JTAG mankany Avalon Master Bridge.
ninit_done	anaty	Output avy amin'ny Reset Release IP ho an'ny JTAG mankany Avalon Master Bridge.
edctl_rst_n	anaty	Ny sakana ED Control dia naverin'i JTAG mankany Avalon Master Bridge. Ny seranan-tsambo hw_rst sy global_rst_n dia tsy mamerina ny sakana ED Control.
hw_rst	anaty	Assert sy deassert hw_rst amin'ny alàlan'ny fanoratana amin'ny rejisitry ny rst_ctl an'ny sakana ED Control. mgmt_rst_in_n dia manamafy rehefa hw_rst no assertion.
mgmt_rst_in_n	anaty	Avereno ho an'ny fifandraisana misy sarintanin'ny fitadidiana Avalon amin'ny IP isan-karazany sy ny fampidirana ireo sequencers reset:  j20c_reconfig_reset ho an'ny F-Tile JESD204C IP duplex Native PHY spi_rst_n ho an'ny SPI master pio_rst_n ho an'ny sata sy fanaraha-maso PIO reset_in0 seranan-tsambon'ny reset sequencer 0 sy 1 Ny seranan-tsambo global_rst_n, hw_rst, na edctl_rst_n dia milaza fa miverina amin'ny mgmt_rst_in_n.
sysref_rst_n	anaty	Reset ho an'ny SYSREF generator block ao amin'ny ED Control block amin'ny fampiasana ny reset sequencer 0 reset_out2 port. Ny reset sequencer 0 reset_out2 port deasserts ny reset raha ny fototra PLL voahidy.
core_pll_rst	anaty	Mamerina ny PLL fototra amin'ny alàlan'ny reset sequencer 0 reset_out0 port. Ny PLL fototra dia miverina rehefa misy ny famerenana ny mgmt_rst_in_n.
j204c_tx_avs_rst_n	anaty	Mamerina ny F-Tile JESD204C TX Avalon-tsarintany interface tsara amin'ny alalan'ny reset sequencer 0. Ny TX Avalon fahatsiarovana sari-tany interface tsara dia manamafy rehefa mgmt_rst_in_n no asserted.
j204c_rx_avs_rst_n	anaty	Mamerina ny F-Tile JESD204C TX Avalon-tsarintany interface tsara amin'ny alalan'ny reset sequencer 1. Ny RX Avalon fahatsiarovana-sarintany interface manamafy rehefa mgmt_rst_in_n no asserted.
j204c_tx_rst_n	anaty	Mamerina ny rohy F-Tile JESD204C TX sy ny sosona fitaterana amin'ny txlink_clk, sy txframe_clk, sehatra. Ny sequencer reset 0 reset_out5 port dia mamerina ny j204c_tx_rst_n. Ity famerenana ity dia manafoana raha toa ka mihidy ny PLL fototra, ary ny famantarana tx_pma_ready sy tx_ready dia apetraka.
j204c_rx_rst_n	anaty	Mamerina ny rohy F-Tile JESD204C RX sy ny sosona fitaterana amin'ny sehatra, rxlink_clk, ary rxframe_clk.

Reset Signal	tari-dalana	Description
		Ny reset sequencer 1 reset_out4 port dia mamerina ny j204c_rx_rst_n. Ity famerenana ity dia manafoana raha toa ka mihidy ny PLL fototra, ary ny famantarana rx_pma_ready sy rx_ready dia apetraka.
j204c_tx_rst_ack_n	anaty	Avereno averina amin'ny alalan'ny j204c_tx_rst_n ny famantarana ny fifampikasihan-tanana.
j204c_rx_rst_ack_n	anaty	Avereno averina amin'ny alalan'ny j204c_rx_rst_n ny famantarana ny fifampikasihan-tanana.

Sary 8. Diagrama fandaharam-potoana ho an'ny Design Example Reset

F-Tile JESD204C Design Example Signals

Tabilao 15. Famantaran'ny Interface System

famantarana	tari-dalana	Description
Famantaranandro sy Reset
mgmt_clk	fahan'ny	famantaranandro 100 MHz ho an'ny fitantanana rafitra.
refclk_xcvr	fahan'ny	famantaranandro fanondro ho an'ny F-tile UX QUAD sy System PLL. Mitovy amin'ny tahan'ny data/factor 33.
refclk_core	fahan'ny	Famantaranandro fanondroana fototra PLL. Mampihatra ny famantaranandro mitovy amin'ny refclk_xcvr.
in_sysref	fahan'ny	Famantarana SYSREF avy amin'ny mpamokatra SYSREF ivelany ho an'ny fampiharana JESD204C Subclass 1.
sysref_out	Output	Famantarana SYSREF ho an'ny fampiharana JESD204C Subclass 1 novokarin'ny fitaovana FPGA ho an'ny famolavolana talohaample rohy initialization tanjona ihany.

 

famantarana	tari-dalana	Description
SPI
spi_SS_n[2:0]	Output	Active ambany, SPI slave select signal.
spi_SCLK	Output	SPI serial famantaranandro.
spi_sdio	Fampidirana/Famoahana	Output data avy amin'ny tompony mankany amin'ny andevo ivelany. Ampidiro ny angona avy amin'ny andevo ivelany mankany amin'ny tompony.

famantarana	tari-dalana	Description
Fanamarihana:Rehefa afaka ny safidy Generate 3-Wire SPI Module.
spi_MISO Fanamarihana: Rehefa tsy mandeha ny safidy Generate 3-Wire SPI Module.	fahan'ny	Ampidiro ny angona avy amin'ny andevo ivelany mankany amin'ny SPI master.
spi_MOSI Fanamarihana: Rehefa tsy mandeha ny safidy Generate 3-Wire SPI Module.	Output	Output angona avy amin'ny SPI master mankany amin'ny andevo ivelany.

 

famantarana	tari-dalana	Description
ADC/DAC
tx_serial_data[LINK*L-1:0]	Output	Angon-drakitra famoahana serial hafainganam-pandeha avo lenta amin'ny DAC. Ny famantaranandro dia tafiditra ao amin'ny stream data serial.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	fahan'ny	Angon-drakitra fampidirana serial hafainganam-pandeha avo samihafa avy amin'ny ADC. Ny famantaranandro dia sitrana avy amin'ny serial data stream.
rx_serial_data_n[LINK*L-1:0]

 

famantarana	tari-dalana	Description
Tanjona ankapobeny I/O
mpampiasa_tarika[3:0]	Output	Manondro ny sata ho an'ireto fepetra manaraka ireto: [0]: Vita ny fandaharana SPI [1]: Fahadisoana rohy TX [2]: Error rohy RX [3]: Fahadisoan'ny mpanamarina lamina ho an'ny angon-drakitra fandefasana Avalon
mpampiasa_dip[3:0]	fahan'ny	Fampidirana switch DIP mode mpampiasa: [0]: Ny loopback serial anatiny dia azo atao [1]: SYSREF novokarin'ny FPGA [3:2]: Voatokana

 

famantarana	tari-dalana	Description
Out-of-band (OOB) sy Status
rx_patchk_data_error[LINK-1:0]	Output	Rehefa nohamafisina io famantarana io dia midika izany fa nahita fahadisoana ny mpitsikilo lamina.
rx_link_error[LINK-1:0]	Output	Rehefa nohamafisina io famantarana io dia manondro ny JESD204C RX IP dia nanamafy ny fahatapahana.
tx_link_error[LINK-1:0]	Output	Rehefa nohamafisina io famantarana io dia manondro ny JESD204C TX IP dia nanamafy ny fahatapahana.
emb_lock_out	Output	Rehefa nohamafisina io famantarana io dia manondro fa nahatratra ny hidin'ny EMB ny JESD204C RX IP.
sh_lock_out	Output	Rehefa nohamafisina io famantarana io dia manondro fa mihidy ny lohatenin'ny sync IP JESD204C RX IP.

 

famantarana	tari-dalana	Description
Avalon streaming
rx_avst_valid[LINK-1:0]	fahan'ny	Manondro raha ny mpanova sample data amin'ny sosona fampiharana dia manan-kery na tsy mety. 0: Tsy mety ny angona 1: manankery ny data
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	fahan'ny	Mpanova sample data mankany amin'ny layer application.

F-Tile JESD204C Design Example Control Registers

Ny endrika F-Tile JESD204C exampNy fisoratana anarana ao amin'ny ED Control block dia mampiasa byte-addressing (32 bits).

Tabilao 16. Design Example Sarintany Adiresy
Ireo rejisitra sakana ED Control 32-bit ireo dia ao amin'ny sehatra mgmt_clk.

singa fototra	Adiresy
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Fanaraha-maso SPI	0x0102_0000 – 0x0102_001F
Fanaraha-maso PIO	0x0102_0020 – 0x0102_002F
Status PIO	0x0102_0040 – 0x0102_004F
Reset Sequencer 0	0x0102_0100 – 0x0102_01FF
Reset Sequencer 1	0x0102_0200 – 0x0102_02FF
Fanaraha-maso ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabilao 17. Karazana fidirana fisoratana anarana sy famaritana
Ity tabilao ity dia mamaritra ny karazana fidirana fisoratana anarana ho an'ny Intel FPGA IPs.

Karazana fidirana	FAMARITANA
RO/V	Lozisialy mamaky fotsiny (tsy misy fiantraikany amin'ny fanoratana). Mety miovaova ny sandany.
RW	Ny rindrambaiko dia mamaky sy mamerina ny sandan'ny bit ankehitriny. Ny rindrambaiko dia manoratra sy mametraka ny bitika amin'ny sanda irina.
RW1C	Ny rindrambaiko dia mamaky sy mamerina ny sandan'ny bit ankehitriny. Software manoratra 0 ary tsy misy vokany. Ny logiciel dia manoratra 1 ary mamafa ny bitika ho 0 raha toa ka napetraky ny hardware ho 1 ilay bitika. Ny Hardware dia mametraka ny bit ho 1. Ny rindrambaiko mazava dia manana laharam-pahamehana ambony kokoa noho ny napetraka fitaovana.

Tabilao 18. Sarintanin'ny adiresin'ny ED Control

Offset	Anarana fisoratana anarana
0x00	rst_ctl
0x04	rst_sts0
nitohy…

Offset	Anarana fisoratana anarana
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabilao 19. ED Control Block Control sy Status Registers

Byte Offset	hisoratra anarana	Anarana	Access	Avereno	Description
0x00	rst_ctl	rst_assert	RW	0x0	Avereno ny fanaraha-maso. [0]: Manorata 1 hanamafisana ny famerenana. (hw_rst) Soraty indray ny 0 mba hialana amin'ny famerenana indray. [31:1]: Voatokana.
0x04	rst_sts0	rst_status	RO/V	0x0	Avereno ny sata. [0]: Sata voahidy fototra PLL. [31:1]: Voatokana.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF sata fitiliana sisiny ho an'ny mpamokatra SYSREF anatiny na ivelany. [0]: Ny sandan'ny 1 dia manondro ny sisiny miakatra SYSREF hita ho an'ny hetsika subclass 1. Ny logiciel dia mety manoratra 1 hanadio ity bit ity mba ahafahana mamantatra ny sisiny SYSREF vaovao. [31:1]: Voatokana.
0x40	sysref_ctl	sysref_contr ol	RW	Datapath duplex Sary tokana: 0x00080	SYSREF fanaraha-maso. Jereo ny Tabilao 10 ao amin'ny pejy 17 raha mila fanazavana fanampiny momba ny fampiasana an'ity rejisitra ity.
				vanim-potoana:	Fanamarihana: Ny sandan'ny famerenana dia miankina amin'ny
				0x00081	ny karazana SYSREF sy F-Tile
				Gapped periodic:	Ireo singa mifandraika amin'ny JESD204C IP
				0x00082
				Takelaka data TX-RX
				LALANA
				Iray-tifitra:
				0x00000
				vanim-potoana:
				0x00001
				Gapped-
				tsindraindray:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Ity rejisitra ity dia mirakitra ny vanim-potoana SYSREF farany sy ny fikandrana tsingerin'ny adidy amin'ny mpamokatra SYSREF anatiny. Jereo ny Tabilao 9 ao amin'ny pejy 16 ho an'ny sanda ara-dalàna amin'ny vanim-potoanan'ny SYSREF sy ny tsingerin'ny adidy.
nitohy…

Byte Offset	hisoratra anarana	Anarana	Access	Avereno	Description
					[8:0]: vanim-potoana SYSREF. Rehefa 0xFF ny sandany, ny SYSREF fe-potoana = 255 Raha 0x00 ny sandany, ny fe-potoana SYSREF = 256. [17:9]: tsingerin'ny adidy SYSREF. [31:18]: Voatokana.
0x80	tst_ctl	tst_control	RW	0x0	Fanaraha-maso fitsapana. Ampiasao ity rejisitra ity mba ahafahan'ny lamina fitsapana samihafa ho an'ny mpamorona lamina sy mpitsikilo. [1:0] = saha voatokana [2] = ramp_test_ctl 1'b0 = Mamela PRBS mpamorona sy mpitsikilo 1'b1 = Afaka ramp mpamorona modely sy checker [31:3]: Voatokana.
0x8c	tst_err0	tst_error	RW1C	0x0	Fanevan'ny hadisoana ho an'ny Rohy 0. Rehefa 1'b1 ny bit, dia manondro fa nisy hadisoana nitranga. Tokony hamaha ny lesoka ianao alohan'ny hanoratana ny 1'b1 amin'ny bit tsirairay mba hanesorana ny sainam-pahadisoana. [0] = Fahadisoan'ny mpanamarina lamina [1] = tx_link_error [2] = rx_link_error [3] = Fahadisoan'ny mpanamarina lamina [31:4]: Voatokana.

Tantara fanavaozana antontan-taratasy momba ny F-Tile JESD204C Intel FPGA IP Design Example User Guide

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
2021.10.11	21.3	1.0.0	Famoahana voalohany.

Documents / Loharano

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

References

• User Manual