F-Tile JESD204C Intel FPGA IP Design Example

F-Tile JESD204C Intel® FPGA IP დიზაინის შესახებ Exampმომხმარებლის სახელმძღვანელო

ეს მომხმარებლის სახელმძღვანელო გთავაზობთ ფუნქციებს, გამოყენების მითითებებს და დეტალურ აღწერას დიზაინის შესახებ, მაგamples F-Tile JESD204C Intel® FPGA IP-სთვის Intel Agilex™ მოწყობილობების გამოყენებით.

განკუთვნილი აუდიტორია

ეს დოკუმენტი განკუთვნილია:

• დიზაინის არქიტექტორი, რათა გააკეთოს IP შერჩევა სისტემის დონის დიზაინის დაგეგმვის ეტაპზე
• ტექნიკის დიზაინერები IP-ს სისტემის დონის დიზაინში ინტეგრირებისას
• ვალიდაციის ინჟინრები სისტემის დონის სიმულაციისა და აპარატურის ვალიდაციის ფაზაში

დაკავშირებული დოკუმენტები
შემდეგ ცხრილში ჩამოთვლილია სხვა საცნობარო დოკუმენტები, რომლებიც დაკავშირებულია F-Tile JESD204C Intel FPGA IP-სთან.

ცხრილი 1. დაკავშირებული დოკუმენტები

მითითება	აღწერა
F-Tile JESD204C Intel FPGA IP მომხმარებლის სახელმძღვანელო	გთავაზობთ ინფორმაციას F-Tile JESD204C Intel FPGA IP-ის შესახებ.
F-Tile JESD204C Intel FPGA IP გამოშვების შენიშვნები	ჩამოთვლის F-Tile JESD204C F-Tile JESD204C-სთვის განხორციელებულ ცვლილებებს კონკრეტულ გამოშვებაში.
Intel Agilex მოწყობილობის მონაცემთა ფურცელი	ეს დოკუმენტი აღწერს Intel Agilex მოწყობილობების ელექტრო მახასიათებლებს, გადართვის მახასიათებლებს, კონფიგურაციის სპეციფიკაციებს და ვადებს.

აკრონიმები და ტერმინები

ცხრილი 2. შემოკლებული სია

აკრონიმი	გაფართოება
LEMC	ლოკალური გაფართოებული მრავალბლოკიანი საათი
FC	კადრების საათის სიხშირე
ADC	ანალოგური ციფრული გადამყვანი
DAC	ციფრული ანალოგური გადამყვანი
DSP	ციფრული სიგნალის პროცესორი
TX	გადამცემი
RX	მიმღები

აკრონიმი	გაფართოება
DLL	მონაცემთა ბმულის ფენა
CSR	კონტროლისა და სტატუსის რეესტრი
CRU	საათი და გადატვირთვის განყოფილება
ISR	შეაჩერე სამსახურის რუტინა
FIFO	First-In-First-Out
SERDES	სერიალიზატორი დესერიალიზატორი
ECC	კოდის შესწორების შეცდომა
FEC	შეცდომის კორექტირება წინ
SERR	ერთი შეცდომის გამოვლენა (ECC-ში, გამოსწორებადი)
DERR	ორმაგი შეცდომის გამოვლენა (ECC-ში, ფატალური)
PRBS	ფსევდორანდომი ორობითი თანმიმდევრობა
MAC	მედია წვდომის კონტროლერი. MAC მოიცავს პროტოკოლის ქვეფენას, სატრანსპორტო ფენას და მონაცემთა ბმულის ფენას.
PHY	ფიზიკური ფენა. PHY ჩვეულებრივ მოიცავს ფიზიკურ ფენას, SERDES-ს, დრაივერებს, მიმღებებს და CDR-ს.
PCS	ფიზიკური კოდირების ქვეფენა
PMA	ფიზიკური საშუალო მიმაგრება
RBD	RX ბუფერის დაყოვნება
UI	ერთეულის ინტერვალი = სერიული ბიტის ხანგრძლივობა
RBD რაოდენობა	RX Buffer Delay ბოლო ზოლის ჩამოსვლა
RBD ოფსეტური	RX Buffer Delay გამოშვების შესაძლებლობა
SH	სათაურის სინქრონიზაცია
TL	სატრანსპორტო ფენა
EMIB	ჩაშენებული მრავალსაფეხურიანი ურთიერთდაკავშირების ხიდი

ცხრილი 3. ტერმინების სია

ვადა	აღწერა
კონვერტორი მოწყობილობა	ADC ან DAC გადამყვანი
ლოგიკური მოწყობილობა	FPGA ან ASIC
ოქტეტი	8 ბიტიანი ჯგუფი, რომელიც ემსახურება 64/66 ენკოდერის შეყვანას და დეკოდერიდან გამომავალს
ნიბლი	4 ბიტიანი ნაკრები, რომელიც წარმოადგენს JESD204C სპეციფიკაციების საბაზო სამუშაო ერთეულს
დაბლოკვა	66-ბიტიანი სიმბოლო, რომელიც გენერირებულია 64/66 კოდირების სქემით
ხაზის სიჩქარე	სერიული ბმულის მონაცემთა ეფექტური სიჩქარე ზოლის ხაზის სიჩქარე = (Mx Sx N'x 66/64 x FC) / ლ
საათის ლინკი	ბმული საათი = ზოლის ხაზის სიჩქარე/66.
ჩარჩო	თანმიმდევრული ოქტეტების ნაკრები, რომელშიც თითოეული ოქტეტის პოზიციის დადგენა შესაძლებელია ჩარჩოს გასწორების სიგნალის მითითებით.
ჩარჩო საათი	სისტემური საათი, რომელიც მუშაობს კადრების სიჩქარით, ეს უნდა იყოს 1x და 2x ბმული საათი.

ვადა	აღწერა
Sampნაკლები კადრის საათზე	Samples საათზე, სულ samples in frame clock კონვერტორი მოწყობილობისთვის.
LEMC	შიდა საათი გამოიყენება გაფართოებული მულტიბლოკის საზღვრების გასასწორებლად ხაზებს შორის და გარე მითითებებში (SYSREF ან ქვეკლასი 1).
ქვეკლასი 0	დეტერმინისტული შეყოვნების მხარდაჭერა არ არის. მონაცემები დაუყოვნებლივ უნდა გავრცელდეს მიმღებზე ზოლიდან ზოლიდან.
ქვეკლასი 1	დეტერმინისტული შეყოვნება SYSREF-ის გამოყენებით.
მრავალპუნქტიანი ბმული	მოწყობილობათაშორისი ბმულები 2 ან მეტი კონვერტორი მოწყობილობით.
64B / 66B კოდირება	ხაზის კოდი, რომელიც ასახავს 64-ბიტიან მონაცემებს 66 ბიტზე ბლოკის შესაქმნელად. მონაცემთა ბაზის დონის სტრუქტურა არის ბლოკი, რომელიც იწყება 2-ბიტიანი სინქრონიზაციის სათაურით.

ცხრილი 4. სიმბოლოები

ვადა	აღწერა
L	ზოლების რაოდენობა გადამყვან მოწყობილობაზე
M	გადამყვანების რაოდენობა მოწყობილობაზე
F	ოქტეტების რაოდენობა ერთ ჩარჩოზე ერთ ზოლზე
S	რაოდენობა სamples გადაცემული ერთი კონვერტორი თითო ჩარჩო ციკლი
N	კონვერტორის გარჩევადობა
N'	ბიტების ჯამური რაოდენობა წამშიampმომხმარებლის მონაცემების ფორმატში
CS	საკონტროლო ბიტების რაოდენობა თითო კონვერტაციაზე sample
CF	საკონტროლო სიტყვების რაოდენობა კადრის საათის პერიოდზე ბმულზე
HD	მაღალი სიმკვრივის მომხმარებლის მონაცემების ფორმატი
E	მრავალბლოკის რაოდენობა გაფართოებულ მულტიბლოკში

F-Tile JESD204C Intel FPGA IP Design Exampსწრაფი დაწყების სახელმძღვანელო

F-Tile JESD204C Intel FPGA IP დიზაინი examples Intel Agilex მოწყობილობებისთვის აღჭურვილია სიმულაციური საცდელი და ტექნიკის დიზაინი, რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას.
თქვენ შეგიძლიათ გენერირება F-Tile JESD204C დიზაინი exampიხილეთ IP კატალოგი Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფის საშუალებით.

სურათი 1. განვითარება სtages დიზაინის მაგample

დიზაინი მაგampბლოკის დიაგრამა

სურათი 2. F-Tile JESD204C Design Exampმაღალი დონის ბლოკის დიაგრამა

დიზაინი მაგample შედგება შემდეგი მოდულებისაგან:

• პლატფორმის დიზაინერის სისტემა
  • F-Tile JESD204C Intel FPGA IP
  • JTAG ავალონის მასტერ ხიდამდე
  • პარალელური I/O (PIO) კონტროლერი
  • სერიული პორტის ინტერფეისი (SPI) - ძირითადი მოდული - IOPLL
  • SYSREF გენერატორი
  • Exampდიზაინი (ED) კონტროლის CSR
  • თანმიმდევრობის გადატვირთვა
• სისტემის PLL
• შაბლონის გენერატორი
• შაბლონის შემმოწმებელი

ცხრილი 5. დიზაინი მაგampმოდულები

კომპონენტები	აღწერა
პლატფორმის დიზაინერის სისტემა	პლატფორმის დიზაინერის სისტემა ახდენს F-Tile JESD204C IP მონაცემთა ბილიკის და დამხმარე პერიფერიულ მოწყობილობებს.
F-Tile JESD204C Intel FPGA IP	პლატფორმის დიზაინერის ეს ქვესისტემა შეიცავს TX და RX F-Tile JESD204C IP-ებს, რომლებიც დაყენებულია დუპლექს PHY-თან ერთად.
JTAG ავალონის მასტერ ხიდამდე	ეს ხიდი უზრუნველყოფს სისტემის კონსოლის ჰოსტის წვდომას დიზაინში მეხსიერებით შედგენილ IP-ზე J-ის მეშვეობითTAG ინტერფეისი.
პარალელური I/O (PIO) კონტროლერი	ეს კონტროლერი უზრუნველყოფს მეხსიერების რუკების ინტერფეისს sampling და მამოძრავებელი ზოგადი დანიშნულების I/O პორტები.
SPI ოსტატი	ეს მოდული ამუშავებს კონფიგურაციის მონაცემების სერიულ გადაცემას SPI ინტერფეისზე კონვერტორის ბოლოს.
SYSREF გენერატორი	SYSREF გენერატორი იყენებს ლინკ საათს, როგორც საცნობარო საათს და ქმნის SYSREF პულსებს F-Tile JESD204C IP-სთვის. შენიშვნა: ეს დიზაინი მაგample იყენებს SYSREF გენერატორს დუპლექსის F-Tile JESD204C IP ბმულის ინიციალიზაციის დემონსტრირებისთვის. F-Tile JESD204C ქვეკლასის 1 სისტემის დონის აპლიკაციაში, თქვენ უნდა გენერირება SYSREF იმავე წყაროდან, როგორც მოწყობილობის საათი.
IOPLL	ეს დიზაინი მაგample იყენებს IOPLL მომხმარებლის საათის გენერირებისთვის F-Tile JESD204C IP-ში მონაცემების გადასაცემად.
ED Control CSR	ეს მოდული უზრუნველყოფს SYSREF გამოვლენის კონტროლს და სტატუსს, და ტესტის ნიმუშის კონტროლს და სტატუსს.
თანმიმდევრობის გადატვირთვა	ეს დიზაინი მაგample შედგება 2 გადატვირთვის თანმიმდევრობისგან: გადატვირთვის თანმიმდევრობა 0 — ამუშავებს გადატვირთვას TX/RX Avalon® ნაკადის დომენზე, Avalon-ის მეხსიერებით შედგენილ დომენზე, core PLL, TX PHY, TX ბირთვზე და SYSREF გენერატორზე. გადატვირთვის თანმიმდევრობა 1 - ამუშავებს გადატვირთვას RX PHY და RX ბირთვზე.
სისტემის PLL	ძირითადი საათის წყარო F-ფილა მყარი IP და EMIB გადაკვეთისთვის.
შაბლონის გენერატორი	შაბლონის გენერატორი წარმოქმნის PRBS ან ramp ნიმუში.
შაბლონის შემმოწმებელი	ნიმუშის შემმოწმებელი ამოწმებს PRBS ან ramp მიღებული ნიმუში და მიუთითებს შეცდომას, როდესაც აღმოაჩენს მონაცემთა შეუსაბამობას sampლე.

პროგრამული უზრუნველყოფის მოთხოვნები

Intel იყენებს შემდეგ პროგრამულ უზრუნველყოფას დიზაინის შესამოწმებლადampLinux სისტემაში:

• Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა
• Questa*/ModelSim* ან VCS*/VCS MX სიმულატორი

დიზაინის გენერირება

დიზაინის გენერირებისთვის მაგample IP პარამეტრის რედაქტორიდან:

1. შექმენით პროექტი, რომელიც მიზნად ისახავს Intel Agilex F-tile მოწყობილობების ოჯახს და აირჩიეთ სასურველი მოწყობილობა.
2. IP კატალოგში, Tools ➤ IP Catalog აირჩიეთ F-Tile JESD204C Intel FPGA IP.
3. მიუთითეთ უმაღლესი დონის სახელი და საქაღალდე თქვენი ინდივიდუალური IP ვარიაციისთვის. დააწკაპუნეთ OK. პარამეტრის რედაქტორი ამატებს ზედა დონის .ip file მიმდინარე პროექტს ავტომატურად. თუ მოგეთხოვებათ ხელით დაამატოთ .ip file პროექტზე დააწკაპუნეთ Project ➤ Add/Remove Files პროექტში დასამატებლად file.
4. ქვეშ ეგample Design ჩანართი, მიუთითეთ დიზაინი example პარამეტრები, როგორც აღწერილია დიზაინის მაგალითშიampპარამეტრები.
5. დააჭირეთ Generate Exampდიზაინი.

პროგრამა ქმნის ყველა დიზაინს files ქვედირექტორიებში. ესენი files საჭიროა სიმულაციისა და კომპილაციის გასაშვებად.

დიზაინი მაგampპარამეტრები
F-Tile JESD204C Intel FPGA IP პარამეტრის რედაქტორი მოიცავს Example Design ჩანართი, რათა მიუთითოთ გარკვეული პარამეტრები დიზაინის გენერირებამდე exampლე.

ცხრილი 6. პარამეტრები მაგampდიზაინის ჩანართი

პარამეტრი	ოფციები	აღწერა
აირჩიეთ დიზაინი	სისტემის კონსოლის კონტროლი არცერთი	აირჩიეთ სისტემის კონსოლის კონტროლი, რათა შეხვიდეთ დიზაინზე მაგampმონაცემთა გზა სისტემის კონსოლში.
სიმულაცია	Ჩართვა გამორთვა	ჩართეთ IP-სთვის საჭიროების გენერირება files დიზაინის სიმულაციისთვის მაგampლე.
სინთეზი	Ჩართვა გამორთვა	ჩართეთ IP-სთვის საჭიროების გენერირება files Intel Quartus Prime კომპილაციისა და ტექნიკის დემონსტრირებისთვის.
HDL ფორმატი (სიმულაციისთვის)	ვერილოგი VDHL	აირჩიეთ RTL-ის HDL ფორმატი files სიმულაციისთვის.
HDL ფორმატი (სინთეზისთვის)	მხოლოდ Verilog	აირჩიეთ RTL-ის HDL ფორმატი files სინთეზისთვის.

პარამეტრი	ოფციები	აღწერა
შექმენით 3-მავთულის SPI მოდული	Ჩართვა გამორთვა	ჩართეთ 3-მავთულის ნაცვლად 4-მავთულის SPI ინტერფეისის ჩასართავად.
Sysref რეჟიმი	Ერთი გასროლით პერიოდული უფსკრული პერიოდული	აირჩიეთ, გსურთ თუ არა SYSREF გასწორება იყოს ერთჯერადი იმპულსური რეჟიმი, პერიოდული ან შუალედური პერიოდული, თქვენი დიზაინის მოთხოვნებისა და დროის მოქნილობის საფუძველზე. ერთი გასროლა — აირჩიეთ ეს პარამეტრი, რათა SYSREF იყოს ერთი გასროლის პულსის რეჟიმი. sysref_ctrl[17] რეგისტრის ბიტის მნიშვნელობა არის 0. F-Tile JESD204C IP გადატვირთვის შემდეგ, შეცვალეთ sysref_ctrl[17] რეგისტრის მნიშვნელობა 0-დან 1-მდე, შემდეგ 0-მდე, SYSREF-ის ერთჯერადი იმპულსისთვის. პერიოდული — SYSREF პერიოდულ რეჟიმში აქვს 50:50 სამუშაო ციკლი. SYSREF პერიოდი არის E*SYSREF_MULP. შუალედური პერიოდული - SYSREF-ს აქვს პროგრამირებადი სამუშაო ციკლი მარცვლოვნების 1 ბმული საათის ციკლით. SYSREF პერიოდი არის E*SYSREF_MULP. სამუშაო ციკლის საზღვრებს გარეთ დაყენებისთვის, SYSREF გენერირების ბლოკმა ავტომატურად უნდა გამოიტანოს 50:50 სამუშაო ციკლი. იხილეთ SYSREF გენერატორი განყოფილება დამატებითი ინფორმაციისთვის SYSREF-ის შესახებ პერიოდი.
აირჩიეთ დაფა	არცერთი	შეარჩიეთ დაფა დიზაინისთვის ყოფილიampლე. არცერთი — ეს ვარიანტი გამორიცხავს დიზაინის ტექნიკის ასპექტებს მაგampლე. ყველა პინის მინიჭება დაყენდება ვირტუალურ ქინძისთავებზე.
ტესტის ნიმუში	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	აირჩიეთ შაბლონის გენერატორი და გამშვები ტესტის ნიმუში. შაბლონის გენერატორი - JESD204C მხარს უჭერს PRBS შაბლონის გენერატორს მონაცემების მიხედვითampლე. ეს ნიშნავს, რომ მონაცემთა სიგანე არის N+CS ვარიანტი. PRBS შაბლონის გენერატორი და გამშვები სასარგებლოა მონაცემების შესაქმნელადampარის ტესტირების სტიმული და არ არის თავსებადი PRBS ტესტის რეჟიმთან ADC/DAC კონვერტორზე. Ramp შაბლონის გენერატორი - JESD204C ბმული ფენა ნორმალურად მუშაობს, მაგრამ მოგვიანებით ტრანსპორტირება გამორთულია და ფორმატირიდან შეყვანა იგნორირებულია. თითოეული ზოლი გადასცემს იდენტურ ოქტეტის ნაკადს, რომელიც იზრდება 0x00-დან 0xFF-მდე და შემდეგ მეორდება. რamp ნიმუშის ტესტი ჩართულია prbs_test_ctl-ით. PRBS Pattern Checker-JESD204C PRBS scrambler არის თვითსინქრონიზაცია და მოსალოდნელია, რომ როდესაც IP ბირთვს შეუძლია კავშირის გაშიფვრა, scrambling seed უკვე სინქრონიზებულია. PRBS scrambling seed დასჭირდება 8 ოქტეტი თვითინიციალიზებისთვის. Ramp Pattern Checker — JESD204C scrambling არის თვითსინქრონიზაცია და მოსალოდნელია, რომ როდესაც IP ბირთვს შეუძლია კავშირის გაშიფვრა, scrambling seed უკვე სინქრონიზებულია. პირველი მოქმედი ოქტეტი იტვირთება როგორც ramp საწყისი ღირებულება. შემდგომი მონაცემები უნდა გაიზარდოს 0xFF-მდე და გადავიდეს 0x00-მდე. რamp ნიმუშის შემმოწმებელმა უნდა შეამოწმოს იდენტური ნიმუში ყველა ზოლში.
შიდა სერიული მარყუჟის ჩართვა	Ჩართვა გამორთვა	აირჩიეთ შიდა სერიული მარყუჟი.
ჩართეთ Command Channel	Ჩართვა გამორთვა	აირჩიეთ ბრძანების არხის ნიმუში.

დირექტორია სტრუქტურა
F-Tile JESD204C დიზაინი exampდირექტორიები შეიცავს გენერირებულს files დიზაინისთვის მაგamples.

სურათი 3. დირექტორია სტრუქტურა F-Tile JESD204C Intel Agilex Design Example

ცხრილი 7. დირექტორია Files

საქაღალდეები	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
სიმულაცია/მენტორი	modelsim_sim.tcl tb_top_waveform.do
სიმულაცია/სინოფსია	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

დიზაინის სიმულაცია მაგample Testbench

დიზაინი მაგample testbench სიმულაციას უკეთებს თქვენს გენერირებულ დიზაინს.

სურათი 4. პროცედურა

დიზაინის სიმულაციისთვის, შეასრულეთ შემდეგი ნაბიჯები:

1. შეცვალეთ სამუშაო დირექტორიაample_design_directory>/simulation/ .
2. ბრძანების სტრიქონში გაუშვით სიმულაციის სკრიპტი. ქვემოთ მოყვანილი ცხრილი აჩვენებს ბრძანებებს მხარდაჭერილი სიმულატორების გასაშვებად.

სიმულატორი	ბრძანება
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI გარეშე)
VCS	შ vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

სიმულაცია მთავრდება შეტყობინებებით, რომლებიც მიუთითებენ წარმატებული იყო თუ არა გაშვება.

სურათი 5. წარმატებული სიმულაცია
ეს ფიგურა გვიჩვენებს წარმატებული სიმულაციის შეტყობინებას VCS სიმულატორისთვის.

დიზაინის შედგენა ექსample

შედგენა მხოლოდ კომპილაციის ყოფილი ყოფილიampპროექტში, მიჰყევით ამ ნაბიჯებს:

1. უზრუნველყოს კომპილაციის დიზაინი მაგampთაობა დასრულებულია.
2. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime Pro Edition პროექტიample_ design_ დირექტორია>/ed/quartus.
3. დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.

დეტალური აღწერა F-Tile JESD204C Design Example

F-Tile JESD204C დიზაინი example აჩვენებს მონაცემთა ნაკადის ფუნქციონალურობას loopback რეჟიმის გამოყენებით.
თქვენ შეგიძლიათ მიუთითოთ თქვენი არჩევანის პარამეტრების პარამეტრები და შექმნათ დიზაინი exampლე.
დიზაინი მაგample ხელმისაწვდომია მხოლოდ დუპლექს რეჟიმში, როგორც Base, ასევე PHY ვარიანტისთვის. თქვენ შეგიძლიათ აირჩიოთ მხოლოდ Base ან PHY მხოლოდ ვარიანტი, მაგრამ IP წარმოქმნის დიზაინსample ორივე Base და PHY.

შენიშვნა:  მონაცემთა მაღალი სიჩქარის ზოგიერთმა კონფიგურაციამ შეიძლება ვერ შეძლოს დრო. დროის უკმარისობის თავიდან ასაცილებლად, გაითვალისწინეთ კადრის საათის სიხშირის მულტიპლიკატორის (FCLK_MULP) ქვედა მნიშვნელობის მითითება F-Tile JESD204C Intel FPGA IP პარამეტრის რედაქტორის კონფიგურაციების ჩანართში.

სისტემის კომპონენტები

F-Tile JESD204C დიზაინი example უზრუნველყოფს პროგრამულ უზრუნველყოფაზე დაფუძნებულ საკონტროლო ნაკადს, რომელიც იყენებს მყარ საკონტროლო ერთეულს სისტემის კონსოლის მხარდაჭერით ან მის გარეშე.

დიზაინი მაგample საშუალებას აძლევს ავტომატურ კავშირს შიდა და გარე მარყუჟის რეჟიმში.

JTAG ავალონის სამაგისტრო ხიდამდე
ჯTAG Avalon Master Bridge-ს უზრუნველყოფს კავშირს მასპინძელ სისტემას შორის მეხსიერებით შედგენილ F-Tile JESD204C IP-ზე და პერიფერიულ IP კონტროლისა და სტატუსის რეგისტრებზე წვდომისთვის J-ის მეშვეობით.TAG ინტერფეისი.

სურათი 6. სისტემა JTAG Avalon Master Bridge Core-მდე

შენიშვნა:  სისტემის საათი უნდა იყოს მინიმუმ 2X უფრო სწრაფი ვიდრე JTAG საათი. სისტემის საათი არის mgmt_clk (100 MHz) ამ დიზაინში, მაგampლე.

პარალელური I/O (PIO) ბირთვი
პარალელური შეყვანის/გამოსვლის (PIO) ბირთვი Avalon-ის ინტერფეისით უზრუნველყოფს მეხსიერებით შედგენილ ინტერფეისს Avalon-ის მეხსიერებით შედგენილ სლავურ პორტსა და ზოგადი დანიშნულების I/O პორტებს შორის. I/O პორტები უკავშირდება ან ჩიპზე მომხმარებლის ლოგიკას, ან I/O პინებს, რომლებიც უკავშირდებიან FPGA-ს გარე მოწყობილობებს.

სურათი 7. PIO Core შეყვანის პორტებით, გამომავალი პორტებით და IRQ მხარდაჭერით
ნაგულისხმევად, პლატფორმის დიზაინერის კომპონენტი გამორთავს შეფერხების სერვისის ხაზს (IRQ).

PIO I/O პორტები მინიჭებულია უმაღლესი დონის HDL-ზე file ( io_ სტატუსი შეყვანის პორტებისთვის, io_ კონტროლი გამომავალი პორტებისთვის).

ქვემოთ მოყვანილი ცხრილი აღწერს სტატუსის და კონტროლის I/O პორტების სიგნალის დაკავშირებას DIP გადამრთველთან და განვითარების კომპლექტზე LED-თან.

ცხრილი 8. PIO Core I/O პორტები

პორტი	ცოტა	სიგნალი
გარეთ_პორტი	0	USER_LED SPI პროგრამირება დასრულებულია
	31:1	დაცულია
In_port	0	USER_DIP შიდა სერიული მარყუჟის ჩართვა Off = 1 ჩართული = 0
	1	USER_DIP FPGA გენერირებული SYSREF ჩართვა Off = 1 ჩართული = 0
	31:2	დაცულია.

SPI ოსტატი
SPI სამაგისტრო მოდული არის სტანდარტული პლატფორმის დიზაინერის კომპონენტი IP კატალოგის სტანდარტულ ბიბლიოთეკაში. ეს მოდული იყენებს SPI პროტოკოლს გარე გადამყვანების კონფიგურაციის გასაადვილებლად (მაგample, ADC, DAC და გარე საათის გენერატორები) ამ მოწყობილობების შიგნით სტრუქტურირებული სარეგისტრაციო სივრცის მეშვეობით.

SPI მასტერს აქვს ავალონის მეხსიერების რუქის ინტერფეისი, რომელიც აკავშირებს ავალონის მასტერს (ჯTAG ავალონის სამაგისტრო ხიდამდე) ავალონის მეხსიერებით შედგენილი ურთიერთკავშირის მეშვეობით. SPI ოსტატი იღებს კონფიგურაციის ინსტრუქციებს Avalon Master-ისგან.

SPI სამაგისტრო მოდული აკონტროლებს 32-მდე დამოუკიდებელ SPI მონას. SCLK ბაუდის სიხშირე კონფიგურირებულია 20 MHz-ზე (იყოფა 5-ზე).
ეს მოდული კონფიგურირებულია 4-მავთულის, 24-ბიტიანი სიგანის ინტერფეისით. თუ არჩეულია Generate 3-Wire SPI Module ოფცია, იქმნება დამატებითი მოდული SPI master-ის 4-მავთულის გამომავალი 3-სადენად გადასაყვანად.

IOPLL
IOPLL წარმოქმნის საათს, რომელიც საჭიროა frame_clk და link_clk გენერირებისთვის. PLL-ის მითითების საათი კონფიგურირებადია, მაგრამ შეზღუდულია მონაცემთა სიჩქარით/ფაქტორით 33.

• დიზაინისთვის მაგample, რომელიც მხარს უჭერს მონაცემთა სიჩქარეს 24.33024 გბიტი/წმ, საათის სიხშირე frame_clk და link_clk არის 368.64 MHz.
• დიზაინისთვის მაგample, რომელიც მხარს უჭერს მონაცემთა სიჩქარეს 32 გბიტი/წმ, საათის სიხშირე frame_clk და link_clk არის 484.848 MHz.

SYSREF გენერატორი
SYSREF არის კრიტიკული დროის სიგნალი მონაცემთა გადამყვანებისთვის F-Tile JESD204C ინტერფეისით.

SYSREF გენერატორი დიზაინში მაგample გამოიყენება მხოლოდ დუპლექს JESD204C IP ბმულის ინიციალიზაციის დემონსტრირების მიზნით. JESD204C ქვეკლასის 1 სისტემის დონის აპლიკაციაში, თქვენ უნდა გენერირება SYSREF იმავე წყაროდან, როგორც მოწყობილობის საათი.

F-Tile JESD204C IP-სთვის, SYSREF საკონტროლო რეგისტრის SYSREF მულტიპლიკატორი (SYSREF_MULP) განსაზღვრავს SYSREF პერიოდს, რომელიც არის E პარამეტრის n-მთლიანი ჯერადი.

თქვენ უნდა უზრუნველყოთ E*SYSREF_MULP ≤16. მაგample, თუ E=1, SYSREF_MULP-ის ლეგალური პარამეტრი უნდა იყოს 1-16-ის ფარგლებში და თუ E=3, SYSREF_MULP-ის ლეგალური პარამეტრი უნდა იყოს 1-5-ის ფარგლებში.

შენიშვნა:  თუ თქვენ დააყენებთ დიაპაზონის გარეთ SYSREF_MULP, SYSREF გენერატორი დააფიქსირებს პარამეტრს SYSREF_MULP=1.
თქვენ შეგიძლიათ აირჩიოთ, გსურთ თუ არა, რომ SYSREF ტიპი იყოს ერთჯერადი პულსი, პერიოდული ან უფსკრული პერიოდული ყოფილიampდიზაინის ჩანართი F-Tile JESD204C Intel FPGA IP პარამეტრების რედაქტორში.

ცხრილი 9. Examples of Periodic and Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF პერიოდი (E*SYSREF_MULP* 32)	მოვალეობის ციკლი	აღწერა
1	1	32	1..31 (პროგრამირებადი)	უფსკრული პერიოდული
1	1	32	16 (გასწორებულია)	პერიოდული
1	2	64	1..63 (პროგრამირებადი)	უფსკრული პერიოდული
1	2	64	32 (გასწორებულია)	პერიოდული
1	16	512	1..511 (პროგრამირებადი)	უფსკრული პერიოდული
1	16	512	256 (გასწორებულია)	პერიოდული
2	3	19	1..191 (პროგრამირებადი)	უფსკრული პერიოდული
2	3	192	96 (გასწორებულია)	პერიოდული
2	8	512	1..511 (პროგრამირებადი)	უფსკრული პერიოდული
2	8	512	256 (გასწორებულია)	პერიოდული
2	9 (უკანონო)	64	32 (გასწორებულია)	უფსკრული პერიოდული
2	9 (უკანონო)	64	32 (გასწორებულია)	პერიოდული

 

ცხრილი 10. SYSREF კონტროლის რეგისტრები
თქვენ შეგიძლიათ დინამიურად დააკონფიგურიროთ SYSREF საკონტროლო რეგისტრები, თუ რეგისტრის პარამეტრი განსხვავდება იმ პარამეტრისგან, რომელიც თქვენ მიუთითეთ დიზაინის ex გენერირებისას.ampლე. დააკონფიგურირეთ SYSREF რეგისტრები F-Tile JESD204C Intel FPGA IP-ის გადატვირთვამდე. თუ აირჩევთ გარე SYSREF გენერატორს მეშვეობით
sysref_ctrl[7] რეგისტრაციის ბიტი, შეგიძლიათ უგულებელყოთ SYSREF ტიპის, მულტიპლიკატორის, სამუშაო ციკლისა და ფაზის პარამეტრები.

ბიტები	ნაგულისხმევი მნიშვნელობა	აღწერა
sysref_ctrl[1:0]	2'b00: ერთი გასროლა 2'b01: პერიოდული 2'b10: უფსკრული პერიოდული	SYSREF ტიპი. ნაგულისხმევი მნიშვნელობა დამოკიდებულია SYSREF რეჟიმის პარამეტრზე Example დიზაინი ჩანართი F-Tile JESD204C Intel FPGA IP პარამეტრების რედაქტორში.
sysref_ctrl[6:2]	5'b00001	SYSREF მულტიპლიკატორი. ეს SYSREF_MULP ველი გამოიყენება პერიოდული და შუალედური პერიოდული SYSREF ტიპისთვის. თქვენ უნდა დააკონფიგურიროთ მულტიპლიკატორის მნიშვნელობა, რათა დარწმუნდეთ, რომ E*SYSREF_MULP მნიშვნელობა არის 1-დან 16-მდე, სანამ F-Tile JESD204C IP-ის გადატვირთვა არ მოხდება. თუ E*SYSREF_MULP მნიშვნელობა ამ დიაპაზონს სცილდება, მულტიპლიკატორის მნიშვნელობა ნაგულისხმევად არის 5'b00001.
sysref_ctrl[7]	დუპლექსის მონაცემთა ბილიკი: 1'b1 Simplex TX ან RX მონაცემთა გზა: 1'b0	აირჩიეთ SYSREF. ნაგულისხმევი მნიშვნელობა დამოკიდებულია მონაცემთა ბილიკის პარამეტრზე Exampდიზაინის ჩანართი F-Tile JESD204C Intel FPGA IP პარამეტრების რედაქტორში. 0: Simplex TX ან RX (გარე SYSREF) 1: დუპლექსი (შიდა SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF სამუშაო ციკლი, როდესაც SYSREF ტიპი არის პერიოდული ან უფსკრული პერიოდული. თქვენ უნდა დააკონფიგურიროთ სამუშაო ციკლი F-Tile JESD204C IP-ის გადატვირთვამდე. მაქსიმალური მნიშვნელობა = (E*SYSREF_MULP*32)-1 მაგampლე: 50% სამუშაო ციკლი = (E*SYSREF_MULP*32)/2 სამუშაო ციკლი ნაგულისხმევად არის 50%, თუ თქვენ არ დააკონფიგურირებთ რეგისტრის ველს, ან თუ დააკონფიგურირებთ რეგისტრის ველს 0-ზე ან დაშვებულ მაქსიმალურ მნიშვნელობაზე.
sysref_ctrl[17]	1'b0	მექანიკური კონტროლი, როდესაც SYSREF ტიპი არის ერთჯერადი. ჩაწერეთ 1 SYSREF სიგნალის მაღალზე დასაყენებლად. ჩაწერეთ 0 SYSREF სიგნალის დაბალზე დასაყენებლად. თქვენ უნდა დაწეროთ 1, შემდეგ 0, რათა შექმნათ SYSREF პულსი ერთი დარტყმის რეჟიმში.
sysref_ctrl[31:18]	22:0	დაცულია.

გადატვირთეთ Sequencers
ეს დიზაინი მაგample შედგება ორი გადატვირთვის თანმიმდევრობისგან:

• გადატვირთვის თანმიმდევრობა 0 — ამუშავებს გადატვირთვის TX/RX Avalon ნაკადის დომენს, Avalon-ის მეხსიერების რუკების დომენს, core PLL, TX PHY, TX ბირთვს და SYSREF გენერატორს.
• გადატვირთვის თანმიმდევრობა 1 — ამუშავებს გადატვირთვას RX PHY-ზე და RX Core-ზე.

3-Wire SPI
ეს მოდული არჩევითია SPI ინტერფეისის 3 მავთულზე გადასაყვანად.

სისტემის PLL
F-ფილას აქვს სამი ბორტ სისტემის PLL. ეს სისტემის PLL არის ძირითადი საათის წყარო მყარი IP (MAC, PCS და FEC) და EMIB გადაკვეთისთვის. ეს ნიშნავს, რომ როდესაც იყენებთ სისტემის PLL ქრონიკის რეჟიმს, ბლოკები არ იკვრება PMA საათის მიერ და არ არის დამოკიდებული FPGA ბირთვიდან გამოსულ საათზე. თითოეული სისტემა PLL ქმნის მხოლოდ საათს, რომელიც დაკავშირებულია ერთ სიხშირის ინტერფეისთან. მაგampერთი ინტერფეისის 1 გჰც-ზე და ერთი ინტერფეისის 500 მჰც-ზე გასაშვებად გჭირდებათ ორი სისტემის PLL. სისტემის PLL გამოყენება საშუალებას გაძლევთ გამოიყენოთ ყველა ზოლი დამოუკიდებლად, ზოლის საათის შეცვლის გარეშე, რომელიც გავლენას მოახდენს მეზობელ ზოლზე.
თითოეულ სისტემას PLL შეუძლია გამოიყენოს ნებისმიერი FGT რვა საცნობარო საათი. სისტემის PLL-ებს შეუძლიათ გაზიარონ საცნობარო საათი ან ჰქონდეთ განსხვავებული საცნობარო საათი. თითოეულ ინტერფეისს შეუძლია აირჩიოს, რომელ სისტემას იყენებს PLL, მაგრამ, არჩევის შემდეგ, ის ფიქსირდება და არ არის კონფიგურირებადი დინამიური რეკონფიგურაციის გამოყენებით.

დაკავშირებული ინფორმაცია
F-ფილა არქიტექტურა და PMA და FEC Direct PHY IP მომხმარებლის სახელმძღვანელო

დამატებითი ინფორმაცია სისტემის PLL საათის რეჟიმის შესახებ Intel Agilex F-tile მოწყობილობებში.

შაბლონების გენერატორი და შემმოწმებელი
ნიმუშის გენერატორი და გამშვები სასარგებლოა მონაცემთა შესაქმნელადamples და მონიტორინგი ტესტირების მიზნით.
ცხრილი 11. მხარდაჭერილი შაბლონის გენერატორი

შაბლონის გენერატორი	აღწერა
PRBS ნიმუშის გენერატორი	F-Tile JESD204C დიზაინი example PRBS ნიმუშის გენერატორი მხარს უჭერს პოლინომების შემდეგ ხარისხს: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp ნიმუშის გენერატორი	რamp ნიმუშის მნიშვნელობა იზრდება 1-ით ყოველი მომდევნო წამისთვისample გენერატორის სიგანე N-ია და გადადის 0-მდე, როდესაც ყველა ბიტი s-შიampარის 1. ჩართეთ ramp ნიმუშის გენერატორი ED საკონტროლო ბლოკის tst_ctl რეგისტრის 1-დან 2-მდე ბიტამდე ჩაწერით.
სარდლობის არხი ramp ნიმუშის გენერატორი	F-Tile JESD204C დიზაინი example მხარს უჭერს ბრძანების არხს ramp ნიმუშის გენერატორი თითო ზოლზე. რamp ნიმუშის მნიშვნელობა იზრდება 1-ით ბრძანების სიტყვის 6 ბიტზე. საწყისი თესლი არის ნამატი ნიმუში ყველა ზოლში.

ცხრილი 12. მხარდაჭერილი შაბლონის შემოწმება

შაბლონის შემმოწმებელი	აღწერა
PRBS ნიმუშის შემმოწმებელი	შაბლონის შემმოწმებელში ჩახლართული თესლი თვითსინქრონიზებულია, როდესაც F-Tile JESD204C IP მიაღწევს დესკუს გასწორებას. შაბლონის შემმოწმებელს ესაჭიროება 8 ოქტეტი, რათა სკრამბლური თესლი თვითსინქრონიზდეს.
Ramp ნიმუშის შემმოწმებელი	პირველი მოქმედი მონაცემები სample თითოეული გადამყვანისთვის (M) იტვირთება, როგორც r-ის საწყისი მნიშვნელობაamp ნიმუში. შემდგომი მონაცემები სamples მნიშვნელობები უნდა გაიზარდოს 1-ით ყოველ საათის ციკლში მაქსიმუმამდე და შემდეგ გადავიდეს 0-მდე.

შაბლონის შემმოწმებელი	აღწერა
	მაგample, როდესაც S=1, N=16 და WIDTH_MULP = 2, მონაცემთა სიგანე თითო კონვერტორზე არის S * WIDTH_MULP * N = 32. მაქსიმალური მონაცემები sample მნიშვნელობა არის 0xFFFF. რamp შაბლონის შემმოწმებელი ამოწმებს, რომ იდენტური შაბლონები მიიღება ყველა გადამყვანში.
სარდლობის არხი ramp ნიმუშის შემმოწმებელი	F-Tile JESD204C დიზაინი example მხარს უჭერს ბრძანების არხს ramp ნიმუშის შემმოწმებელი. მიღებული პირველი ბრძანების სიტყვა (6 ბიტი) იტვირთება როგორც საწყისი მნიშვნელობა. მომდევნო ბრძანების სიტყვები იმავე ზოლში უნდა გაიზარდოს 0x3F-მდე და გადავიდეს 0x00-მდე. ბრძანების არხი რamp ნიმუშის შემმოწმებელი ამოწმებს ramp ნიმუშები ყველა ზოლში.

F-Tile JESD204C TX და RX IP
ეს დიზაინი მაგample საშუალებას გაძლევთ დააკონფიგურიროთ თითოეული TX/RX მარტივი ან დუპლექს რეჟიმში.
დუპლექსის კონფიგურაციები იძლევა IP ფუნქციონირების დემონსტრირებას შიდა ან გარე სერიული მარყუჟის გამოყენებით. CSR-ები IP-ში არ არის ოპტიმიზირებული, რათა შესაძლებელი გახდეს IP კონტროლისა და სტატუსის დაკვირვება.

F-Tile JESD204C Design Exampსაათი და გადატვირთვა

F-Tile JESD204C დიზაინი example-ს აქვს საათის და გადატვირთვის სიგნალების ნაკრები.

ცხრილი 13.დიზაინი მაგampლე საათები

საათის სიგნალი	მიმართულება	აღწერა
mgmt_clk	შეყვანა	LVDS დიფერენციალური საათი 100 MHz სიხშირით.
refclk_xcvr	შეყვანა	გადამცემის საცნობარო საათი მონაცემთა სიხშირით/ფაქტორით 33.
refclk_core	შეყვანა	ძირითადი საცნობარო საათი იგივე სიხშირით, როგორც refclk_xcvr.
in_sysref	შეყვანა	SYSREF სიგნალი. SYSREF-ის მაქსიმალური სიხშირე არის მონაცემთა სიხშირე/(66x32xE).
sysref_out	გამომავალი
txlink_clk rxlink_clk	შიდა	TX და RX ბმული საათი მონაცემთა სიხშირით/66.
txframe_clk rxframe_clk	შიდა	TX და RX კადრების საათი მონაცემთა სიხშირით/33 (FCLK_MULP=2) TX და RX კადრების საათი მონაცემთა სიხშირით/66 (FCLK_MULP=1)
tx_fclk rx_fclk	შიდა	TX და RX ფაზური საათი მონაცემთა სიხშირით/66 (FCLK_MULP=2) TX და RX ფაზური საათი ყოველთვის მაღალია (1'b1), როდესაც FCLK_MULP=1
spi_SCLK	გამომავალი	SPI ბაუდის სიხშირის საათი 20 MHz სიხშირით.

როდესაც იტვირთება დიზაინი ყოფილიampშედით FPGA მოწყობილობაში, შიდა ninit_done მოვლენა უზრუნველყოფს, რომ JTAG Avalon Master Bridge-მდე გადატვირთულია, ისევე როგორც ყველა სხვა ბლოკი.

SYSREF გენერატორს აქვს დამოუკიდებელი გადატვირთვა txlink_clk და rxlink_clk საათებისთვის განზრახ ასინქრონული ურთიერთობის შესაყვანად. ეს მეთოდი უფრო ყოვლისმომცველია გარე საათის ჩიპიდან SYSREF სიგნალის ემულაციაში.

ცხრილი 14. დიზაინი მაგample Resets

გადატვირთვის სიგნალი	მიმართულება	აღწერა
global_rst_n	შეყვანა	დააჭირეთ ღილაკს გლობალური გადატვირთვა ყველა ბლოკისთვის, გარდა JTAG ავალონის მასტერ ხიდამდე.
ნინიტი_შესრულებულია	შიდა	გამომავალი გადატვირთვის გამოშვების IP-დან JTAG ავალონის მასტერ ხიდამდე.
edctl_rst_n	შიდა	ED Control ბლოკი გადატვირთულია JTAG ავალონის მასტერ ხიდამდე. hw_rst და global_rst_n პორტები არ აღადგენს ED Control ბლოკს.
hw_rst	შიდა	დაამტკიცეთ და გააუქმეთ hw_rst ED Control ბლოკის rst_ctl რეესტრში ჩაწერით. mgmt_rst_in_n ამტკიცებს, როდესაც hw_rst არის დამტკიცებული.
mgmt_rst_in_n	შიდა	გადატვირთვა Avalon-ის მეხსიერებით შედგენილი სხვადასხვა IP-ების ინტერფეისებისთვის და გადატვირთვის სეკვენსერების შეყვანისთვის:  j20c_reconfig_reset for F-Tile JESD204C IP duplex Native PHY spi_rst_n SPI ოსტატისთვის pio_rst_n PIO სტატუსისა და კონტროლისთვის გადატვირთვის sequencer 0 და 0 reset_in1 პორტი global_rst_n, hw_rst ან edctl_rst_n პორტი ამტკიცებს გადატვირთვას mgmt_rst_in_n-ზე.
sysref_rst_n	შიდა	გადატვირთეთ SYSREF გენერატორის ბლოკისთვის ED Control ბლოკში reset sequencer 0 reset_out2 პორტის გამოყენებით. გადატვირთვის sequencer 0 reset_out2 პორტი წყვეტს გადატვირთვას, თუ ძირითადი PLL ჩაკეტილია.
core_pll_rst	შიდა	აღადგენს ბირთვის PLL-ს გადატვირთვის სეკვენსერის 0 reset_out0 პორტის მეშვეობით. ძირითადი PLL გადატვირთულია, როდესაც დადასტურებულია mgmt_rst_in_n გადატვირთვა.
j204c_tx_avs_rst_n	შიდა	აღადგენს F-Tile JESD204C TX Avalon მეხსიერებით შედგენილ ინტერფეისს გადატვირთვის სეკვენსერი 0-ის მეშვეობით. TX Avalon მეხსიერებით შედგენილი ინტერფეისი ამტკიცებს, როდესაც mgmt_rst_in_n არის დამტკიცებული.
j204c_rx_avs_rst_n	შიდა	აღადგენს F-Tile JESD204C TX Avalon მეხსიერებით შედგენილ ინტერფეისს გადატვირთვის თანმიმდევრობის საშუალებით 1. RX Avalon მეხსიერებით შედგენილი ინტერფეისი ამტკიცებს, როდესაც mgmt_rst_in_n არის დამტკიცებული.
j204c_tx_rst_n	შიდა	აღადგენს F-Tile JESD204C TX ბმულს და სატრანსპორტო ფენებს txlink_clk და txframe_clk დომენებში. გადატვირთვის sequencer 0 reset_out5 პორტი აღადგენს j204c_tx_rst_n. ეს გადატვირთვის დესერტირება ხდება, თუ ძირითადი PLL ჩაკეტილია და დადასტურებულია tx_pma_ready და tx_ready სიგნალები.
j204c_rx_rst_n	შიდა	აღადგენს F-Tile JESD204C RX ბმულს და ტრანსპორტირების ფენებს, rxlink_clk და rxframe_clk დომენებში.

გადატვირთვის სიგნალი	მიმართულება	აღწერა
		გადატვირთვის sequencer 1 reset_out4 პორტი აღადგენს j204c_rx_rst_n. ეს გადატვირთვის დესერტირება ხდება, თუ ძირითადი PLL ჩაკეტილია და დადასტურებულია rx_pma_ready და rx_ready სიგნალები.
j204c_tx_rst_ack_n	შიდა	გადატვირთეთ ხელის ჩამორთმევის სიგნალი j204c_tx_rst_n-ით.
j204c_rx_rst_ack_n	შიდა	გადააყენეთ ხელის ჩამორთმევის სიგნალი j204c_rx_rst_n-ით.

სურათი 8. დროის დიაგრამა დიზაინისთვის მაგample Resets

F-Tile JESD204C Design Exampსიგნალები

ცხრილი 15. სისტემის ინტერფეისის სიგნალები

სიგნალი	მიმართულება	აღწერა
საათები და გადატვირთვები
mgmt_clk	შეყვანა	100 MHz საათი სისტემის მართვისთვის.
refclk_xcvr	შეყვანა	საცნობარო საათი F-tilile UX QUAD და System PLL. მონაცემთა სიჩქარის/ფაქტორის ექვივალენტური 33.
refclk_core	შეყვანა	Core PLL საცნობარო საათი. იყენებს იგივე საათის სიხშირეს, როგორც refclk_xcvr.
in_sysref	შეყვანა	SYSREF სიგნალი გარე SYSREF გენერატორიდან JESD204C ქვეკლასის 1 განხორციელებისთვის.
sysref_out	გამომავალი	SYSREF სიგნალი JESD204C ქვეკლასის 1 განხორციელებისთვის, გენერირებული FPGA მოწყობილობის მიერ დიზაინისთვისampმხოლოდ ბმულის ინიციალიზაციის მიზანი.

 

სიგნალი	მიმართულება	აღწერა
SPI
spi_SS_n[2:0]	გამომავალი	აქტიური დაბალი, SPI slave შერჩევის სიგნალი.
spi_SCLK	გამომავალი	SPI სერიული საათი.
spi_sdio	შეყვანა/გამომავალი	გამომავალი მონაცემები სამაგისტროდან გარე მონაში. შეიყვანეთ მონაცემები გარე სლავიდან მასტერში.

სიგნალი	მიმართულება	აღწერა
შენიშვნა:როდესაც ჩართულია 3-Wire SPI Module ოფცია.
spi_MISO შენიშვნა: როდესაც Generate 3-Wire SPI Module ვარიანტი არ არის ჩართული.	შეყვანა	შეიყვანეთ მონაცემები გარე სლავიდან SPI ოსტატისთვის.
spi_MOSI შენიშვნა: როდესაც Generate 3-Wire SPI Module ვარიანტი არ არის ჩართული.	გამომავალი	გამომავალი მონაცემები SPI ოსტატიდან გარე მონაში.

 

სიგნალი	მიმართულება	აღწერა
ADC / DAC
tx_serial_data[LINK*L-1:0]	გამომავალი	დიფერენციალური მაღალი სიჩქარით სერიული გამომავალი მონაცემები DAC-ზე. საათი ჩართულია მონაცემთა სერიულ ნაკადში.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	შეყვანა	დიფერენციალური მაღალი სიჩქარით სერიული შეყვანის მონაცემები ADC-დან. საათი აღდგენილია სერიული მონაცემების ნაკადიდან.
rx_serial_data_n[LINK*L-1:0]

 

სიგნალი	მიმართულება	აღწერა
ზოგადი დანიშნულების I/O
user_led [3:0]	გამომავალი	მიუთითებს სტატუსს შემდეგი პირობებისთვის: [0]: SPI პროგრამირება დასრულებულია [1]: TX ბმულის შეცდომა [2]: RX ბმულის შეცდომა [3]: შაბლონის შემოწმების შეცდომა Avalon-ის ნაკადის მონაცემებისთვის
user_dip[3:0]	შეყვანა	მომხმარებლის რეჟიმის DIP გადამრთველის შეყვანა: [0]: შიდა სერიული მარყუჟის ჩართვა [1]: FPGA გენერირებული SYSREF ჩართვა [3:2]: დაცულია

 

სიგნალი	მიმართულება	აღწერა
ზოლის გარეთ (OOB) და სტატუსი
rx_patchk_data_error[LINK-1:0]	გამომავალი	როდესაც ეს სიგნალი დადასტურებულია, ის მიუთითებს, რომ ნიმუშის შემმოწმებელმა აღმოაჩინა შეცდომა.
rx_link_error[LINK-1:0]	გამომავალი	როდესაც ეს სიგნალი დადასტურებულია, ეს მიუთითებს, რომ JESD204C RX IP-მ დაადასტურა შეფერხება.
tx_link_error[LINK-1:0]	გამომავალი	როდესაც ეს სიგნალი დადასტურებულია, ის მიუთითებს, რომ JESD204C TX IP-მ დაადასტურა შეფერხება.
emb_lock_out	გამომავალი	როდესაც ეს სიგნალი დადასტურებულია, ეს მიუთითებს, რომ JESD204C RX IP-მ მიაღწია EMB დაბლოკვას.
sh_lock_out	გამომავალი	როდესაც ეს სიგნალი დადასტურებულია, ის მიუთითებს, რომ JESD204C RX IP სინქრონიზაციის სათაური დაბლოკილია.

 

სიგნალი	მიმართულება	აღწერა
ავალონის სტრიმინგი
rx_avst_valid[LINK-1:0]	შეყვანა	მიუთითებს თუ არა კონვერტორი სampაპლიკაციის ფენის მონაცემები სწორია ან არასწორი. 0: მონაცემები არასწორია 1: მონაცემები ძალაშია
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	შეყვანა	კონვერტორი სampგადაიტანეთ მონაცემები განაცხადის ფენაში.

F-Tile JESD204C Design Exampსაკონტროლო რეგისტრები

F-Tile JESD204C დიზაინი exampრეგისტრები ED Control ბლოკში იყენებენ ბაიტის მისამართით (32 ბიტი).

ცხრილი 16. დიზაინი მაგample მისამართი რუკა
ეს 32-ბიტიანი ED Control ბლოკის რეგისტრები არის mgmt_clk დომენში.

კომპონენტი	მისამართი
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI კონტროლი	0x0102_0000 – 0x0102_001F
PIO კონტროლი	0x0102_0020 – 0x0102_002F
PIO სტატუსი	0x0102_0040 – 0x0102_004F
გადატვირთეთ Sequencer 0	0x0102_0100 – 0x0102_01FF
გადატვირთეთ Sequencer 1	0x0102_0200 – 0x0102_02FF
ED კონტროლი	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP გადამცემი PHY Reconfig	0x0200_0000 – 0x023F_FFFF

ცხრილი 17. რეგისტრაცია დაშვების ტიპი და განმარტება
ეს ცხრილი აღწერს რეგისტრის წვდომის ტიპს Intel FPGA IP-ებისთვის.

წვდომის ტიპი	განმარტება
RO/V	პროგრამული უზრუნველყოფა მხოლოდ წასაკითხად (არ მოქმედებს ჩაწერაზე). ღირებულება შეიძლება განსხვავდებოდეს.
RW	პროგრამა კითხულობს და აბრუნებს ბიტის მიმდინარე მნიშვნელობას. პროგრამა წერს და აყენებს ბიტს სასურველ მნიშვნელობაზე.
RW1C	პროგრამა კითხულობს და აბრუნებს ბიტის მიმდინარე მნიშვნელობას. პროგრამული უზრუნველყოფა წერს 0-ს და არანაირი ეფექტი არ აქვს. პროგრამული უზრუნველყოფა წერს 1-ს და ასუფთავებს ბიტს 0-ზე, თუ ბიტი დაყენებულია 1-ზე აპარატურის მიერ. აპარატურა აყენებს ბიტს 1-ზე. პროგრამულ გარკვევას უფრო მაღალი პრიორიტეტი აქვს, ვიდრე ტექნიკის ნაკრები.

ცხრილი 18. ED კონტროლის მისამართის რუკა

ოფსეტი	რეგისტრაცია სახელი
0x00	rst_ctl
0x04	rst_sts0
განაგრძო…

ოფსეტი	რეგისტრაცია სახელი
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

ცხრილი 19. ED საკონტროლო ბლოკის კონტროლი და სტატუსის რეგისტრები

ბაიტი ოფსეტი	რეგისტრაცია	სახელი	წვდომა	გადატვირთვა	აღწერა
0x00	rst_ctl	rst_assert	RW	0x0	კონტროლის გადატვირთვა. [0]: ჩაწერეთ 1 გადატვირთვის დასამტკიცებლად. (hw_rst) ხელახლა ჩაწერეთ 0 დესერტის გადატვირთვისთვის. [31:1]: დაცულია.
0x04	rst_sts0	rst_status	RO/V	0x0	სტატუსის გადატვირთვა. [0]: Core PLL ჩაკეტილი სტატუსი. [31:1]: დაცულია.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF კიდეების ამოცნობის სტატუსი შიდა ან გარე SYSREF გენერატორისთვის. [0]: 1-ის მნიშვნელობა მიუთითებს, რომ SYSREF ამომავალი კიდე აღმოჩენილია 1 ქვეკლასის ოპერაციისთვის. პროგრამულმა შეიძლება დაწეროს 1 ამ ბიტის გასასუფთავებლად, რათა ჩართოს ახალი SYSREF კიდეების ამოცნობა. [31:1]: დაცულია.
0x40	sysref_ctl	sysref_contr ol	RW	დუპლექსის მონაცემთა ბილიკი ერთი გასროლა: 0x00080	SYSREF კონტროლი. მიმართეთ ცხრილი 10 მე-17 გვერდზე დამატებითი ინფორმაციისთვის ამ რეესტრის გამოყენების შესახებ.
				პერიოდული:	შენიშვნა: გადატვირთვის მნიშვნელობა დამოკიდებულია
				0x00081	SYSREF ტიპი და F-Tile
				უფსკრული - პერიოდული:	JESD204C IP მონაცემთა ბილიკის პარამეტრის პარამეტრები.
				0x00082
				TX ან RX მონაცემები
				გზა
				Ერთი გასროლით:
				0x00000
				პერიოდული:
				0x00001
				გაპარტახებული-
				პერიოდული:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF სტატუსი. ეს რეესტრი შეიცავს SYSREF-ის უახლეს პერიოდს და შიდა SYSREF გენერატორის სამუშაო ციკლის პარამეტრებს. მიმართეთ ცხრილი 9 გვერდზე 16 SYSREF პერიოდისა და მოვალეობის ციკლის სამართლებრივი ღირებულებისთვის.
განაგრძო…

ბაიტი ოფსეტი	რეგისტრაცია	სახელი	წვდომა	გადატვირთვა	აღწერა
					[8:0]: SYSREF პერიოდი. როდესაც მნიშვნელობა არის 0xFF, SYSREF პერიოდი = 255 როდესაც მნიშვნელობა არის თუ 0x00, SYSREF პერიოდი = 256. [17:9]: SYSREF სამუშაო ციკლი. [31:18]: დაცულია.
0x80	tst_ctl	tst_control	RW	0x0	ტესტის კონტროლი. გამოიყენეთ ეს რეესტრი, რათა ჩართოთ სხვადასხვა ტესტის შაბლონები შაბლონების გენერატორისა და შემმოწმებისთვის. [1:0] = დაჯავშნილი ველი [2] = ramp_test_ctl 1'b0 = ჩართავს PRBS შაბლონის გენერატორს და შემოწმებას 1'b1 = რთავს ramp ნიმუშის გენერატორი და გამშვები [31:3]: დაცულია.
0x8c	tst_err0	tst_error	RW1C	0x0	შეცდომის დროშა ბმული 0-ისთვის. როდესაც ბიტი არის 1'b1, ეს მიუთითებს შეცდომაზე. შეცდომის დროშის გასასუფთავებლად, თქვენ უნდა გამოასწოროთ შეცდომა შესაბამის ბიტში 1'b1-ის ჩაწერამდე. [0] = შაბლონის შემოწმების შეცდომა [1] = tx_link_error [2] = rx_link_error [3] = ბრძანების შაბლონის შემოწმების შეცდომა [31:4]: დაცულია.

დოკუმენტის შესწორების ისტორია F-Tile JESD204C Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2021.10.11	21.3	1.0.0	თავდაპირველი გამოშვება.

დოკუმენტები / რესურსები

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Design Example

ცნობები

• მომხმარებლის სახელმძღვანელო