F-Tile JESD204C Intel FPGA IP Design Example

Относно F-Tile JESD204C Intel® FPGA IP Design Example Ръководство за потребителя

Това ръководство за потребителя предоставя характеристиките, насоките за употреба и подробно описание на дизайна напрampфайлове за F-Tile JESD204C Intel® FPGA IP с помощта на устройства Intel Agilex™.

Предназначена публика

Този документ е предназначен за:

• Архитект на дизайна, който да направи избор на IP по време на фазата на планиране на системно ниво
• Дизайнерите на хардуер, когато интегрират IP в своя дизайн на системно ниво
• Инженери по валидиране по време на симулация на ниво система и фаза на валидиране на хардуер

Свързани документи
Следната таблица изброява други референтни документи, които са свързани с F-Tile JESD204C Intel FPGA IP.

Таблица 1. Свързани документи

справка	Описание
F-Tile JESD204C Intel FPGA IP Ръководство за потребителя	Предоставя информация за F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Бележки по изданието на Intel FPGA IP	Изброява промените, направени за F-Tile JESD204C F-Tile JESD204C в конкретно издание.
Информационен лист за устройство Intel Agilex	Този документ описва електрическите характеристики, характеристиките на превключване, спецификациите на конфигурацията и времето за устройства Intel Agilex.

Акроними и речник

Таблица 2. Списък на акронимите

акроним	Разширяване
LEMC	Локален разширен многоблоков часовник
FC	Честота на кадрите
ADC	Аналогово-цифров преобразувател
DAC	Цифрово-аналогов преобразувател
DSP	Цифров сигнален процесор
TX	Предавател
RX	Приемник

акроним	Разширяване
DLL	Слой за връзка с данни
КСО	Регистър за контрол и състояние
CRU	Часовник и устройство за нулиране
ISR	Прекъсване на рутинната услуга
FIFO	Първи влязъл, първи излязъл
СЕРДЕС	Сериализатор Десериализатор
ECC	Код за коригиране на грешка
FEC	Корекция на грешката напред
SERR	Откриване на единична грешка (в ECC, коригираема)
DERR	Откриване на двойна грешка (в ECC, фатално)
PRBS	Псевдослучайна двоична последователност
MAC	Контролер за достъп до медия. MAC включва протоколен подслой, транспортен слой и слой за връзка с данни.
PHY	Физически слой. PHY обикновено включва физическия слой, SERDES, драйвери, приемници и CDR.
PCS	Физически кодиращ подслой
PMA	Привързаност към физическа среда
RBD	Закъснение на RX буфера
UI	Единичен интервал = продължителност на сериен бит
Брой RBD	RX Buffer Delay най-късното пристигане в лентата
RBD офсет	Възможност за освобождаване на RX Buffer Delay
SH	Синхронизиране на заглавката
TL	Транспортен слой
Емиб	Вграден мост за свързване на няколко матрици

Таблица 3. Списък с речник

Срок	Описание
Конверторно устройство	ADC или DAC преобразувател
Логическо устройство	FPGA или ASIC
Октет	Група от 8 бита, служещи като вход към 64/66 енкодер и изход от декодера
хапка	Комплект от 4 бита, който е основната работна единица на спецификациите JESD204C
Блокирайте	66-битов символ, генериран от схемата за кодиране 64/66
Линейна скорост	Ефективна скорост на предаване на данни на серийна връзка Скорост на лентата = (Mx Sx N'x 66/64 x FC) / L
Часовник за връзка	Часовник на връзката = Скорост на лентата на линията/66.
Рамка	Набор от последователни октети, в които позицията на всеки октет може да бъде идентифицирана чрез препратка към сигнал за подравняване на рамка.
Рамков часовник	Системен часовник, който работи със скоростта на кадъра, който трябва да бъде 1x и 2x часовник на връзката.

Срок	Описание
Samples на кадър часовник	Samples на часовник, общият sampфайлове в тактова честота на рамката за конверторното устройство.
LEMC	Вътрешен часовник, използван за подравняване на границата на разширения мултиблок между лентите и във външните препратки (SYSREF или подклас 1).
Подклас 0	Няма поддръжка за детерминирана латентност. Данните трябва да бъдат освободени незабавно при изкривяване на лента в лента на приемника.
Подклас 1	Детерминирана латентност с помощта на SYSREF.
Многоточкова връзка	Връзки между устройства с 2 или повече преобразувателни устройства.
64B/66B кодиране	Линеен код, който преобразува 64-битови данни в 66 бита, за да образува блок. Структурата на данните на базово ниво е блок, който започва с 2-битов синхронизиращ хедър.

Таблица 4. Символи

Срок	Описание
L	Брой ленти на конверторно устройство
M	Брой конвертори на устройство
F	Брой октети на кадър на една лента
S	Брой sampфайлове, предавани на единичен конвертор на цикъл на рамка
N	Разделителна способност на конвертора
не	Общ брой битове на секampвъв формат на потребителските данни
CS	Брой контролни битове на преобразуване sample
CF	Брой контролни думи за тактов период на рамка за връзка
HD	Формат на потребителските данни с висока плътност
E	Брой мултиблокове в разширен мултиблок

F-Tile JESD204C Intel FPGA IP Design Example Ръководство за бърз старт

F-Tile JESD204C Intel FPGA IP дизайн прampфайлове за устройства Intel Agilex включва симулиращ тестов стенд и хардуерен дизайн, който поддържа компилация и хардуерно тестване.
Можете да генерирате F-Tile JESD204C дизайн напрampфайлове чрез IP каталога в софтуера Intel Quartus® Prime Pro Edition.

Фигура 1. Развитие Stages за дизайн Example

Дизайн Прampблокова диаграма

Фигура 2. F-Tile JESD204C Design Example Блокова диаграма на високо ниво

Дизайнът прample се състои от следните модули:

• Система Platform Designer
  • F-Tile JESD204C Intel FPGA IP
  • JTAG до моста Avalon Master
  • Контролер за паралелен вход/изход (PIO).
  • Интерфейс на сериен порт (SPI)—главен модул—IOPLL
  • SYSREF генератор
  • Example Дизайн (ED) Контрол CSR
  • Нулирайте секвенсорите
• Система PLL
• Генератор на шаблони
• Проверка на шаблони

Таблица 5. Дизайн Прampмодули

Компоненти	Описание
Система Platform Designer	Системата Platform Designer инстанцира пътя на IP данните на F-Tile JESD204C и поддържащите периферни устройства.
F-Tile JESD204C Intel FPGA IP	Тази подсистема на Platform Designer съдържа TX и RX F-Tile JESD204C IP адреси, създадени заедно с дуплексния PHY.
JTAG до моста Avalon Master	Този мост осигурява достъп на хоста на системната конзола до адресирания в паметта IP в дизайна чрез JTAG интерфейс.
Контролер за паралелен вход/изход (PIO).	Този контролер осигурява картографиран в паметта интерфейс за sampling и управление на I/O портове с общо предназначение.
SPI главен	Този модул управлява серийното прехвърляне на конфигурационни данни към SPI интерфейса от края на конвертора.
SYSREF генератор	Генераторът SYSREF използва часовника на връзката като референтен часовник и генерира SYSREF импулси за F-Tile JESD204C IP. Забележка: Този дизайн прample използва генератора SYSREF, за да демонстрира дуплексната инициализация на IP връзката F-Tile JESD204C. В приложението на системно ниво F-Tile JESD204C подклас 1 трябва да генерирате SYSREF от същия източник като часовника на устройството.
IOPLL	Този дизайн прample използва IOPLL, за да генерира потребителски часовник за предаване на данни в F-Tile JESD204C IP.
ED Control CSR	Този модул осигурява контрол и статус на откриване на SYSREF и контрол и статус на тестови шаблони.
Нулирайте секвенсорите	Този дизайн прampфайлът се състои от 2 секвенсера за нулиране: Нулиране на последователност 0—Обработва нулирането към TX/RX Avalon® стрийминг домейн, Avalon памет-картиран домейн, core PLL, TX PHY, TX core и SYSREF генератор. Нулиране на последователност 1—Обработва нулирането към RX PHY и RX ядро.
Система PLL	Основен източник на часовник за пресичане на твърд IP и EMIB на F-плочката.
Генератор на шаблони	Генераторът на шаблони генерира PRBS или ramp модел.
Проверка на шаблони	Инструментът за проверка на шаблони проверява PRBS или ramp получава шаблон и отбелязва грешка, когато открие несъответствие на данни sampле.

Софтуерни изисквания

Intel използва следния софтуер за тестване на дизайна напрampфайлове в Linux система:

• Софтуер Intel Quartus Prime Pro Edition
• Questa*/ModelSim* или VCS*/VCS MX симулатор

Генериране на дизайна

За генериране на дизайна напрampфайл от редактора на IP параметри:

1. Създайте проект, насочен към фамилията устройства Intel Agilex F-tile и изберете желаното устройство.
2. В IP каталога, Инструменти ➤ IP каталог, изберете F-Tile JESD204C Intel FPGA IP.
3. Посочете име от най-високо ниво и папката за вашия персонализиран IP вариант. Натиснете OK. Редакторът на параметри добавя .ip от най-високо ниво file към текущия проект автоматично. Ако бъдете подканени да добавите ръчно .ip file към проекта щракнете върху Проект ➤ Добавяне/Премахване Files в Project, за да добавите file.
4. Под ексample Дизайн раздел, посочете дизайна напрample параметри, както е описано в Design Example Параметри.
5. Щракнете върху Generate Exampдизайн.

Софтуерът генерира целия дизайн files в поддиректориите. Тези fileса необходими за изпълнение на симулация и компилация.

Дизайн Прample Параметри
F-Tile JESD204C Intel FPGA IP редактор на параметри включва Example Раздел Дизайн, за да укажете определени параметри, преди да генерирате дизайна, напрampле.

Таблица 6. Параметрите в Exampраздел Дизайн

Параметър	Опции	Описание
Изберете Дизайн	Контрол на системната конзола Няма	Изберете контрола на системната конзола за достъп до дизайна напрample път за данни през системната конзола.
Симулация	Включено, изключено	Включете за IP, за да генерирате необходимите files за симулиране на дизайна напрampле.
Синтез	Включено, изключено	Включете за IP, за да генерирате необходимите files за компилация на Intel Quartus Prime и хардуерна демонстрация.
HDL формат (за симулация)	Verilog VDHL	Изберете HDL формата на RTL files за симулация.
HDL формат (за синтез)	Само Verilog	Изберете HDL формата на RTL files за синтез.

Параметър	Опции	Описание
Генерирайте 3-жилен SPI модул	Включено, изключено	Включете, за да активирате 3-жилен SPI интерфейс вместо 4-жилен.
Режим Sysref	Един изстрел Периодични Gapped periodic	Изберете дали искате подравняването на SYSREF да бъде еднократен импулсен режим, периодичен или периодичен с интервал, въз основа на вашите изисквания за дизайн и гъвкавост на времето. One-shot—Изберете тази опция, за да разрешите SYSREF да бъде еднократен импулсен режим. Стойността на битовия регистър sysref_ctrl[17] е 0. След като IP нулирането на F-Tile JESD204C деактивира, променете стойността на регистъра sysref_ctrl[17] от 0 на 1, след това на 0, за еднократен SYSREF импулс. Периодичен—SYSREF в периодичен режим има работен цикъл 50:50. Периодът SYSREF е E*SYSREF_MULP. Gapped periodic—SYSREF има програмируем работен цикъл на детайлност от 1 тактов цикъл на връзката. Периодът SYSREF е E*SYSREF_MULP. За настройка на работен цикъл извън диапазона блокът за генериране на SYSREF трябва автоматично да изведе 50:50 работен цикъл. Обърнете се към SYSREF Генератор раздел за повече информация относно SYSREF период.
Изберете дъска	Няма	Изберете дъската за дизайн напрampле. Няма – тази опция изключва хардуерни аспекти за дизайна напрampле. Всички назначения на щифтове ще бъдат зададени на виртуални щифтове.
Тестова схема	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Изберете генератор на шаблони и тестов шаблон за проверка. Генератор на шаблони—JESD204C поддържа PRBS генератор на шаблони за данниampле. Това означава, че ширината на данните е опция N+CS. Генераторът и инструментът за проверка на PRBS са полезни за създаване на данниample стимул за тестване и не е съвместим с тестовия режим PRBS на ADC/DAC преобразувателя. Ramp Генератор на шаблони—Слоят за връзка JESD204C работи нормално, но по-късното транспортиране е деактивирано и входът от формататора се игнорира. Всяка лента предава идентичен поток от октети, който се увеличава от 0x00 до 0xFF и след това се повтаря. Рamp тестът на модела е разрешен от prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS скрамблерът се самосинхронизира и се очаква, че когато IP ядрото успее да декодира връзката, кодиращото начално число вече е синхронизирано. PRBS кодиращото начало ще отнеме 8 октета за самоинициализиране. Ramp Pattern Checker—разбъркването на JESD204C се самосинхронизира и се очаква, че когато IP ядрото успее да декодира връзката, кодиращото начално число вече е синхронизирано. Първият валиден октет се зарежда като ramp първоначална стойност. Следващите данни трябва да се увеличават до 0xFF и да се прехвърлят до 0x00. Рamp инструментът за проверка на шаблони трябва да проверява за идентичен модел във всички ленти.
Активиране на вътрешна серийна обратна връзка	Включено, изключено	Изберете вътрешна серийна обратна връзка.
Активиране на командния канал	Включено, изключено	Изберете модел на командния канал.

Структура на директорията
Дизайнът F-Tile JESD204C exampфайловите директории съдържат генерирани files за дизайна прampлес.

Фигура 3. Структура на директорията за F-Tile JESD204C Intel Agilex Design Example

Таблица 7. Справочник Files

Папки	Files
изд./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
симулация/наставник	modelsim_sim.tcl tb_top_waveform.do
симулация/синопсис	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Симулиране на дизайна Прample Testbench

Дизайнът прample testbench симулира вашия генериран дизайн.

Фигура 4. Процедура

За да симулирате дизайна, изпълнете следните стъпки:

1. Променете работната директория наample_design_directory>/симулация/ .
2. В командния ред изпълнете скрипта за симулация. Таблицата по-долу показва командите за изпълнение на поддържаните симулатори.

Симулатор	командване
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (без Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Симулацията завършва със съобщения, които показват дали изпълнението е било успешно или не.

Фигура 5. Успешна симулация
Тази фигура показва съобщението за успешна симулация за VCS симулатор.

Компилиране на дизайна Example

За компилиране на компилацията само example project, изпълнете следните стъпки:

1. Осигурете дизайн на компилация напрample генерирането е завършено.
2. В софтуера Intel Quartus Prime Pro Edition отворете проекта Intel Quartus Prime Pro Editionample_дизайн_ директория>/ed/quartus.
3. В менюто Обработка щракнете върху Стартиране на компилация.

Подробно описание за F-Tile JESD204C Design Example

Дизайнът F-Tile JESD204C example демонстрира функционалността на потока на данни, използвайки режим на обратна връзка.
Можете да зададете настройките на параметрите по ваш избор и да генерирате примерния дизайнampле.
Дизайнът прample е наличен само в дуплексен режим както за Base, така и за PHY вариант. Можете да изберете само базов или само PHY вариант, но IP ще генерира дизайна напрample както за Base, така и за PHY.

Забележка:  Някои конфигурации с висока скорост на данни може да не успеят да определят времето. За да избегнете повреда във времето, помислете за указване на по-ниска стойност на множителя на тактовата честота на рамката (FCLK_MULP) в раздела Конфигурации на редактора на IP параметри на F-Tile JESD204C Intel FPGA.

Системни компоненти

Дизайнът F-Tile JESD204C example осигурява софтуерно базиран контролен поток, който използва твърдото контролно устройство със или без поддръжка на системната конзола.

Дизайнът прample позволява автоматично свързване във вътрешен и външен режим на обратна връзка.

JTAG до моста Avalon Master
ДжTAG към Avalon Master Bridge осигурява връзка между хост системата за достъп до картирания в паметта F-Tile JESD204C IP и периферния IP контрол и регистрите за състояние чрез JTAG интерфейс.

Фигура 6. Система с JTAG до Avalon Master Bridge Core

Забележка:  Системният часовник трябва да е поне 2 пъти по-бърз от JTAG часовник. Системният часовник е mgmt_clk (100MHz) в този дизайн напрampле.

Паралелно I/O (PIO) ядро
Ядрото за паралелен вход/изход (PIO) с интерфейс Avalon осигурява картографиран в паметта интерфейс между картографиран в паметта подчинен порт на Avalon и I/O портове с общо предназначение. I/O портовете се свързват или към потребителска логика на чипа, или към I/O щифтове, които се свързват към устройства, външни за FPGA.

Фигура 7. PIO Core с входни портове, изходни портове и IRQ поддръжка
По подразбиране компонентът Platform Designer деактивира линията за прекъсване на услугата (IRQ).

PIO I/O портовете са назначени на HDL от най-високо ниво file ( io_ състояние за входни портове, io_ контрол за изходни портове).

Таблицата по-долу описва свързването на сигнала за входно/изходните портове за състояние и управление към DIP превключвателя и светодиода на комплекта за разработка.

Таблица 8. PIO Core I/O портове

Порт	малко	Сигнал
Out_port	0	USER_LED SPI програмирането е готово
	31:1	Запазено
In_port	0	USER_DIP вътрешен сериен loopback активиране Off = 1 Включено = 0
	1	USER_DIP Генериран от FPGA SYSREF активиране Изключено = 1 Включено = 0
	31:2	Запазено.

SPI Master
Главният модул SPI е стандартен компонент на Platform Designer в стандартната библиотека на IP каталога. Този модул използва протокола SPI, за да улесни конфигурацията на външни конвертори (напрample, ADC, DAC и външни тактови генератори) чрез структурирано регистърно пространство вътре в тези устройства.

SPI главният има Avalon памет-картиран интерфейс, който се свързва с Avalon master (JTAG към главния мост на Avalon) чрез картографираната в паметта връзка на Avalon. Главният SPI получава инструкции за конфигуриране от главния Avalon.

SPI главният модул управлява до 32 независими SPI подчинени устройства. SCLK скоростта на предаване е конфигурирана на 20 MHz (делима на 5).
Този модул е ​​конфигуриран за 4-жилен интерфейс с 24-битова ширина. Ако е избрана опцията Generate 3-Wire SPI Module, се създава допълнителен модул, за да преобразува 4-проводния изход на SPI master в 3-проводен.

IOPLL
IOPLL генерира часовника, необходим за генериране на frame_clk и link_clk. Референтният часовник към PLL може да се конфигурира, но е ограничен до скорост/коефициент на данни от 33.

• За дизайн прample, който поддържа скорост на данни от 24.33024 Gbps, тактовата честота за frame_clk и link_clk е 368.64 MHz.
• За дизайн прample, който поддържа скорост на данни от 32 Gbps, тактовата честота за frame_clk и link_clk е 484.848 MHz.

SYSREF генератор
SYSREF е критичен синхронизиращ сигнал за конвертори на данни с интерфейс F-Tile JESD204C.

Генераторът SYSREF в дизайна напрample се използва само за целите на демонстрация на инициализация на дуплекс JESD204C IP връзка. В приложението на системно ниво JESD204C подклас 1 трябва да генерирате SYSREF от същия източник като часовника на устройството.

За F-Tile JESD204C IP, множителят SYSREF (SYSREF_MULP) на контролния регистър SYSREF дефинира периода SYSREF, който е n-цяло число, кратно на параметъра E.

Трябва да гарантирате, че E*SYSREF_MULP ≤16. Напримерample, ако E=1, правната настройка за SYSREF_MULP трябва да бъде в рамките на 1–16, а ако E=3, правната настройка за SYSREF_MULP трябва да бъде в рамките на 1–5.

Забележка:  Ако зададете SYSREF_MULP извън диапазона, генераторът на SYSREF ще коригира настройката на SYSREF_MULP=1.
Можете да изберете дали искате типът SYSREF да бъде еднократен импулс, периодичен или периодичен с интервал чрез Exampраздел „Дизайн“ в редактора на IP параметри на F-Tile JESD204C Intel FPGA.

Таблица 9. Exampфайлове на периодичен и Gapped периодичен SYSREF брояч

E	SYSREF_MULP	SYSREF ПЕРИОД (E*SYSREF_MULP* 32)	Работен цикъл	Описание
1	1	32	1..31 (Програмируемо)	Gapped Periodic
1	1	32	16 (Фиксиран)	Периодични
1	2	64	1..63 (Програмируемо)	Gapped Periodic
1	2	64	32 (Фиксиран)	Периодични
1	16	512	1..511 (Програмируемо)	Gapped Periodic
1	16	512	256 (Фиксиран)	Периодични
2	3	19	1..191 (Програмируемо)	Gapped Periodic
2	3	192	96 (Фиксиран)	Периодични
2	8	512	1..511 (Програмируемо)	Gapped Periodic
2	8	512	256 (Фиксиран)	Периодични
2	9 (незаконен)	64	32 (Фиксиран)	Gapped Periodic
2	9 (незаконен)	64	32 (Фиксиран)	Периодични

 

Таблица 10. SYSREF контролни регистри
Можете динамично да преконфигурирате контролните регистри SYSREF, ако настройката на регистъра е различна от настройката, която сте посочили, когато сте генерирали дизайна exampле. Конфигурирайте регистрите SYSREF, преди F-Tile JESD204C Intel FPGA IP да излезе от нулиране. Ако изберете външния генератор SYSREF чрез
sysref_ctrl[7] регистрационен бит, можете да игнорирате настройките за SYSREF тип, множител, работен цикъл и фаза.

битове	Стойност по подразбиране	Описание
sysref_ctrl[1:0]	2'b00: Един удар 2'b01: Периодичен 2'b10: Периодичен с пропуск	Тип SYSREF. Стойността по подразбиране зависи от настройката на режима SYSREF в Example Дизайн в раздела F-Tile JESD204C Intel FPGA IP редактор на параметри.
sysref_ctrl[6:2]	5'b00001	SYSREF множител. Това поле SYSREF_MULP е приложимо за тип периодичен и периодичен с пропуски SYSREF. Трябва да конфигурирате стойността на множителя, за да гарантирате, че стойността на E*SYSREF_MULP е между 1 и 16, преди IP на F-Tile JESD204C да излезе от нулиране. Ако стойността на E*SYSREF_MULP е извън този диапазон, стойността на множителя по подразбиране е 5'b00001.
sysref_ctrl[7]	Дуплексен път на данни: 1'b1 Симплексен TX или RX път на данни: 1'b0	Изберете SYSREF. Стойността по подразбиране зависи от настройката на пътя на данните в Exampраздел „Дизайн“ в редактора на IP параметри на F-Tile JESD204C Intel FPGA. 0: Simplex TX или RX (външен SYSREF) 1: Дуплекс (вътрешен SYSREF)
sysref_ctrl[16:8]	9'0	SYSREF работен цикъл, когато типът SYSREF е периодичен или периодичен с интервал. Трябва да конфигурирате работния цикъл, преди F-Tile JESD204C IP да излезе от нулиране. Максимална стойност = (E*SYSREF_MULP*32)-1 Напрampле: 50% работен цикъл = (E*SYSREF_MULP*32)/2 Цикълът на запълване по подразбиране е 50%, ако не конфигурирате това регистрационно поле или ако конфигурирате регистърното поле на 0 или повече от максималната разрешена стойност.
sysref_ctrl[17]	1'b0	Ръчно управление, когато типът SYSREF е еднократен. Напишете 1, за да настроите сигнала SYSREF на висок. Напишете 0, за да настроите сигнала SYSREF на ниско ниво. Трябва да напишете 1 и след това 0, за да създадете SYSREF импулс в еднократен режим.
sysref_ctrl[31:18]	22'0	Запазено.

Нулиране на секвенсорите
Този дизайн прampfile се състои от два секвенсора за нулиране:

• Нулиране на последователност 0—Обработва нулирането към домейн за поточно предаване на TX/RX Avalon, домейн с картографиране на паметта на Avalon, core PLL, TX PHY, TX core и SYSREF генератор.
• Нулиране на последователност 1—Обработва нулирането към RX PHY и RX Core.

3-жилен SPI
Този модул не е задължителен за преобразуване на SPI интерфейс в 3-жилен.

Система PLL
F-tile има три вградени системни PLL. Тези системни PLL са основният източник на часовник за твърд IP (MAC, PCS и FEC) и EMIB пресичане. Това означава, че когато използвате системния PLL тактов режим, блоковете не се тактират от PMA часовника и не зависят от часовника, идващ от FPGA ядрото. Всяка системна PLL генерира само часовника, свързан с един честотен интерфейс. Напримерample, имате нужда от два системни PLL, за да работите с един интерфейс на 1 GHz и един интерфейс на 500 MHz. Използването на системен PLL ви позволява да използвате всяка лента независимо, без промяна на часовника на лентата да засяга съседна лента.
Всяка система PLL може да използва всеки един от осемте FGT референтни часовника. Системните PLL могат да споделят референтен часовник или да имат различни референтни часовници. Всеки интерфейс може да избере коя система PLL да използва, но след като бъде избран, той е фиксиран, не може да се преконфигурира чрез динамично преконфигуриране.

Свързана информация
F-tile Architecture и PMA и FEC Direct PHY IP Ръководство за потребителя

Повече информация за системния PLL тактов режим в устройствата Intel Agilex F-tile.

Генератор и проверка на шаблони
Генераторът на шаблони и инструментът за проверка са полезни за създаване на данниampфайлове и мониторинг за целите на тестването.
Таблица 11. Поддържан генератор на шаблони

Генератор на шаблони	Описание
PRBS генератор на модели	Дизайнът F-Tile JESD204C example PRBS генератор на шаблони поддържа следната степен на полиноми: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp генератор на модели	Ramp стойността на шаблона се увеличава с 1 за всеки следващ sample с ширината на генератора N и се преобръща към 0, когато всички битове в sample са 1. Активирайте ramp генератор на шаблони чрез записване на 1 в бит 2 на регистъра tst_ctl на контролния блок ED.
Команден канал ramp генератор на модели	Дизайнът F-Tile JESD204C example поддържа команден канал ramp генератор на шаблони за лента. Ramp стойността на шаблона се увеличава с 1 на всеки 6 бита командни думи. Началната семена е модел на нарастване във всички алеи.

Таблица 12. Поддържан инструмент за проверка на шаблони

Проверка на шаблони	Описание
PRBS инструмент за проверка на шаблони	Разбъркването в инструмента за проверка на шаблони се самосинхронизира, когато F-Tile JESD204C IP постигне изравняване на изкривяването. Проверката на шаблони изисква 8 октета, за да се самосинхронизира началната стойност на кодирането.
Ramp шаблон за проверка	Първите валидни данни sample за всеки конвертор (M) се зарежда като начална стойност на ramp модел. Последващи данни sampстойностите на les трябва да се увеличават с 1 във всеки тактов цикъл до максимума и след това да се прехвърлят на 0.

Проверка на шаблони	Описание
	Напримерample, когато S=1, N=16 и WIDTH_MULP = 2, ширината на данните за конвертор е S * WIDTH_MULP * N = 32. Максималните данни sampстойността на файла е 0xFFFF. Ramp инструментът за проверка на шаблони проверява дали са получени идентични шаблони във всички конвертори.
Команден канал ramp шаблон за проверка	Дизайнът F-Tile JESD204C example поддържа команден канал ramp шаблон за проверка. Първата получена командна дума (6 бита) се зарежда като начална стойност. Следващите командни думи в същата лента трябва да се увеличават до 0x3F и да се прехвърлят до 0x00. Командният канал ramp шаблон проверка проверява за ramp модели във всички платна.

F-Tile JESD204C TX и RX IP
Този дизайн прample ви позволява да конфигурирате всеки TX/RX в симплексен режим или дуплексен режим.
Дуплексните конфигурации позволяват демонстрация на функционалността на IP с помощта на вътрешна или външна серийна обратна връзка. CSR в рамките на IP не са оптимизирани, за да позволят контрол на IP и наблюдение на състоянието.

F-Tile JESD204C Design Example Часовник и Нулиране

Дизайнът F-Tile JESD204C example има набор от часовник и сигнали за нулиране.

Таблица 13.Дизайн Прample Часовници

Сигнал на часовника	Посока	Описание
mgmt_clk	Вход	LVDS диференциален часовник с честота 100 MHz.
refclk_xcvr	Вход	Референтен часовник на трансивъра с честота на скорост на предаване на данни/коефициент 33.
refclk_core	Вход	Референтен часовник на ядрото със същата честота като refclk_xcvr.
in_sysref	Вход	Сигнал SYSREF. Максималната честота на SYSREF е скорост на данни/(66x32xE).
sysref_out	Изход
txlink_clk rxlink_clk	Вътрешен	TX и RX часовник за връзка с честота на скоростта на предаване на данни/66.
txframe_clk rxframe_clk	Вътрешен	TX и RX кадров часовник с честота на скорост на предаване на данни/33 (FCLK_MULP=2) TX и RX кадров часовник с честота на скорост на предаване на данни/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Вътрешен	TX и RX фазов часовник с честота на скоростта на данни/66 (FCLK_MULP=2) TX и RX фазовият часовник е винаги висок (1'b1), когато FCLK_MULP=1
spi_SCLK	Изход	SPI часовник за скорост на предаване с честота 20 MHz.

Когато заредите дизайна напрampв FPGA устройство, вътрешно събитие ninit_done гарантира, че JTAG към Avalon Master bridge е в нулиране, както и всички останали блокове.

Генераторът SYSREF има свое независимо нулиране, за да инжектира умишлена асинхронна връзка за часовниците txlink_clk и rxlink_clk. Този метод е по-всеобхватен при емулиране на сигнала SYSREF от външен часовников чип.

Таблица 14. Дизайн Прample Нулира

Нулиране на сигнала	Посока	Описание
глобален_първи_n	Вход	Бутон за глобално нулиране за всички блокове, с изключение на JTAG до моста Avalon Master.
ninit_done	Вътрешен	Изход от Reset Release IP за JTAG до моста Avalon Master.
edctl_rst_n	Вътрешен	Блокът за управление на ED се нулира от JTAG до моста Avalon Master. Портовете hw_rst и global_rst_n не нулират контролния блок ED.
hw_rst	Вътрешен	Утвърждаване и премахване на hw_rst чрез запис в регистъра rst_ctl на контролния блок ED. mgmt_rst_in_n утвърждава, когато се утвърждава hw_rst.
mgmt_rst_in_n	Вътрешен	Нулиране за картографирани в памет интерфейси на Avalon на различни IP адреси и входове на секвенсори за нулиране:  j20c_reconfig_reset за F-Tile JESD204C IP дуплекс Native PHY spi_rst_n за SPI master pio_rst_n за PIO статус и контрол reset_in0 порт на секвенсер за нулиране 0 и 1 Портът global_rst_n, hw_rst или edctl_rst_n потвърждава нулиране на mgmt_rst_in_n.
sysref_rst_n	Вътрешен	Нулиране за генераторен блок SYSREF в контролния блок ED с помощта на порта reset_out0 на секвенсора за нулиране 2. Портът на секвенсора за нулиране 0 reset_out2 деактивира нулирането, ако основният PLL е заключен.
core_pll_rst	Вътрешен	Нулира основния PLL през порта reset_out0 на секвенсора за нулиране 0. Основният PLL се нулира, когато се потвърди нулирането mgmt_rst_in_n.
j204c_tx_avs_rst_n	Вътрешен	Нулира картографирания в паметта интерфейс F-Tile JESD204C TX Avalon чрез секвенсер за нулиране 0. Интерфейсът с картографиран в паметта TX Avalon потвърждава, когато се потвърждава mgmt_rst_in_n.
j204c_rx_avs_rst_n	Вътрешен	Нулира картирания в памет интерфейс F-Tile JESD204C TX Avalon чрез секвенсер за нулиране 1. Интерфейсът с картографиран в паметта RX Avalon потвърждава, когато се потвърждава mgmt_rst_in_n.
j204c_tx_rst_n	Вътрешен	Нулира F-Tile JESD204C TX връзка и транспортни слоеве в txlink_clk и txframe_clk домейни. Портът на секвенсора за нулиране 0 reset_out5 нулира j204c_tx_rst_n. Това нулиране деактивира, ако основният PLL е заключен и сигналите tx_pma_ready и tx_ready се потвърждават.
j204c_rx_rst_n	Вътрешен	Нулира връзката F-Tile JESD204C RX и транспортните слоеве в домейни rxlink_clk и rxframe_clk.

Нулиране на сигнала	Посока	Описание
		Портът на секвенсора за нулиране 1 reset_out4 нулира j204c_rx_rst_n. Това нулиране деактивира, ако основният PLL е заключен и сигналите rx_pma_ready и rx_ready се потвърждават.
j204c_tx_rst_ack_n	Вътрешен	Нулирайте сигнала за ръкостискане с j204c_tx_rst_n.
j204c_rx_rst_ack_n	Вътрешен	Нулирайте сигнала за ръкостискания с j204c_rx_rst_n.

Фигура 8. Времева диаграма за дизайн Example Нулира

F-Tile JESD204C Design Example Сигнали

Таблица 15. Сигнали на системния интерфейс

Сигнал	Посока	Описание
Часовници и нулиране
mgmt_clk	Вход	100 MHz часовник за управление на системата.
refclk_xcvr	Вход	Референтен часовник за F-tile UX QUAD и System PLL. Еквивалент на скорост на предаване на данни/коефициент от 33.
refclk_core	Вход	Основен PLL референтен часовник. Прилага същата тактова честота като refclk_xcvr.
in_sysref	Вход	SYSREF сигнал от външен SYSREF генератор за изпълнение на JESD204C Подклас 1.
sysref_out	Изход	Сигнал SYSREF за внедряване на подклас 204 на JESD1C, генериран от устройството FPGA за проектиране на пр.ampсамо за инициализация на връзката.

 

Сигнал	Посока	Описание
SPI
spi_SS_n[2:0]	Изход	Активен нисък, SPI подчинен сигнал за избор.
spi_SCLK	Изход	SPI сериен часовник.
spi_sdio	Вход/Изход	Изходни данни от главния към външен подчинен. Входни данни от външен подчинен към главен.

Сигнал	Посока	Описание
Забележка:Когато опцията Генериране на 3-проводен SPI модул е ​​активирана.
spi_MISO Забележка: Когато опцията Генериране на 3-проводен SPI модул не е активирана.	Вход	Входни данни от външен подчинен към SPI master.
spi_MOSI Забележка: Когато опцията Генериране на 3-проводен SPI модул не е активирана.	Изход	Изходни данни от SPI master към външния slave.

 

Сигнал	Посока	Описание
ADC / DAC
tx_serial_data[LINK*L-1:0]	Изход	Диференциални високоскоростни серийни изходни данни към DAC. Часовникът е вграден в серийния поток от данни.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Вход	Диференциални високоскоростни серийни входни данни от ADC. Часовникът се възстановява от серийния поток от данни.
rx_serial_data_n[LINK*L-1:0]

 

Сигнал	Посока	Описание
I/O с общо предназначение
user_led [3:0]	Изход	Показва състоянието за следните условия: [0]: SPI програмирането е извършено [1]: Грешка при TX връзка [2]: Грешка при RX връзка [3]: Грешка при проверка на модел за поточно предаване на данни на Avalon
user_dip [3:0]	Вход	Вход на DIP превключвател за потребителски режим: [0]: Вътрешен сериен loopback активиран [1]: Разрешаване на SYSREF, генерирано от FPGA [3:2]: Запазено

 

Сигнал	Посока	Описание
Извън лента (OOB) и състояние
rx_patchk_data_грешка[LINK-1:0]	Изход	Когато този сигнал е заявен, той показва, че програмата за проверка на шаблони е открила грешка.
rx_link_error[LINK-1:0]	Изход	Когато този сигнал е заявен, той показва, че JESD204C RX IP е заявил прекъсване.
tx_link_error[LINK-1:0]	Изход	Когато този сигнал е заявен, той показва, че JESD204C TX IP е заявил прекъсване.
emb_lock_out	Изход	Когато се подаде този сигнал, той показва, че JESD204C RX IP е постигнал EMB заключване.
sh_lock_out	Изход	Когато се подаде този сигнал, той показва, че JESD204C RX IP синхронизиращият хедър е заключен.

 

Сигнал	Посока	Описание
Avalon Streaming
rx_avst_valid[LINK-1:0]	Вход	Показва дали конверторът sampфайловете към приложния слой са валидни или невалидни. 0: Данните са невалидни 1: Данните са валидни
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Вход	Конвертор sampфайлове към приложния слой.

F-Tile JESD204C Design Example Контролни регистри

Дизайнът F-Tile JESD204C exampрегистрите в ED контролния блок използват байтово адресиране (32 бита).

Таблица 16. Дизайн Прample Адресна карта
Тези 32-битови ED контролни блокови регистри са в домейна mgmt_clk.

Компонент	Адрес
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI контрол	0x0102_0000 – 0x0102_001F
PIO контрол	0x0102_0020 – 0x0102_002F
Състояние на PIO	0x0102_0040 – 0x0102_004F
Нулиране на секвенсор 0	0x0102_0100 – 0x0102_01FF
Нулиране на секвенсор 1	0x0102_0200 – 0x0102_02FF
Контрол на ЕД	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP трансивър PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Таблица 17. Тип и дефиниция на достъп до регистър
Тази таблица описва типа достъп до регистър за IP адреси на Intel FPGA.

Тип достъп	Определение
RO/V	Софтуер само за четене (без ефект върху запис). Стойността може да варира.
RW	Софтуерът чете и връща текущата битова стойност. Софтуерът записва и настройва бита на желаната стойност.
RW1C	Софтуерът чете и връща текущата битова стойност. Софтуерът пише 0 и няма ефект. Софтуерът записва 1 и изчиства бита до 0, ако битът е зададен на 1 от хардуера. Хардуерът задава бита на 1. Софтуерното изчистване има по-висок приоритет от хардуерния набор.

Таблица 18. ED Control Address Map

Офсет	Регистрирайте име
0x00	rst_ctl
0x04	rst_sts0
продължи…

Офсет	Регистрирайте име
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Таблица 19. Регистри за управление и състояние на ED контролен блок

Байт Офсет	Регистрирайте се	Име	Достъп	Нулиране	Описание
0x00	rst_ctl	първо_утвърждаване	RW	0x0	Нулиране на управлението. [0]: Напишете 1, за да заявите нулиране. (hw_rst) Напишете 0 отново, за да деактивирате нулиране. [31:1]: Запазено.
0x04	rst_sts0	първи_статус	RO/V	0x0	Нулиране на състоянието. [0]: Основен PLL заключен статус. [31:1]: Запазено.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	Състояние на откриване на край на SYSREF за вътрешен или външен генератор на SYSREF. [0]: Стойност 1 Показва нарастващ фронт на SYSREF за операция от подклас 1. Софтуерът може да запише 1, за да изчисти този бит, за да активира ново откриване на ръбове на SYSREF. [31:1]: Запазено.
0x40	sysref_ctl	sysref_contr ol	RW	Дуплексен път на данни Еднократен изстрел: 0x00080	SYSREF контрол. Обърнете се към Таблица 10 на страница 17 за повече информация относно използването на този регистър.
				Периодично:	Забележка: Нулираната стойност зависи от
				0x00081	типът SYSREF и F-Tile
				Gapped- периодичен:	Настройки на параметрите на пътя за IP данни JESD204C.
				0x00082
				TX или RX данни
				път
				Един удър:
				0x00000
				Периодично:
				0x00001
				Gapped-
				периодичен:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Състояние SYSREF. Този регистър съдържа най-новия период на SYSREF и настройки на работния цикъл на вътрешния генератор на SYSREF. Обърнете се към Таблица 9 на страница 16 за правната стойност на периода и работния цикъл на SYSREF.
продължи…

Байт Офсет	Регистрирайте се	Име	Достъп	Нулиране	Описание
					[8:0]: период на SYSREF. Когато стойността е 0xFF, SYSREF период = 255 Когато стойността е 0x00, периодът SYSREF = 256. [17:9]: работен цикъл на SYSREF. [31:18]: Запазено.
0x80	tst_ctl	tst_control	RW	0x0	Тестови контрол. Използвайте този регистър, за да активирате различни тестови шаблони за генератора на шаблони и инструмента за проверка. [1:0] = Запазено поле [2] = ramp_test_ctl 1'b0 = Активира PRBS генератор на шаблони и проверка 1'b1 = Позволява ramp генератор на модели и проверка [31:3]: Запазено.
0x8c	tst_err0	tst_грешка	RW1C	0x0	Флаг за грешка за Връзка 0. Когато битът е 1'b1, това показва, че е възникнала грешка. Трябва да отстраните грешката, преди да запишете 1'b1 в съответния бит, за да изчистите флага за грешка. [0] = Грешка при проверка на шаблони [1] = tx_link_error [2] = rx_link_error [3] = Грешка при проверка на шаблони на команди [31:4]: Резервирано.

История на ревизиите на документа за F-Tile JESD204C Intel FPGA IP Design Example Ръководство за потребителя

Версия на документа	Intel Quartus Prime версия	IP версия	Промени
2021.10.11	21.3	1.0.0	Първоначално издание.

Документи / Ресурси

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Ръководство за потребителя F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP дизайн Прample, дизайн Example

Референции

• Ръководство за потребителя