F-Tile JESD204C 인텔 FPGA IP 디자인 Example 사용자 가이드

참조	설명
F-Tile JESD204C Intel FPGA IP 사용자 가이드	F-Tile JESD204C Intel FPGA IP에 대한 정보를 제공합니다.
F-Tile JESD204C Intel FPGA IP 릴리스 노트	특정 릴리스에서 F-Tile JESD204C F-Tile JESD204C에 대한 변경 사항을 나열합니다.
Intel Agilex 장치 데이터 시트	이 문서에서는 Intel Agilex 장치의 전기적 특성, 스위칭 특성, 구성 사양 및 타이밍에 대해 설명합니다.

약어 및 용어집

표 2. 약어 목록

두문자어	확장
LEMC	로컬 확장 다중 블록 클록
FC	프레임 클럭 속도
애드디씨	아날로그-디지털 변환기
디에이치디에이치(DAC)	디지털-아날로그 변환기
디에스피(DSP)	디지털 신호 프로세서
TX	송신기
RX	수화기

두문자어	확장
DLL	데이터 링크 계층
사회공헌	제어 및 상태 레지스터
크루	시계 및 재설정 장치
정보보안	인터럽트 서비스 루틴
선입선출(FIFO)	선입선출
세르데스	직렬 변환기 역직렬 변환기
전자통신	오류 수정 코드
독립 단기 치료소	Forward Error Correction
세르	단일 오류 감지(ECC에서 수정 가능)
DERR	이중 오류 감지(ECC에서는 치명적)
프롤레타리아	의사 난수 이진 시퀀스
스코틀랜드 사람	미디어 액세스 컨트롤러. MAC에는 프로토콜 하위 계층, 전송 계층 및 데이터 링크 계층이 포함됩니다.
물리	물리 계층. PHY에는 일반적으로 물리 계층, SERDES, 드라이버, 수신기 및 CDR이 포함됩니다.
PC(전자제품)	물리적 코딩 하위 계층
피엠에이	물리적 매체 부착
리브디	RX 버퍼 지연
UI	단위 간격 = 직렬 비트의 지속 시간
RBD 수	RX 버퍼 지연 최신 레인 도착
RBD 오프셋	RX 버퍼 지연 출시 기회
SH	동기화 헤더
TL	전송 계층
EMIB	임베디드 멀티다이 인터커넥트 브리지

표 3. 용어집 목록

용어	설명
변환기 장치	ADC 또는 DAC 변환기
논리 장치	FPGA 또는 ASIC
팔중주	8/64 인코더에 대한 입력 역할을 하고 디코더에서 출력되는 66비트 그룹
조금씩 깨물다	JESD4C 사양의 기본 작업 단위인 204비트 세트
차단하다	66/64 인코딩 방식으로 생성된 66비트 기호
라인 속도	직렬 링크의 유효 데이터 속도 차선 속도 = (Mx Sx N'x 66/64 x FC) / L
링크 시계	링크 클럭 = 차선 라인 속도/66.
액자	프레임 정렬 신호를 참조하여 각 옥텟의 위치를 식별할 수 있는 연속 옥텟 집합입니다.
프레임 시계	프레임 속도로 실행되는 시스템 클럭은 1x 및 2x 링크 클럭이어야 합니다.

용어	설명
Samp프레임당 레 클럭	Samp시계당 레, 총 samp변환기 장치의 프레임 클럭에 있는 파일입니다.
LEMC	레인 사이와 외부 참조(SYSREF 또는 하위 클래스 1) 사이에 확장된 다중 블록의 경계를 정렬하는 데 사용되는 내부 시계입니다.
서브 클래스 0	결정론적 대기 시간은 지원되지 않습니다. 데이터는 수신기의 차선 간 왜곡 보정 시 즉시 공개되어야 합니다.
서브 클래스 1	SYSREF를 사용한 결정적 대기 시간.
다중점 링크	2개 이상의 변환기 장치와 장치 간 연결.
64B/66B 인코딩	64비트 데이터를 66비트로 매핑하여 블록을 형성하는 라인 코드입니다. 기본 레벨 데이터 구조는 2비트 동기화 헤더로 시작하는 블록입니다.

표 4. 기호

용어	설명
L	변환기 장치당 레인 수
M	장치당 변환기 수
F	단일 레인의 프레임당 옥텟 수
S	s의 개수amp프레임 사이클당 단일 변환기당 전송된 파일 수
N	변환기 해상도
N'	초당 총 비트 수amp사용자 데이터 형식의 파일
CS	변환당 제어 비트 수ample
CF	링크당 프레임 클럭 주기당 제어 단어 수
HD	고밀도 사용자 데이터 형식
E	확장된 멀티블록의 멀티블록 수

F-Tile JESD204C 인텔 FPGA IP 디자인 Examp빠른 시작 가이드

F-Tile JESD204C Intel FPGA IP 디자인 exampIntel Agilex 장치용 파일은 시뮬레이션 테스트 벤치와 컴파일 및 하드웨어 테스트를 지원하는 하드웨어 설계를 특징으로 합니다.
F-Tile JESD204C 디자인을 생성할 수 있습니다.ampIntel Quartus® Prime Pro Edition 소프트웨어의 IP 카탈로그를 통해 파일을 확인하세요.

그림 1. 개발 StagDesign Ex용ample

디자인 전amp블록 다이어그램

그림 2. F-Tile JESD204C 디자인 Example 상위 수준 블록 다이어그램

디자인 전amp파일은 다음 모듈로 구성됩니다.

플랫폼 디자이너 시스템
- F-타일 JESD204C 인텔 FPGA IP
- JTAG Avalon Master 브리지로
- 병렬 I/O(PIO) 컨트롤러
- 직렬 포트 인터페이스(SPI) - 마스터 모듈 - IOPLL
- SYSREF 생성기
- Examp르 디자인(ED) CSR 관리
- 시퀀서 재설정
시스템 PLL

패턴 생성기
패턴체커

표 5. 설계 Examp파일 모듈

구성 요소	설명
플랫폼 디자이너 시스템	플랫폼 디자이너 시스템은 F-Tile JESD204C IP 데이터 경로 및 지원 주변 장치를 인스턴스화합니다.
F-타일 JESD204C 인텔 FPGA IP	이 플랫폼 디자이너 하위 시스템에는 이중 PHY와 함께 인스턴스화된 TX 및 RX F-Tile JESD204C IP가 포함되어 있습니다.
JTAG Avalon Master 브리지로	이 브리지는 J를 통해 설계의 메모리 매핑된 IP에 대한 시스템 콘솔 호스트 액세스를 제공합니다.TAG 인터페이스.
병렬 I/O(PIO) 컨트롤러	이 컨트롤러는 s에 대한 메모리 매핑 인터페이스를 제공합니다.amp범용 I/O 포트를 연결하고 구동합니다.
SPI 마스터	이 모듈은 컨버터 측의 SPI 인터페이스로 구성 데이터의 직렬 전송을 처리합니다.
SYSREF 생성기	SYSREF 생성기는 링크 클록을 참조 클록으로 사용하고 F-Tile JESD204C IP에 대한 SYSREF 펄스를 생성합니다. 메모: 이 디자인 전amp파일은 SYSREF 생성기를 사용하여 이중 F-Tile JESD204C IP 링크 초기화를 보여줍니다. F-Tile JESD204C 서브클래스 1 시스템 레벨 애플리케이션에서는 장치 클럭과 동일한 소스에서 SYSREF를 생성해야 합니다.
IOPLL	이 디자인 전amp파일은 IOPLL을 사용하여 F-Tile JESD204C IP로 데이터를 전송하기 위한 사용자 시계를 생성합니다.
ED 제어 CSR	이 모듈은 SYSREF 감지 제어 및 상태, 테스트 패턴 제어 및 상태를 제공합니다.
시퀀서 재설정	이 디자인 전amp파일은 2개의 재설정 시퀀서로 구성됩니다. 재설정 시퀀스 0 - TX/RX Avalon® 스트리밍 도메인, Avalon 메모리 매핑 도메인, 코어 PLL, TX PHY, TX 코어 및 SYSREF 생성기에 대한 재설정을 처리합니다. 재설정 시퀀스 1 - RX PHY 및 RX 코어에 대한 재설정을 처리합니다.
시스템 PLL	F 타일 하드 IP 및 EMIB 교차를 위한 기본 클록 소스입니다.
패턴 생성기	패턴 생성기는 PRBS 또는 r을 생성합니다.amp 무늬.
패턴체커	패턴 검사기는 PRBS 또는 r을 확인합니다.amp 패턴을 수신하고 데이터 불일치를 발견하면 오류에 플래그를 지정합니다.amp르.

소프트웨어 요구 사항

인텔은 다음 소프트웨어를 사용하여 디자인을 테스트합니다.ampLinux 시스템의 파일:

Intel Quartus Prime Pro Edition 소프트웨어
Questa*/ModelSim* 또는 VCS*/VCS MX 시뮬레이터

디자인 생성

디자인을 생성하려면 exampIP 매개변수 편집기의 파일:

Intel Agilex F-타일 장치 제품군을 대상으로 하는 프로젝트를 생성하고 원하는 장치를 선택합니다.
IP 카탈로그, 도구 ➤ IP 카탈로그에서 F-Tile JESD204C Intel FPGA IP를 선택합니다.
사용자 지정 IP 변형에 대한 최상위 이름과 폴더를 지정합니다. 확인을 클릭하세요. 매개변수 편집기는 최상위 수준의 .ip를 추가합니다. file 현재 프로젝트에 자동으로. .ip를 수동으로 추가하라는 메시지가 표시되는 경우 file 프로젝트에서 프로젝트 ➤ 추가/제거를 클릭합니다. Files를 프로젝트에 추가하려면 file.
Ex 아래ample 디자인 탭에서 디자인을 지정합니다. exampDesign Ex에 설명된 파일 매개변수amp르 매개변수.
Ex 생성을 클릭합니다.amp르 디자인.

소프트웨어는 모든 디자인을 생성합니다 files는 하위 디렉토리에 있습니다. 이것들 file시뮬레이션과 컴파일을 실행하려면 가 필요합니다.

디자인 전amp파일 매개변수
F-Tile JESD204C Intel FPGA IP 매개변수 편집기에는 Examp디자인을 생성하기 전에 특정 매개변수를 지정할 수 있는 디자인 탭amp르.

표 6. Ex의 매개변수amp디자인 탭

매개변수	옵션	설명
디자인 선택	시스템 콘솔 제어 없음	디자인 ex에 액세스하려면 시스템 콘솔 컨트롤을 선택하세요.amp시스템 콘솔을 통한 파일 데이터 경로.
시뮬레이션	켜기, 끄기	필요한 IP를 생성하려면 IP를 켜십시오. file설계 시뮬레이션을 위한 samp르.
합성	켜기, 끄기	필요한 IP를 생성하려면 IP를 켜십시오. fileIntel Quartus Prime 컴파일 및 하드웨어 데모용입니다.
HDL 형식 (시뮬레이션용)	베릴로그 VDHL	RTL의 HDL 형식을 선택하세요. file시뮬레이션을 위한 것입니다.
HDL 형식 (합성용)	Verilog 전용	RTL의 HDL 형식을 선택하세요. file합성을위한 것입니다.

매개변수	옵션	설명
3선 SPI 모듈 생성	켜기, 끄기	3선 대신 4선 SPI 인터페이스를 활성화하려면 켜십시오.
Sysref 모드	한 번의 기회 주기적 간격이 있는 주기	설계 요구 사항 및 타이밍 유연성에 따라 SYSREF 정렬을 원샷 펄스 모드, 주기적 또는 갭 주기적으로 설정할지 여부를 선택하십시오. 원샷 - SYSREF를 원샷 펄스 모드로 활성화하려면 이 옵션을 선택합니다. sysref_ctrl[17] 레지스터 비트의 값은 0입니다. F-Tile JESD204C IP 재설정이 해제된 후 원샷 SYSREF 펄스에 대해 sysref_ctrl[17] 레지스터의 값을 0에서 1로 변경한 다음 0으로 변경합니다. 주기적 - 주기적 모드의 SYSREF는 듀티 사이클이 50:50입니다. SYSREF 기간은 ESYSREF_MULP입니다. Gapped periodic - SYSREF에는 1 링크 클록 사이클 단위로 프로그래밍 가능한 듀티 사이클이 있습니다. SYSREF 기간은 ESYSREF_MULP입니다. 범위를 벗어난 듀티 사이클 설정의 경우 SYSREF 생성 블록은 자동으로 50:50 듀티 사이클을 추론해야 합니다. 참조 SYSREF 발전기 SYSREF에 대한 자세한 내용은 섹션을 참조하세요. 기간.
보드 선택	없음	디자인에 맞는 보드를 선택하세요.amp르. 없음 - 이 옵션은 설계의 하드웨어 측면을 제외합니다.amp르. 모든 핀 할당은 가상 핀으로 설정됩니다.
테스트 패턴	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	패턴 생성기와 체커 테스트 패턴을 선택합니다. 패턴 생성기 - JESD204C는 데이터당 PRBS 패턴 생성기를 지원합니다.amp르. 이는 데이터의 너비가 N+CS 옵션임을 의미합니다. PRBS 패턴 생성기 및 검사기는 데이터 생성에 유용합니다.amp테스트용 파일 자극이며 ADC/DAC 변환기의 PRBS 테스트 모드와 호환되지 않습니다. Ramp 패턴 생성기 - JESD204C 링크 계층은 정상적으로 작동하지만 나중에 전송이 비활성화되고 포맷터의 입력이 무시됩니다. 각 레인은 0x00에서 0xFF까지 증가한 다음 반복되는 동일한 옥텟 스트림을 전송합니다. 아르 자형amp 패턴 테스트는 prbs_test_ctl에 의해 활성화됩니다. PRBS 패턴 검사기 - JESD204C PRBS 스크램블러는 자체 동기화되며 IP 코어가 링크를 디코딩할 수 있을 때 스크램블링 시드가 이미 동기화된 것으로 예상됩니다. PRBS 스크램블링 시드는 자체 초기화에 8옥텟을 차지합니다. Ramp 패턴 검사기 - JESD204C 스크램블링은 자체 동기화되며 IP 코어가 링크를 디코딩할 수 있을 때 스크램블링 시드가 이미 동기화된 것으로 예상됩니다. 첫 번째 유효한 옥텟은 r로 로드됩니다.amp 초기 값. 후속 데이터는 최대 0xFF까지 증가하고 0x00으로 롤오버되어야 합니다. 아르 자형amp 패턴 검사기는 모든 차선에서 동일한 패턴을 확인해야 합니다.
내부 직렬 루프백 활성화	켜기, 끄기	내부 직렬 루프백을 선택합니다.
명령 채널 활성화	켜기, 끄기	명령 채널 패턴을 선택합니다.

디렉토리 구조
F-Tile JESD204C 디자인 examp파일 디렉토리에 생성된 내용이 포함되어 있음 files 디자인 전amp레.

그림 3. F-Tile JESD204C Intel Agilex Design Ex의 디렉터리 구조ample

표 7. 디렉토리 Files

폴더	Files
편집/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
시뮬레이션/멘토	모델심_sim.tcl tb_top_waveform.do
시뮬레이션/시놉시스	VCs는 vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Design Ex 시뮬레이션amp르 테스트벤치

디자인 전amp테스트벤치는 생성된 디자인을 시뮬레이션합니다.

그림 4. 절차

설계를 시뮬레이션하려면 다음 단계를 수행하십시오.

작업 디렉토리를 다음으로 변경하십시오.ample_design_directory>/시뮬레이션/ .
명령줄에서 시뮬레이션 스크립트를 실행합니다. 아래 표에는 지원되는 시뮬레이터를 실행하는 명령이 나와 있습니다.

모의 실험 장치	명령
퀘스타/모델심	vsim -do modelsim_sim.tcl
퀘스타/모델심	vsim -c -do modelsim_sim.tcl(Questa/ModelSim GUI 제외)
브이씨에스(VCS)	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

시뮬레이션은 실행의 성공 여부를 나타내는 메시지로 끝납니다.

그림 5. 성공적인 시뮬레이션
이 그림은 VCS 시뮬레이터의 성공적인 시뮬레이션 메시지를 보여줍니다.

디자인 Ex 컴파일ample

컴파일 전용 ex를 컴파일하려면amp프로젝트를 진행하려면 다음 단계를 따르세요.

컴파일 디자인 보장amp세대가 완성되었습니다.

Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime Pro Edition 프로젝트를 엽니다.ample_디자인_디렉토리>/ed/quartus.
처리 메뉴에서 컴파일 시작을 클릭합니다.

F-Tile JESD204C Design Ex에 대한 자세한 설명ample

F-Tile JESD204C 디자인 examp파일은 루프백 모드를 사용한 데이터 스트리밍 기능을 보여줍니다.
원하는 매개변수 설정을 지정하고 설계를 생성할 수 있습니다.amp르.
디자인 전amp파일은 기본 및 PHY 변형 모두에 대해 이중 모드에서만 사용할 수 있습니다. 기본만 또는 PHY만 변형을 선택할 수 있지만 IP는 설계를 생성합니다.ample는 Base와 PHY 모두에 사용됩니다.

메모: 일부 높은 데이터 속도 구성은 타이밍에 실패할 수 있습니다. 타이밍 오류를 방지하려면 F-Tile JESD204C Intel FPGA IP 매개변수 편집기의 구성 탭에서 낮은 프레임 클록 주파수 승수(FCLK_MULP) 값을 지정하는 것이 좋습니다.

시스템 구성 요소

F-Tile JESD204C 디자인 examp파일은 시스템 콘솔 지원 여부에 관계없이 하드 제어 장치를 사용하는 소프트웨어 기반 제어 흐름을 제공합니다.

디자인 전amp파일은 내부 및 외부 루프백 모드에서 자동 링크를 활성화합니다.

JTAG 아발론 마스터 브릿지까지
JTAG Avalon Master Bridge에 대한 호스트 시스템 간 연결을 제공하여 J를 통해 메모리 매핑된 F-Tile JESD204C IP와 주변 장치 IP 제어 및 상태 레지스터에 액세스합니다.TAG 인터페이스.

그림 6. J가 있는 시스템TAG Avalon Master Bridge Core로

메모: 시스템 클럭은 J보다 최소 2배 빨라야 합니다.TAG 시계. 이 디자인에서 시스템 클럭은 mgmt_clk(100MHz)입니다.amp르.

병렬 I/O(PIO) 코어
Avalon 인터페이스를 갖춘 병렬 입출력(PIO) 코어는 Avalon 메모리 매핑 슬레이브 포트와 범용 I/O 포트 사이에 메모리 매핑 인터페이스를 제공합니다. I/O 포트는 온칩 사용자 로직에 연결되거나 FPGA 외부 장치에 연결되는 I/O 핀에 연결됩니다.

그림 7. 입력 포트, 출력 포트 및 IRQ 지원을 갖춘 PIO 코어
기본적으로 플랫폼 디자이너 구성 요소는 IRQ(Interrupt Service Line)를 비활성화합니다.

PIO I/O 포트는 최상위 HDL에 할당됩니다. file (입력 포트의 경우 io_ 상태, 출력 포트의 경우 io_ 제어)

아래 표에서는 개발 키트의 DIP 스위치 및 LED에 대한 상태 및 제어 I/O 포트의 신호 연결을 설명합니다.

표 8. PIO 코어 I/O 포트

포트	조금	신호
외항	0	USER_LED SPI 프로그래밍 완료
외항	31시 1분	예약된
In_port	0	USER_DIP 내부 직렬 루프백 활성화 꺼짐 = 1 켜짐 = 0
	1	USER_DIP FPGA 생성 SYSREF 활성화 꺼짐 = 1 켜짐 = 0
	31시 2분	예약된.

SPI 마스터
SPI 마스터 모듈은 IP 카탈로그 표준 라이브러리의 표준 플랫폼 디자이너 구성 요소입니다. 이 모듈은 SPI 프로토콜을 사용하여 외부 변환기의 구성을 용이하게 합니다(예:ample, ADC, DAC 및 외부 클록 생성기)는 이러한 장치 내부의 구조화된 레지스터 공간을 통해 생성됩니다.

SPI 마스터에는 Avalon 마스터(J)에 연결되는 Avalon 메모리 매핑 인터페이스가 있습니다.TAG Avalon 메모리 매핑 상호 연결을 통해 Avalon 마스터 브리지로). SPI 마스터는 Avalon 마스터로부터 구성 지침을 받습니다.

SPI 마스터 모듈은 최대 32개의 독립적인 SPI 슬레이브를 제어합니다. SCLK 전송 속도는 20MHz(5로 나눌 수 있음)로 구성됩니다.
이 모듈은 4선, 24비트 폭 인터페이스로 구성됩니다. 3선 SPI 모듈 생성 옵션을 선택한 경우 SPI 마스터의 4선 출력을 3선으로 변환하기 위해 추가 모듈이 인스턴스화됩니다.

IOPLL
IOPLL은 Frame_clk 및 link_clk를 생성하는 데 필요한 클록을 생성합니다. PLL에 대한 참조 클록은 구성 가능하지만 데이터 속도/계수는 33으로 제한됩니다.

예를 들어 디자인amp24.33024Gbps의 데이터 전송률을 지원하는 파일의 경우, Frame_clk 및 link_clk의 클럭 속도는 368.64MHz입니다.
예를 들어 디자인amp32Gbps의 데이터 전송률을 지원하는 파일의 경우, Frame_clk 및 link_clk의 클럭 속도는 484.848MHz입니다.

SYSREF 생성기
SYSREF는 F-Tile JESD204C 인터페이스를 갖춘 데이터 변환기의 중요한 타이밍 신호입니다.

ex 디자인의 SYSREF 생성기amp파일은 이중 JESD204C IP 링크 초기화 데모 목적으로만 사용됩니다. JESD204C 서브클래스 1 시스템 레벨 애플리케이션에서는 장치 클럭과 동일한 소스에서 SYSREF를 생성해야 합니다.

F-Tile JESD204C IP의 경우 SYSREF 제어 레지스터의 SYSREF 승수(SYSREF_MULP)는 E 매개변수의 n 정수 배수인 SYSREF 기간을 정의합니다.

E*SYSREF_MULP ≤16을 보장해야 합니다. 예를 들어ample, E=1인 경우 SYSREF_MULP의 적법한 설정은 1~16 이내여야 하고, E=3인 경우 SYSREF_MULP의 적법한 설정은 1~5 이내여야 합니다.

메모: 범위를 벗어난 SYSREF_MULP를 설정하면 SYSREF 생성기가 설정을 SYSREF_MULP=1로 수정합니다.
Ex를 통해 SYSREF 유형을 원샷 펄스, 주기적 또는 갭 주기적으로 원하는지 선택할 수 있습니다.ampF-Tile JESD204C Intel FPGA IP 매개변수 편집기의 디자인 탭.

표 9. Examp주기적 및 간격 있는 주기적 SYSREF 카운터 파일

E	SYSREF_MULP	SYSREF 기간 (ESYSREF_MULP 32)	듀티 사이클	설명
1	1	32	1..31 (프로그래밍 가능)	간격이 있는 주기적
1	1	32	16 (결정된)	주기적
1	2	64	1..63 (프로그래밍 가능)	간격이 있는 주기적
1	2	64	32 (결정된)	주기적
1	16	512	1..511 (프로그래밍 가능)	간격이 있는 주기적
1	16	512	256 (결정된)	주기적
2	3	19	1..191 (프로그래밍 가능)	간격이 있는 주기적
2	3	192	96 (결정된)	주기적
2	8	512	1..511 (프로그래밍 가능)	간격이 있는 주기적
2	8	512	256 (결정된)	주기적
2	9 (불법적인)	64	32 (결정된)	간격이 있는 주기적
2	9 (불법적인)	64	32 (결정된)	주기적

표 10. SYSREF 제어 레지스터
레지스터 설정이 설계를 생성할 때 지정한 설정과 다른 경우 SYSREF 제어 레지스터를 동적으로 재구성할 수 있습니다.amp르. F-Tile JESD204C Intel FPGA IP가 재설정되기 전에 SYSREF 레지스터를 구성하십시오. 외부 SYSREF 생성기를 통해 선택하면
sysref_ctrl[7] 레지스터 비트를 사용하면 SYSREF 유형, 승수, 듀티 사이클 및 위상에 대한 설정을 무시할 수 있습니다.

비트	기본값	설명
sysref_ctrl[1:0]	2'b00: 원샷 2'b01: 주기적 2'b10: 간격이 있는 주기	SYSREF 유형. 기본값은 SYSREF 모드 설정에 따라 다릅니다. Examp르 디자인 F-Tile JESD204C Intel FPGA IP 매개변수 편집기의 탭.
sysref_ctrl[6:2]	5'b00001	SYSREF 승수. 이 SYSREF_MULP 필드는 periodic 및 gapped- periodic SYSREF 유형에 적용 가능합니다. F-Tile JESD1C IP가 재설정되기 전에 ESYSREF_MULP 값이 16~204 사이가 되도록 승수 값을 구성해야 합니다. ESYSREF_MULP 값이 이 범위를 벗어나는 경우 승수 값은 기본적으로 5'b00001로 설정됩니다.
sysref_ctrl[7]	이중 데이터 경로: 1'b1 단순 TX 또는 RX 데이터 경로: 1'b0	SYSREF를 선택합니다. 기본값은 Ex의 데이터 경로 설정에 따라 다릅니다.ampF-Tile JESD204C Intel FPGA IP 매개변수 편집기의 디자인 탭. 0: 단순 TX 또는 RX(외부 SYSREF) 1: 이중(내부 SYSREF)
sysref_ctrl[16:8]	9시	SYSREF 유형이 주기적이거나 갭 주기적인 경우 SYSREF 듀티 사이클입니다. F-Tile JESD204C IP가 재설정되기 전에 듀티 사이클을 구성해야 합니다. 최대값 = (ESYSREF_MULP32)-1 예를 들어amp르 : 50% 듀티 사이클 = (ESYSREF_MULP32)/2 이 레지스터 필드를 구성하지 않거나 레지스터 필드를 50 이상으로 구성한 경우 듀티 사이클의 기본값은 0%입니다.
sysref_ctrl[17]	1'b0	SYSREF 유형이 원샷인 경우 수동 제어. SYSREF 신호를 High로 설정하려면 1을 씁니다. SYSREF 신호를 낮게 설정하려면 0을 씁니다. 원샷 모드에서 SYSREF 펄스를 생성하려면 1을 쓴 다음 0을 써야 합니다.
sysref_ctrl[31:18]	22시	예약된.

시퀀서 재설정
이 디자인 전amp파일은 두 개의 재설정 시퀀스로 구성됩니다.

재설정 시퀀스 0 - TX/RX Avalon 스트리밍 도메인, Avalon 메모리 매핑 도메인, 코어 PLL, TX PHY, TX 코어 및 SYSREF 생성기에 대한 재설정을 처리합니다.

재설정 시퀀스 1 - RX PHY 및 RX Core에 대한 재설정을 처리합니다.

3선 SPI
이 모듈은 SPI 인터페이스를 3선으로 변환하는 옵션입니다.

시스템 PLL
F-tile에는 3개의 온보드 시스템 PLL이 있습니다. 이러한 시스템 PLL은 하드 IP(MAC, PCS 및 FEC) 및 EMIB 교차를 위한 기본 클록 소스입니다. 즉, 시스템 PLL 클로킹 모드를 사용할 때 블록은 PMA 클록에 의해 클록되지 않으며 FPGA 코어에서 나오는 클록에 의존하지 않습니다. 각 시스템 PLL은 하나의 주파수 인터페이스와 관련된 클록만 생성합니다. 예를 들어amp즉, 1GHz에서 하나의 인터페이스를 실행하고 500MHz에서 하나의 인터페이스를 실행하려면 두 개의 시스템 PLL이 필요합니다. 시스템 PLL을 사용하면 레인 시계 변경이 이웃 레인에 영향을 주지 않고 모든 레인을 독립적으로 사용할 수 있습니다.
각 시스템 PLL은 8개의 FGT 참조 클럭 중 하나를 사용할 수 있습니다. 시스템 PLL은 기준 클럭을 공유하거나 서로 다른 기준 클럭을 가질 수 있습니다. 각 인터페이스는 사용할 시스템 PLL을 선택할 수 있지만, 일단 선택하면 고정되며 동적 재구성을 사용하여 재구성할 수 없습니다.

관련 정보
F-tile 아키텍처와 PMA 및 FEC Direct PHY IP 사용자 가이드

Intel Agilex F-타일 장치의 시스템 PLL 클로킹 모드에 대한 추가 정보.

패턴 생성기 및 검사기
패턴 생성기와 검사기는 데이터 생성에 유용합니다.amp테스트 목적으로 파일 및 모니터링을 수행합니다.
표 11. 지원되는 패턴 생성기

패턴 생성기	설명
PRBS 패턴 생성기	F-Tile JESD204C 디자인 example PRBS 패턴 생성기는 다음과 같은 다항식을 지원합니다. PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp 패턴 발생기	ramp 패턴 값은 이후의 모든 s에 대해 1씩 증가합니다.amp생성기 너비가 N이고, s의 모든 비트가 0이 되면 XNUMX으로 롤오버됩니다.amp나는 1이다. r을 활성화amp ED 제어 블록의 tst_ctl 레지스터의 비트 1에 2을 기록하여 패턴 생성기를 생성합니다.
명령 채널 ramp 패턴 발생기	F-Tile JESD204C 디자인 example는 명령 채널 r을 지원합니다.amp 레인당 패턴 생성기. ramp 패턴 값은 명령어 1비트당 6씩 증가합니다. 시작 시드는 모든 차선에 걸쳐 증가하는 패턴입니다.

표 12. 지원되는 패턴 검사기

패턴 검사기	설명
PRBS 패턴 검사기	F-Tile JESD204C IP가 기울기 조정을 달성하면 패턴 검사기의 스크램블링 시드가 자체 동기화됩니다. 패턴 검사기에서는 스크램블링 시드가 자체 동기화되기 위해 8옥텟이 필요합니다.
Ramp 패턴 검사기	첫 번째 유효한 데이터amp각 변환기(M)에 대한 le는 r의 초기 값으로 로드됩니다.amp 무늬. 후속 데이터amp값은 각 클록 주기마다 1씩 증가하여 최대값까지 증가한 다음 0으로 롤오버되어야 합니다.

패턴 검사기	설명
	예를 들어ample, S=1, N=16 및 WIDTH_MULP = 2일 때 변환기당 데이터 너비는 S * WIDTH_MULP * N = 32입니다. 최대 데이터 samp파일 값은 0xFFFF입니다. ramp 패턴 검사기는 모든 변환기에서 동일한 패턴이 수신되는지 확인합니다.
명령 채널 ramp 패턴 검사기	F-Tile JESD204C 디자인 example는 명령 채널 r을 지원합니다.amp 패턴 검사기. 수신된 첫 번째 명령어(6비트)가 초기값으로 로드됩니다. 동일한 레인의 후속 명령 단어는 최대 0x3F까지 증가하고 0x00으로 롤오버되어야 합니다. 명령 채널 ramp 패턴 검사기에서 r을 확인합니다.amp 모든 차선에 패턴이 있습니다.

F-Tile JESD204C TX 및 RX IP
이 디자인 전amp파일을 사용하면 각 TX/RX를 단순 모드 또는 이중 모드로 구성할 수 있습니다.
이중 구성을 사용하면 내부 또는 외부 직렬 루프백을 사용하여 IP 기능을 시연할 수 있습니다. IP 내의 CSR은 IP 제어 및 상태 관찰을 허용하도록 최적화되지 않습니다.

F-Tile JESD204C 디자인 Examp르 시계 및 재설정

F-Tile JESD204C 디자인 examp파일에는 시계 및 재설정 신호 세트가 있습니다.

표 13.디자인 전amp르 클락스

시계 신호	방향	설명
mgmt_clk	입력	100MHz 주파수의 LVDS 차동 클록.
refclk_xcvr	입력	데이터 속도/인자 주파수가 33인 트랜시버 기준 클록.
refclk_core	입력	와 동일한 주파수를 갖는 코어 기준 클록 refclk_xcvr.
in_sysref	입력	SYSREF 신호. 최대 SYSREF 주파수는 데이터 속도/(66x32xE)입니다.
sysref_out	산출	SYSREF 신호. 최대 SYSREF 주파수는 데이터 속도/(66x32xE)입니다.
txlink_clk rxlink_clk	내부	데이터 속도/66의 주파수를 갖는 TX 및 RX 링크 클록.
txframe_clk rxframe_clk	내부	데이터 속도/33(FCLK_MULP=2)의 주파수를 갖는 TX 및 RX 프레임 클럭 데이터 속도/66(FCLK_MULP=1)의 주파수를 갖는 TX 및 RX 프레임 클럭
tx_fclk rx_fclk	내부	데이터 속도/66(FCLK_MULP=2)의 주파수를 갖는 TX 및 RX 위상 클록 FCLK_MULP=1일 때 TX 및 RX 위상 클록은 항상 높음(1'b1)입니다.
spi_SCLK	산출	20MHz 주파수의 SPI 전송 속도 클록.

ex 디자인을 로드하면amp파일을 FPGA 장치에 추가하면 내부 ninit_done 이벤트가 J를 보장합니다.TAG Avalon Master 브리지와 다른 모든 블록이 재설정되었습니다.

SYSREF 생성기는 txlink_clk 및 rxlink_clk 클록에 대한 의도적인 비동기 관계를 주입하기 위해 독립적인 재설정 기능을 가지고 있습니다. 이 방법은 외부 클록 칩의 SYSREF 신호를 에뮬레이션하는 데 더 포괄적입니다.

표 14. 디자인 전amp르 재설정

재설정 신호	방향	설명
global_rst_n	입력	J를 제외한 모든 블록에 대한 푸시 버튼 전역 재설정TAG Avalon Master 브리지로 이동합니다.
ninit_done	내부	J에 대한 재설정 릴리스 IP의 출력TAG Avalon Master 브리지로 이동합니다.
edctl_rst_n	내부	ED 제어 블록은 J에 의해 재설정됩니다.TAG Avalon Master 브리지로 이동합니다. hw_rst 및 global_rst_n 포트는 ED 제어 블록을 재설정하지 않습니다.
어휴	내부	ED 제어 블록의 rst_ctl 레지스터에 기록하여 hw_rst를 설정 및 해제합니다. mgmt_rst_in_n은 hw_rst가 선언될 때 선언됩니다.
mgmt_rst_in_n	내부	다양한 IP의 Avalon 메모리 매핑 인터페이스 및 재설정 시퀀서 입력에 대한 재설정: F-Tile JESD20C IP 이중 네이티브 PHY용 j204c_reconfig_reset SPI 마스터용 spi_rst_n PIO 상태 및 제어를 위한 pio_rst_n 재설정 시퀀스 0 및 0의 재설정_in1 포트 global_rst_n, hw_rst 또는 edctl_rst_n 포트는 mgmt_rst_in_n에서 재설정을 선언합니다.
sysref_rst_n	내부	재설정 시퀀서 0 Reset_out2 포트를 사용하여 ED 제어 블록의 SYSREF 생성기 블록을 재설정합니다. 리셋 시퀀서 0 Reset_out2 포트는 코어 PLL이 잠겨 있는 경우 리셋을 해제합니다.
core_pll_rst	내부	리셋 시퀀서 0 Reset_out0 포트를 통해 코어 PLL을 리셋합니다. mgmt_rst_in_n 재설정이 지정되면 코어 PLL이 재설정됩니다.
j204c_tx_avs_rst_n	내부	재설정 시퀀스 204을 통해 F-Tile JESD0C TX Avalon 메모리 매핑 인터페이스를 재설정합니다. TX Avalon 메모리 매핑 인터페이스는 mgmt_rst_in_n이 어설션될 때 어설션합니다.
j204c_rx_avs_rst_n	내부	재설정 시퀀스 204을 통해 F-Tile JESD1C TX Avalon 메모리 매핑 인터페이스를 재설정합니다. RX Avalon 메모리 매핑 인터페이스는 mgmt_rst_in_n이 어설션될 때 어설션합니다.
j204c_tx_rst_n	내부	txlink_clk 및 txframe_clk 도메인에서 F-Tile JESD204C TX 링크 및 전송 계층을 재설정합니다. 재설정 시퀀서 0 Reset_out5 포트는 j204c_tx_rst_n을 재설정합니다. 이 재설정은 코어 PLL이 잠겨 있고 tx_pma_ready 및 tx_ready 신호가 어설션되는 경우 어설션을 해제합니다.
j204c_rx_rst_n	내부	rxlink_clk 및 rxframe_clk 도메인에서 F-Tile JESD204C RX 링크 및 전송 계층을 재설정합니다.

재설정 신호	방향	설명
		재설정 시퀀서 1 Reset_out4 포트는 j204c_rx_rst_n을 재설정합니다. 이 재설정은 코어 PLL이 잠겨 있고 rx_pma_ready 및 rx_ready 신호가 어설션되는 경우 어설션을 해제합니다.
j204c_tx_rst_ack_n	내부	j204c_tx_rst_n을 사용하여 핸드셰이크 신호를 재설정합니다.
j204c_rx_rst_ack_n	내부	j204c_rx_rst_n을 사용하여 핸드셰이크 신호를 재설정합니다.

그림 8. Design Ex의 타이밍 다이어그램amp르 재설정

F-Tile JESD204C 디자인 Examp르 시그널

표 15. 시스템 인터페이스 신호

신호	방향	설명
시계 및 재설정
mgmt_clk	입력	시스템 관리를 위한 100MHz 클럭.
refclk_xcvr	입력	F-tile UX QUAD 및 시스템 PLL용 참조 클럭입니다. 데이터 속도/인수 33과 동일합니다.
refclk_core	입력	코어 PLL 참조 클럭. refclk_xcvr과 동일한 클럭 주파수를 적용합니다.
in_sysref	입력	JESD204C 하위 클래스 1 구현을 위한 외부 SYSREF 생성기의 SYSREF 신호.
sysref_out	산출	설계 Ex용 FPGA 장치에서 생성된 JESD204C Subclass 1 구현을 위한 SYSREF 신호amp파일 링크 초기화 목적으로만 사용됩니다.

신호	방향	설명
에스피에이
spi_SS_n[2:0]	산출	액티브 로우, SPI 슬레이브 선택 신호.
spi_SCLK	산출	SPI 직렬 시계.
spi_sdio	입력/출력	마스터에서 외부 슬레이브로 데이터를 출력합니다. 외부 슬레이브에서 마스터로 데이터를 입력합니다.

신호	방향	설명
메모:3선 SPI 모듈 생성 옵션이 활성화된 경우.
spi_MISO 메모: 3선 SPI 모듈 생성 옵션이 활성화되지 않은 경우.	입력	외부 슬레이브에서 SPI 마스터로 데이터를 입력합니다.
spi_MOSI 메모: 3선 SPI 모듈 생성 옵션이 활성화되지 않은 경우.	산출	SPI 마스터에서 외부 슬레이브로 데이터를 출력합니다.

신호	방향	설명
ADC / DAC
tx_serial_data[LINK*L-1:0]	산출	DAC에 대한 차동 고속 직렬 출력 데이터입니다. 시계는 직렬 데이터 스트림에 내장되어 있습니다.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	입력	ADC의 차동 고속 직렬 입력 데이터입니다. 시계는 직렬 데이터 스트림에서 복구됩니다.
rx_serial_data_n[LINK*L-1:0]

신호	방향	설명
일반 목적 I/O
사용자 주도[3:0]	산출	다음 조건에 대한 상태를 나타냅니다. [0]: SPI 프로그래밍 완료 [1]: TX 링크 오류 [2]: RX 링크 오류 [3]: Avalon 스트리밍 데이터에 대한 패턴 검사기 오류
user_dip[3:0]	입력	사용자 모드 DIP 스위치 입력: [0]: 내부 직렬 루프백 활성화 [1]: FPGA 생성 SYSREF 활성화 [3:2]: 예약됨

신호	방향	설명
대역 외(OOB) 및 상태
rx_patchk_data_error[LINK-1:0]	산출	이 신호가 표시되면 패턴 검사기가 오류를 감지했음을 나타냅니다.
rx_link_error[LINK-1:0]	산출	이 신호가 발생하면 JESD204C RX IP가 인터럽트를 발생했음을 나타냅니다.
tx_link_error[LINK-1:0]	산출	이 신호가 발생하면 JESD204C TX IP가 인터럽트를 발생했음을 나타냅니다.
emb_lock_out	산출	이 신호가 표시되면 JESD204C RX IP가 EMB 잠금을 달성했음을 나타냅니다.
sh_lock_out	산출	이 신호가 표시되면 JESD204C RX IP 동기화 헤더가 잠겨 있음을 나타냅니다.

신호	방향	설명
아발론 스트리밍
rx_avst_valid[LINK-1:0]	입력	변환기가amp애플리케이션 계층에 대한 파일 데이터가 유효하거나 유효하지 않습니다. 0: 데이터가 유효하지 않습니다. 1: 데이터가 유효합니다.
rx_avst_data[(TOTAL_SAMP르*N)-1:0 ]	입력	변환기amp파일 데이터를 애플리케이션 계층으로 보냅니다.

F-Tile JESD204C 디자인 Examp파일 제어 레지스터

F-Tile JESD204C 디자인 exampED 제어 블록의 파일 레지스터는 바이트 주소 지정(32비트)을 사용합니다.

표 16. 디자인 전amp르 주소 지도
이러한 32비트 ED 제어 블록 레지스터는 mgmt_clk 도메인에 있습니다.

요소	주소
F-타일 JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-타일 JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI 제어	0x0102_0000 – 0x0102_001F
PIO 제어	0x0102_0020 – 0x0102_002F
PIO 상태	0x0102_0040 – 0x0102_004F
시퀀서 0 재설정	0x0102_0100 – 0x0102_01FF
시퀀서 1 재설정	0x0102_0200 – 0x0102_02FF
ED 제어	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP 트랜시버 PHY 재구성	0x0200_0000 – 0x023F_FFFF

표 17. 레지스터 액세스 유형 및 정의
이 표에서는 Intel FPGA IP의 레지스터 액세스 유형을 설명합니다.

접근 유형	정의
RO/V	소프트웨어 읽기 전용(쓰기에는 영향을 주지 않음) 값은 다를 수 있습니다.
RW	소프트웨어는 현재 비트 값을 읽고 반환합니다. 소프트웨어는 비트를 원하는 값으로 쓰고 설정합니다.
RW1C	소프트웨어는 현재 비트 값을 읽고 반환합니다. 소프트웨어는 0을 쓰고 아무런 효과가 없습니다. 소프트웨어는 1을 쓰고 비트가 하드웨어에 의해 0로 설정된 경우 비트를 1으로 지웁니다. 하드웨어는 비트를 1로 설정합니다. 소프트웨어 클리어는 하드웨어 세트보다 우선순위가 높습니다.

표 18. ED 제어 주소 맵

오프셋	등록 이름
0x00	rst_ctl
0x04	첫 번째_sts0
*계속되는…*

오프셋	등록 이름
0x10	첫 번째_sts_감지0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

표 19. ED 제어 블록 제어 및 상태 레지스터

바이트 오프셋	등록하다	이름	입장	다시 놓기	설명
0x00	rst_ctl	첫 번째_assert	RW	0x0	제어를 재설정합니다. [0]: 재설정을 주장하려면 1을 씁니다. (hw_rst) 재설정을 해제하려면 0을 다시 씁니다. [31:1]: 예약됨.
0x04	첫 번째_sts0	첫 번째_상태	RO/V	0x0	상태를 재설정합니다. [0]: 코어 PLL 잠금 상태. [31:1]: 예약됨.
0x10	첫 번째_sts_감지0	첫 번째_sts_set	RW1C	0x0	내부 또는 외부 SYSREF 생성기에 대한 SYSREF 에지 감지 상태입니다. [0]: 값 1은 서브클래스 1 작동에 대해 SYSREF 상승 에지가 감지되었음을 나타냅니다. 소프트웨어는 새로운 SYSREF 에지 감지를 활성화하기 위해 이 비트를 지우기 위해 1을 쓸 수 있습니다. [31:1]: 예약됨.
0x40	sysref_ctl	sysref_control	RW	이중 데이터 경로 원샷: 0x00080	SYSREF 제어. 참조하다 표 10 이 레지스터의 사용법에 대한 자세한 내용은 17페이지를 참조하십시오.
				정기:	메모: 재설정 값은 다음에 따라 다릅니다.
				0x00081	SYSREF 유형 및 F-Tile
				Gapped-주기적:	JESD204C IP 데이터 경로 매개변수 설정.
				0x00082
				TX 또는 RX 데이터
				길
				한 번의 기회:
				0x00000
				정기:
				0x00001
				갭-
				주기적:
				0x00002
0x44	sysref_sts	sysref_statu	RO/V	0x0	SYSREF 상태. 이 레지스터에는 내부 SYSREF 생성기의 최신 SYSREF 기간 및 듀티 사이클 설정이 포함되어 있습니다. 참조하다 표 9 SYSREF 기간 및 듀티 사이클의 법적 값은 16페이지를 참조하십시오.
*계속되는…*

바이트 오프셋	등록하다	이름	입장	다시 놓기	설명
					[8:0]: SYSREF 기간. 값이 0xFF일 때, SYSREF 기간 = 255 값이 0x00인 경우 SYSREF 기간 = 256. [17:9]: SYSREF 듀티 사이클. [31:18]: 예약됨.
0x80	tst_ctl	tst_control	RW	0x0	테스트 제어. 패턴 생성기와 검사기에 대해 다양한 테스트 패턴을 활성화하려면 이 레지스터를 사용합니다. [1:0] = 예약된 필드 [2] = ramp_test_ctl 1'b0 = PRBS 패턴 생성기 및 검사기 활성화 1'b1 = r 활성화amp 패턴 생성기 및 검사기 [31:3]: 예약됨.
0x8c	tst_err0	tst_error	RW1C	0x0	링크 0에 대한 오류 플래그입니다. 비트가 1'b1이면 오류가 발생했음을 나타냅니다. 오류 플래그를 지우려면 해당 비트에 1'b1을 쓰기 전에 오류를 해결해야 합니다. [0] = 패턴 검사기 오류 [1] = tx_link_error [2] = rx_link_error [3] = 명령 패턴 검사기 오류 [31:4]: 예약됨.

F-Tile JESD204C Intel FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드

문서 버전	인텔 Quatus 프라임 버전	IP 버전	변화
2021.10.11	21.3	1.0.0	최초 출시.

문서 / 리소스

인텔 F-Tile JESD204C 인텔 FPGA IP 디자인 Example [PDF 파일] 사용자 가이드
F-Tile JESD204C 인텔 FPGA IP 디자인 Example, F-Tile JESD204C, Intel FPGA IP 디자인 Examp르, IP 디자인 Examp르, 디자인 엑스ample

참고문헌

사용자 설명서

F-Tile JESD204C 인텔 FPGA IP 디자인 Example

F-Tile JESD204C Intel® FPGA IP Design Ex 정보ample 사용자 가이드

대상 청중