F-Tile JESD204C Intel FPGA IP ဒီဇိုင်းထွample
F-Tile JESD204C Intel® FPGA IP Design Ex အကြောင်းample အသုံးပြုသူလမ်းညွှန်
ဤအသုံးပြုသူလမ်းညွှန်သည် အင်္ဂါရပ်များ၊ အသုံးပြုမှုလမ်းညွှန်ချက်များနှင့် ဒီဇိုင်းဟောင်းအကြောင်း အသေးစိတ်ဖော်ပြချက်တို့ကို ပေးပါသည်။ampIntel Agilex™ စက်များကို အသုံးပြု၍ F-Tile JESD204C Intel® FPGA IP အတွက် les။
ရည်ရွယ်ထားသော ပရိသတ်
ဤစာရွက်စာတမ်းသည်-
- စနစ်အဆင့် ဒီဇိုင်းရေးဆွဲခြင်းအဆင့်တွင် IP ရွေးချယ်မှုပြုလုပ်ရန် ဒီဇိုင်းဗိသုကာပညာရှင်
- IP ကို ၎င်းတို့၏ စနစ်အဆင့် ဒီဇိုင်းတွင် ပေါင်းစပ်သောအခါ ဟာ့ဒ်ဝဲဒီဇိုင်နာများ
- စနစ်အဆင့် သရုပ်ဖော်ခြင်း နှင့် ဟာ့ဒ်ဝဲအတည်ပြုခြင်း အဆင့်အတွင်း မှန်ကန်ကြောင်း အင်ဂျင်နီယာများ
ဆက်စပ်စာရွက်စာတမ်းများ
အောက်ဖော်ပြပါဇယားသည် F-Tile JESD204C Intel FPGA IP နှင့် ပတ်သက်သည့် အခြားရည်ညွှန်းစာရွက်စာတမ်းများကို ဖော်ပြပါသည်။
ဇယား ၁။ ဆက်စပ်စာရွက်စာတမ်းများ
| အကိုးအကား | ဖော်ပြချက် |
| F-Tile JESD204C Intel FPGA IP အသုံးပြုသူလမ်းညွှန် | F-Tile JESD204C Intel FPGA IP အကြောင်း အချက်အလက်ကို ပေးသည်။ |
| F-Tile JESD204C Intel FPGA IP ထုတ်ဝေမှုမှတ်စုများ | F-Tile JESD204C F-Tile JESD204C အတွက် ပြုလုပ်ထားသော အပြောင်းအလဲများကို စာရင်းပြုစုပါ။ |
| Intel Agilex စက်ပစ္စည်းဒေတာစာရွက် | ဤစာရွက်စာတမ်းသည် လျှပ်စစ်ဝိသေသလက္ခဏာများ၊ ကူးပြောင်းခြင်းဝိသေသလက္ခဏာများ၊ ဖွဲ့စည်းမှုပုံစံသတ်မှတ်ချက်များနှင့် Intel Agilex စက်ပစ္စည်းများအတွက် အချိန်အချိန်ကို ဖော်ပြသည်။ |
အတိုကောက်နှင့် ဝေါဟာရများ
ဇယား ၂။ အတိုကောက် စာရင်း
| အတိုကောက် | ချဲ့ထွင်ခြင်း။ |
| LEMC | Local Extended Multiblock နာရီ |
| FC | ဘောင်နာရီနှုန်း |
| ADC | Analog မှ Digital Converter |
| DAC | ဒစ်ဂျစ်တယ်မှ Analog Converter |
| DSP | ဒစ်ဂျစ်တယ် အချက်ပြ ပရိုဆက်ဆာ |
| TX | Transmitter |
| RX | လက်ခံသူ |
| အတိုကောက် | ချဲ့ထွင်ခြင်း။ |
| DLL | ဒေတာချိတ်ဆက်မှုအလွှာ |
| CSR | ထိန်းချုပ်မှုနှင့် အခြေအနေကို မှတ်ပုံတင်ပါ။ |
| CRU | နာရီနှင့် Reset ယူနစ် |
| ISR | ဝန်ဆောင်မှုပုံမှန်ကြားဖြတ် |
| FIFO | ပထမ-ဦးစွာ-ပထမ-ထွက် |
| SERDES | Serializer Deserializer |
| ECC | ကုဒ်ကိုပြင်ခြင်း အမှား |
| FEC | ရှေ့သို့အမှားပြင်ဆင်ချက် |
| SERR | တစ်ခုတည်းသောအမှားရှာဖွေတွေ့ရှိခြင်း (ECC တွင်၊ ပြုပြင်နိုင်သော) |
| DERR | အမှားနှစ်ချက်ထောက်လှမ်းခြင်း (ECC တွင်၊ သေဆုံးနိုင်သည်) |
| PRBS | Pseudorandom binary sequence |
| မက် | Media Access Controller MAC တွင် ပရိုတိုကောအခွဲအလွှာ၊ သယ်ယူပို့ဆောင်ရေးအလွှာနှင့် ဒေတာလင့်ခ်အလွှာတို့ ပါဝင်သည်။ |
| PHY | ရုပ်ပိုင်းဆိုင်ရာအလွှာ။ PHY တွင် ပုံမှန်အားဖြင့် ရုပ်ပိုင်းဆိုင်ရာအလွှာ၊ SERDES၊ ယာဉ်မောင်းများ၊ လက်ခံသူများနှင့် CDR တို့ ပါဝင်ပါသည်။ |
| PCS | Physical Coding Sub-layer |
| PMA | ရူပအလယ်အလတ် တွယ်တာမှု |
| RBD | RX Buffer နှောင့်နှေးခြင်း။ |
| UI | ယူနစ်ကြားကာလ = အမှတ်စဉ်ဘစ်၏ ကြာချိန် |
| RBD အရေအတွက် | RX Buffer နှောင့်နှေးမှု နောက်ဆုံးထွက်ရှိမှု |
| RBD နှိမ်သည်။ | RX Buffer နှောင့်နှေးမှုလွှတ်ပေးရန်အခွင့်အလမ်း |
| SH | စင့်ခ်ခေါင်းစီး |
| TL | သယ်ယူပို့ဆောင်ရေးအလွှာ |
| EMIB | Multi-die Interconnect Bridge ကို ထည့်သွင်းထားသည်။ |
ဇယား ၃။ ဝေါဟာရစာရင်း
| ဖိုးသူတော် | ဖော်ပြချက် |
| Converter ကိရိယာ | ADC သို့မဟုတ် DAC converter |
| ယုတ္တိဗေဒ ကိရိယာ | FPGA သို့မဟုတ် ASIC |
| Octet | 8 bits အုပ်စုတစ်စု၊ 64/66 ကုဒ်ဒါသို့ ထည့်သွင်းပြီး ဒီကုဒ်ဒါမှ အထွက်အဖြစ် လုပ်ဆောင်သည် |
| ကိုက်စားသည်။ | JESD4C သတ်မှတ်ချက်များ၏ အခြေခံအလုပ်လုပ်ယူနစ်ဖြစ်သည့် 204 bits အစုတစ်ခု |
| ပိတ်ဆို့သည်။ | 66/64 ကုဒ်ဝှက်စနစ်မှ ထုတ်ပေးသည့် 66-bit သင်္ကေတ |
| လိုင်းနှုန်း | နံပါတ်စဉ်လင့်ခ်၏ ထိရောက်သောဒေတာနှုန်း
Lane Line Rate = (Mx Sx N'x 66/64 x FC)/L |
| နာရီလင့်ခ် | လင့်ခ်နာရီ = လမ်းသွယ်လိုင်းနှုန်း/၆၆။ |
| ဘောင် | frame alignment signal ကို ကိုးကား၍ octet တစ်ခုစီ၏ အနေအထားကို ဖော်ထုတ်နိုင်သည့် ဆက်တိုက် octet အစုတစ်ခု။ |
| ဘောင်နာရီ | 1x နှင့် 2x လင့်ခ်နာရီဖြစ်ရမည် ဖရိန်၏နှုန်းဖြင့် အလုပ်လုပ်သော စနစ်နာရီ။ |
| ဖိုးသူတော် | ဖော်ပြချက် |
| Sampဘောင်နာရီအလိုက် les | Sampနာရီတစ်လုံးလျှင် les၊ စုစုပေါင်း sampconverter စက်အတွက်ဘောင်နာရီတွင် les။ |
| LEMC | လမ်းကြောင်းများကြားတွင် တိုးချဲ့ထားသော multiblock ၏ နယ်နိမိတ်နှင့် ပြင်ပကိုးကားချက်များ (SYSREF သို့မဟုတ် Subclass 1) သို့ ချိန်ညှိရန် စက်တွင်းနာရီကို အသုံးပြုသည်။ |
| subclass 0 | အဆုံးအဖြတ် latency အတွက် ပံ့ပိုးမှု မရှိပါ။ လက်ခံသူပေါ်ရှိ lane deskew ဆီသို့ ဒေတာကို ချက်ချင်းထုတ်လွှတ်သင့်သည်။ |
| subclass 1 | SYSREF ကို အသုံးပြု၍ latency ကို သတ်မှတ်ခြင်း။ |
| Multipoint Link | စက်ပစ္စည်း ၂ ခု သို့မဟုတ် ထို့ထက်ပိုသော converter စက်များဖြင့် ချိတ်ဆက်မှုများ။ |
| 64B / 66B ကုဒ်သွင်းခြင်း | ဘလောက်တစ်ခုဖွဲ့ရန် 64-bit data ကို 66 bits သို့ မြေပုံကုဒ်။ အခြေခံအဆင့် ဒေတာဖွဲ့စည်းပုံသည် 2-bit ထပ်တူကျသည့် ခေါင်းစီးဖြင့် စတင်သည့် ဘလောက်တစ်ခုဖြစ်သည်။ |
ဇယား ၁။ သင်္ကေတများ
| ဖိုးသူတော် | ဖော်ပြချက် |
| L | converter စက်တစ်ခုလျှင် လမ်းသွားအရေအတွက် |
| M | စက်တစ်ခုအတွက် converters အရေအတွက် |
| F | လမ်းကြောင်းတစ်ခုတည်းရှိ ဖရိန်တစ်ခုလျှင် octets အရေအတွက် |
| S | ၎ampဖရိမ်စက်ဝန်းတစ်ခုအတွက် တစ်ခုသော converter တစ်ခုသို့ ပို့လွှတ်သည်။ |
| N | ပြောင်းရန် ကြည်လင်ပြတ်သားမှု |
| N' | s တစ်ခုလျှင် bits စုစုပေါင်းအရေအတွက်ample အသုံးပြုသူဒေတာဖော်မတ် |
| CS | ပြောင်းလဲခြင်းတစ်ခုအတွက် ထိန်းချုပ်မှုဘစ်အရေအတွက်ample |
| CF | လင့်ခ်တစ်ခုစီအတွက် ဘောင်နာရီကာလတစ်ခုအတွက် ထိန်းချုပ်စကားလုံးအရေအတွက် |
| HD | High Density အသုံးပြုသူဒေတာဖော်မတ် |
| E | တိုးချဲ့ multiblock တစ်ခုရှိ multiblock အရေအတွက် |
F-Tile JESD204C Intel FPGA IP ဒီဇိုင်းထွample အမြန်စတင်လမ်းညွှန်
F-Tile JESD204C Intel FPGA IP ဒီဇိုင်းဟောင်းampIntel Agilex စက်ပစ္စည်းများအတွက် les သည် ပေါင်းစပ်ခြင်းနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းတို့ကို ပံ့ပိုးပေးသော ဟာ့ဒ်ဝဲဒီဇိုင်းကို အတုယူလုပ်ဆောင်ခြင်းပါရှိသည်။
သင်သည် F-Tile JESD204C ဒီဇိုင်း ex ကို ထုတ်လုပ်နိုင်သည်။ampIntel Quartus® Prime Pro Edition ဆော့ဖ်ဝဲလ်ရှိ IP ကတ်တလောက်မှ တစ်ဆင့်
ပုံ 1. Development StagDesign Ex အတွက် esample
ဒီဇိုင်းထွample Block Diagram
ပုံ 2. F-Tile JESD204C ဒီဇိုင်း Example High-level Block Diagram
ဒီဇိုင်းဟောင်းample တွင် အောက်ပါ module များ ပါဝင်သည်။
- Platform Designer စနစ်
- F-Tile JESD204C Intel FPGA IP
- JTAG Avalon Master တံတားသို့
- Parallel I/O (PIO) ထိန်းချုပ်ကိရိယာ
- Serial Port Interface (SPI)—မာစတာ module— IOPLL
- SYSREF မီးစက်
- Example Design (ED) Control CSR
- ဆင့်ကဲများကို ပြန်လည်သတ်မှတ်ပါ။
- စနစ် PLL
- Pattern မီးစက်
- Pattern ပါဝင်လာပါတယ်။
Table 5. Design Example Modules
| အစိတ်အပိုင်းများ | ဖော်ပြချက် |
| Platform Designer စနစ် | Platform Designer စနစ်သည် F-Tile JESD204C IP ဒေတာလမ်းကြောင်းနှင့် အရံပစ္စည်းများကို ပံ့ပိုးပေးသည်။ |
| F-Tile JESD204C Intel FPGA IP | ဤပလပ်ဖောင်းဒီဇိုင်နာစနစ်ခွဲစနစ်ခွဲတွင် TX နှင့် RX F-Tile JESD204C IP များသည် duplex PHY နှင့်အတူ ချက်ခြင်းပါဝင်ပါသည်။ |
| JTAG Avalon Master တံတားသို့ | ဤတံတားသည် J ကိုဖြတ်၍ ဒီဇိုင်းရှိ Memory-mapped IP ကို system console host မှဝင်ရောက်ခွင့်ပေးသည်။TAG ကြားခံ။ |
| Parallel I/O (PIO) ထိန်းချုပ်ကိရိယာ | ဤ controller သည် s အတွက် memory-mapped interface ကိုပေးသည်။ampling နှင့် ယေဘူယျရည်ရွယ်ချက် I/O port များကို မောင်းနှင်ခြင်း။ |
| SPI မာစတာ | ဤ module သည် converter အဆုံးရှိ SPI interface သို့ စီစဥ်ဖွဲ့စည်းမှုဒေတာ၏ နံပါတ်စဉ်လွှဲပြောင်းခြင်းကို ကိုင်တွယ်သည်။ |
| SYSREF မီးစက် | SYSREF မီးစက်သည် လင့်ခ်နာရီကို ရည်ညွှန်းနာရီအဖြစ် အသုံးပြုကာ F-Tile JESD204C IP အတွက် SYSREF ပဲမျိုးစုံကို ထုတ်ပေးသည်။
မှတ်ချက် - ဒီဒီဇိုင်း example သည် duplex F-Tile JESD204C IP လင့်ခ်ကို အစပြုခြင်းအား သရုပ်ပြသရန် SYSREF ဂျင်နရေတာကို အသုံးပြုသည်။ F-Tile JESD204C subclass 1 စနစ်အဆင့် အပလီကေးရှင်းတွင်၊ သင်သည် စက်နာရီနှင့်တူသော အရင်းအမြစ်မှ SYSREF ကို ထုတ်လုပ်ရပါမည်။ |
| IOPLL | ဒီဒီဇိုင်း example သည် F-Tile JESD204C IP သို့ ဒေတာပေးပို့ခြင်းအတွက် အသုံးပြုသူနာရီကို ထုတ်လုပ်ရန် IOPLL ကို အသုံးပြုသည်။ |
| ED Control CSR | ဤ module သည် SYSREF ထောက်လှမ်းထိန်းချုပ်မှုနှင့် အခြေအနေ၊ စမ်းသပ်မှုပုံစံ ထိန်းချုပ်မှုနှင့် အခြေအနေတို့ကို ပံ့ပိုးပေးသည်။ |
| ဆင့်ကဲများကို ပြန်လည်သတ်မှတ်ပါ။ | ဒီဒီဇိုင်း example တွင် reset sequencers 2 ခု ပါ၀င်သည် ။
|
| စနစ် PLL | F-tile hard IP နှင့် EMIB ဖြတ်ကျော်ခြင်းအတွက် အဓိကနာရီရင်းမြစ်။ |
| Pattern မီးစက် | ပုံစံဂျင်နရေတာသည် PRBS သို့မဟုတ် r ကိုထုတ်ပေးသည်။amp ပုံစံ |
| Pattern ပါဝင်လာပါတယ်။ | ပုံစံစစ်ဆေးသူသည် PRBS သို့မဟုတ် r ကိုစစ်ဆေးသည်။amp ပုံစံကို လက်ခံရရှိပြီး ဒေတာ s နှင့် မကိုက်ညီကြောင်း တွေ့ရှိသောအခါ အမှားတစ်ခု အလံပြပါ။ampလဲ့ |
Software လိုအပ်ချက်များ
Intel သည် ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် အောက်ပါဆော့ဖ်ဝဲကို အသုံးပြုသည်။ampLinux စနစ်တွင် les များ-
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲ
- Questa*/ModelSim* သို့မဟုတ် VCS*/VCS MX Simulator
ဒီဇိုင်းဖန်တီးခြင်း။
ဒီဇိုင်းထုတ်ဖို့ exampIP parameter တည်းဖြတ်သူမှ le
- Intel Agilex F-tile စက်ပစ္စည်းမိသားစုကို ပစ်မှတ်ထားသည့် ပရောဂျက်တစ်ခုဖန်တီးပြီး လိုချင်သောစက်ပစ္စည်းကို ရွေးချယ်ပါ။
- IP Catalog၊ Tools ➤ IP Catalog တွင်၊ F-Tile JESD204C Intel FPGA IP ကို ရွေးပါ။
- သင့်စိတ်ကြိုက် IP ကွဲပြားမှုအတွက် ထိပ်တန်းအမည်နှင့် ဖိုင်တွဲကို သတ်မှတ်ပါ။ OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .ip ကို ပေါင်းထည့်သည်။ file လက်ရှိ ပရောဂျက်သို့ အလိုအလျောက်။ အကယ်၍ သင်သည် .ip ကို ကိုယ်တိုင်ထည့်ရန် အချက်ပြပါ။ file ပရောဂျက်သို့၊ Project ➤ Add/Remove ကိုနှိပ်ပါ။ Files ကိုထည့်ရန် Project တွင် file.
- အောက်မှာ ထွample Design tab ကို ဒီဇိုင်း ex သတ်မှတ်ပါ။ampDesign Ex တွင်ဖော်ပြထားသည့်အတိုင်း ဘောင်များample ကန့်သတ်ချက်များ။
- Generate Ex ကိုနှိပ်ပါ။ample ဒီဇိုင်း။
ဆော့ဖ်ဝဲသည် ဒီဇိုင်းအားလုံးကို ထုတ်ပေးသည်။ files ကို sub-directories ထဲမှာ။ ဒါတွေ files သည် simulation နှင့် compilation ကို run ရန်လိုအပ်သည်။
ဒီဇိုင်းထွample ကန့်သတ်ချက်များ
F-Tile JESD204C Intel FPGA IP ကန့်သတ်ချက် တည်းဖြတ်သူတွင် Ex ပါဝင်သည်။ample ဒီဇိုင်းဟောင်းကို မထုတ်လုပ်မီ အချို့သော ကန့်သတ်ဘောင်များကို သတ်မှတ်ရန် သင့်အတွက် ဒီဇိုင်းတက်ဘ်ampလဲ့
ဇယား ၁။ Ex တွင် ပါရာမီတာများampဒီဇိုင်း Tab
| ကန့်သတ်ချက် | ရွေးချယ်စရာများ | ဖော်ပြချက် |
| ဒီဇိုင်းကို ရွေးပါ။ |
|
ဒီဇိုင်းဟောင်းကို ဝင်ရောက်ရန် စနစ်ကွန်ဆိုးထိန်းချုပ်မှုကို ရွေးပါ။ampsystem console မှတဆင့် data လမ်းကြောင်း။ |
| သရုပ်သကန် | အဖွင့်အပိတ် | လိုအပ်သော IP ကိုထုတ်လုပ်ရန်အတွက်ဖွင့်ပါ။ files သည် ဒီဇိုင်းဟောင်းကို အတုယူရန်ampလဲ့ |
| ပေါင်းစပ်ခြင်း။ | အဖွင့်အပိတ် | လိုအပ်သော IP ကိုထုတ်လုပ်ရန်အတွက်ဖွင့်ပါ။ fileIntel Quartus Prime စုစည်းမှုနှင့် ဟာ့ဒ်ဝဲသရုပ်ပြမှုအတွက် s။ |
| HDL ဖော်မတ် (စဥ်းစားခြင်းအတွက်) |
|
RTL ၏ HDL ဖော်မတ်ကို ရွေးပါ။ files ကို simulation အတွက်။ |
| HDL ဖော်မတ် (ပေါင်းစပ်မှုအတွက်) | Verilog သာ | RTL ၏ HDL ဖော်မတ်ကို ရွေးပါ။ files ပေါင်းစပ်မှုအတွက်။ |
| ကန့်သတ်ချက် | ရွေးချယ်စရာများ | ဖော်ပြချက် |
| 3- ဝါယာကြိုး SPI မော်ဂျူးကို ဖန်တီးပါ။ | အဖွင့်အပိတ် | 3-wire အစား 4-wire SPI interface ကိုဖွင့်ရန် ဖွင့်ပါ။ |
| Sysref မုဒ် |
|
သင့်ဒီဇိုင်းလိုအပ်ချက်နှင့် အချိန်ဆွဲအားပြောင်းလွယ်ပြင်လွယ်အပေါ်အခြေခံ၍ SYSREF ချိန်ညှိမှုကို တစ်ချက်ချင်းသွေးခုန်နှုန်းမုဒ်၊ အချိန်အပိုင်းအခြားအလိုက် သို့မဟုတ် ကွက်လပ်ဖြစ်နေစေလိုပါက ရွေးချယ်ပါ။
|
| ဘုတ်ကိုရွေးချယ်ပါ။ | တစ်ခုမှ | ဒီဇိုင်းဟောင်းအတွက် ဘုတ်ကို ရွေးပါ။ampလဲ့
|
| စမ်းသပ်မှုပုံစံ |
|
ပုံစံဂျင်နရေတာနှင့် စစ်ဆေးသည့်စမ်းသပ်မှုပုံစံကို ရွေးပါ။
|
| အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှုကို ဖွင့်ပါ။ | အဖွင့်အပိတ် | အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်ကို ရွေးပါ။ |
| Command Channel ကိုဖွင့်ပါ။ | အဖွင့်အပိတ် | အမိန့်ပေးချန်နယ်ပုံစံကို ရွေးပါ။ |
လမ်းညွှန်ဖွဲ့စည်းပုံ
F-Tile JESD204C ဒီဇိုင်းဟောင်းample လမ်းညွှန်များ ထုတ်ပေးပါသည်။ files for the design examples
ပုံ ၇။ F-Tile JESD204C Intel Agilex Design Example
ဇယား 7. လမ်းညွှန် Files
| ဖိုင်တွဲများ | Files |
| ed/rtl |
|
| သရုပ်ဖော်/လမ်းညွှန် |
|
| သရုပ်သကန်/အစီအစဥ်များ |
|
ဒီဇိုင်း Ex ကို အတုယူခြင်း။ample Testbench
ဒီဇိုင်းဟောင်းample testbench သည် သင်၏ထုတ်လုပ်ထားသော ဒီဇိုင်းကို အတုယူသည်။
ပုံ 4. လုပ်ထုံးလုပ်နည်း
ဒီဇိုင်းကို အတုယူရန် အောက်ပါအဆင့်များကို လုပ်ဆောင်ပါ။
- အလုပ်လမ်းညွှန်ကိုပြောင်းပါ။ample_design_directory>/simulation/ .
- command line တွင်၊ simulation script ကို run ပါ။ အောက်ဖော်ပြပါဇယားတွင် ပံ့ပိုးထားသော simulators ကို run ရန် command များကိုပြသထားသည်။
| Simulator | အမိန့်ပေးသည်။ |
| Questa/ModelSim | vsim -do modelim_sim.tcl |
| vsim -c -do modelim_sim.tcl (Questa/ ModelSim GUI မပါဘဲ) | |
| VCS | sh vcs_sim.sh |
| VCS MX | sh vcsmx_sim.sh |
သရုပ်ဖော်ပုံသည် ပြေးခြင်းအောင်မြင်သည် သို့မဟုတ် မအောင်မြင်ကြောင်း ညွှန်ပြသည့် မက်ဆေ့ဂျ်များဖြင့် အဆုံးသတ်သည်။
ပုံ 5။ အောင်မြင်သော သရုပ်သကန်
ဤပုံသည် VCS Simulator အတွက် အောင်မြင်သော သရုပ်ဖော်မှု မက်ဆေ့ဂျ်ကို ပြသသည်။
ဒီဇိုင်းထွကို ပြုစုခြင်း၊ample
compile-only ex compile လုပ်ရန်ampပရောဂျက်၊ ဤအဆင့်များကို လိုက်နာပါ-
- compilation design ကို သေချာလုပ်ပါ။ampမျိုးဆက်ပြီးပါပြီ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime Pro Edition ပရောဂျက်ကိုဖွင့်ပါ။ample_ဒီဇိုင်း_လမ်းညွှန်>/ed/quartus။
- Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
F-Tile JESD204C Design Ex အတွက် အသေးစိတ်ဖော်ပြချက်ample
F-Tile JESD204C ဒီဇိုင်းဟောင်းample သည် loopback မုဒ်ကို အသုံးပြု၍ data streaming ၏လုပ်ဆောင်နိုင်စွမ်းကို သရုပ်ပြသည်။
သင်နှစ်သက်ရာ ဘောင်ဆက်တင်များကို သတ်မှတ်နိုင်ပြီး ဒီဇိုင်းဟောင်းကို ဖန်တီးနိုင်သည်။ampလဲ့
ဒီဇိုင်းဟောင်းample ကို Base နှင့် PHY မျိုးကွဲနှစ်မျိုးလုံးအတွက် duplex mode တွင်သာ ရရှိနိုင်ပါသည်။ Base only သို့မဟုတ် PHY တစ်မျိုးတည်းကိုသာ ရွေးချယ်နိုင်သော်လည်း IP သည် ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ပေးမည်ဖြစ်သည်။ample သည် Base နှင့် PHY နှစ်မျိုးလုံးအတွက်ဖြစ်သည်။
မှတ်ချက် - အချို့သော ဒေတာနှုန်းမြင့်မားသော ဖွဲ့စည်းမှုပုံစံများသည် အချိန်ကိုက်မအောင်မြင်နိုင်ပါ။ အချိန်ကိုက်မှု ချို့ယွင်းမှုကို ရှောင်ရှားရန်၊ F-Tile JESD204C Intel FPGA IP ပါရာမီတာတည်းဖြတ်သူ၏ သတ်မှတ်ချက်များ တက်ဘ်တွင် အောက်ဘောင်နာရီ ကြိမ်နှုန်းမြှောက်ခြင်း (FCLK_MULP) တန်ဖိုးကို သတ်မှတ်ရန် စဉ်းစားပါ။
စနစ်အစိတ်အပိုင်းများ
F-Tile JESD204C ဒီဇိုင်းဟောင်းample သည် ဟာ့ဒ်ထိန်းချုပ်မှုယူနစ်ကို စနစ်ကွန်ဆိုးလ်ပံ့ပိုးမှုဖြင့် သို့မဟုတ် မပါဘဲ အသုံးပြုသည့် ဆော့ဖ်ဝဲလ်အခြေခံထိန်းချုပ်မှုစီးဆင်းမှုကို ပံ့ပိုးပေးသည်။
ဒီဇိုင်းဟောင်းample သည် အတွင်းပိုင်းနှင့် ပြင်ပလှည့်ပတ်မှုမုဒ်များတွင် အလိုအလျောက်ချိတ်ဆက်မှုကို ဖွင့်ပေးသည်။
JTAG Avalon Master Bridge သို့
ဂျေTAG Avalon Master Bridge သည် Memory-mapped F-Tile JESD204C IP နှင့် J မှတဆင့် peripheral IP ထိန်းချုပ်မှု နှင့် status registers များကို ဝင်ရောက်နိုင်ရန် host system အကြား ချိတ်ဆက်မှုကို ပံ့ပိုးပေးပါသည်။TAG ကြားခံ။
ပုံ ၇။ J ဖြင့် စနစ်၊TAG Avalon Master Bridge Core သို့
မှတ်ချက် - စနစ်နာရီသည် J ထက် အနည်းဆုံး 2X ပိုမြန်ရပါမည်။TAG နာရီ။ ဤဒီဇိုင်းဟောင်းတွင် စနစ်နာရီသည် mgmt_clk (100MHz) ဖြစ်သည်။ampလဲ့
Parallel I/O (PIO) Core
Avalon အင်တာဖေ့စ်ပါသော အပြိုင်အဝင်/အထွက် (PIO) core သည် Avalon မှတ်ဉာဏ်-မြေပုံပြုလုပ်ထားသော slave ပို့တ်နှင့် ယေဘူယျရည်ရွယ်ချက် I/O ပေါက်များကြားတွင် မှတ်ဉာဏ်မြေပုံပြုလုပ်ထားသော မျက်နှာပြင်ကို ပေးဆောင်သည်။ I/O အပေါက်များသည် on-chip အသုံးပြုသူ၏ ယုတ္တိဗေဒနှင့် ဖြစ်ဖြစ် FPGA ပြင်ပ စက်ပစ္စည်းများသို့ ချိတ်ဆက်သည့် I/O ပင်နံပါတ်များသို့ ချိတ်ဆက်သည်။
ပုံ ၇။ အဝင်ပေါက်များ၊ အထွက်ပေါက်များနှင့် IRQ ပံ့ပိုးမှုပါရှိသော PIO Core
ပုံမှန်အားဖြင့်၊ Platform Designer အစိတ်အပိုင်းသည် Interrupt Service Line (IRQ) ကို ပိတ်သည်။
PIO I/O port များကို ထိပ်တန်းအဆင့် HDL တွင် သတ်မှတ်ထားသည်။ file ( input port များအတွက် io_ အခြေအနေ၊ အထွက် port များအတွက် io_ ထိန်းချုပ်မှု)။
အောက်ဖော်ပြပါဇယားတွင် အခြေအနေနှင့် ထိန်းချုပ်မှု I/O အပေါက်များအတွက် DIP ခလုတ်များနှင့် ဖွံ့ဖြိုးတိုးတက်မှုကိရိယာအစုံရှိ LED သို့ I/O အပေါက်များကို ထိန်းချုပ်ထားသည်။
ဇယား 8. PIO Core I/O ပေါက်များ
| ဆိပ်ကမ်း | နည်းနည်း | အချက်ပြ |
| Out_port | 0 | USER_LED SPI ပရိုဂရမ် ပြီးပါပြီ။ |
| ၁၁:၄၂ | လက်ဝယ်ရှိတယ်။ | |
| In_port | 0 | USER_DIP အတွင်းပိုင်း အမှတ်စဉ် ပြန်လှည့်ခြင်း ပိတ်ခြင်း = 1 ဂ=၀ |
| 1 | USER_DIP FPGA မှထုတ်လုပ်ထားသော SYSREF ပိတ် = 1 ကိုဖွင့်ပါ။ ဂ=၀ |
|
| ၁၁:၄၂ | လက်ဝယ်ရှိတယ်။ |
SPI မာစတာ
SPI မာစတာ module သည် IP Catalog စံပြစာကြည့်တိုက်ရှိ စံပလပ်ဖောင်းဒီဇိုင်နာအစိတ်အပိုင်းတစ်ခုဖြစ်သည်။ ဤ module သည် ပြင်ပ converters များ၏ configuration ကို လွယ်ကူချောမွေ့စေရန် SPI protocol ကိုအသုံးပြုသည် (ဥပမာample၊ ADC၊ DAC နှင့် ပြင်ပနာရီ ဂျင်နရေတာများ) ဤကိရိယာများအတွင်းတွင် ဖွဲ့စည်းတည်ဆောက်ထားသော မှတ်ပုံတင်နေရာမှ တစ်ဆင့်။
SPI မာစတာတွင် Avalon မာစတာနှင့် ချိတ်ဆက်သည့် Avalon memory-mapped interface တစ်ခုရှိသည်။TAG Avalon မန်မိုရီချိတ်ဆက်မှုမှတစ်ဆင့် Avalon master bridge သို့)။ SPI မာစတာသည် Avalon မာစတာထံမှ ဖွဲ့စည်းမှုဆိုင်ရာ ညွှန်ကြားချက်များကို လက်ခံရရှိသည် ။
SPI master module သည် သီးခြားလွတ်လပ်သော SPI slave 32 ခုအထိ ထိန်းချုပ်သည်။ SCLK baud နှုန်းကို 20 MHz (5 ဖြင့် ပိုင်းခြားနိုင်သည်)။
ဤ module ကို 4-wire၊ 24-bit width interface တွင် configure လုပ်ထားသည်။ Generate 3-Wire SPI Module ရွေးချယ်မှုကို ရွေးချယ်ပါက၊ SPI မာစတာ၏ 4-ဝါယာကြိုးအထွက်အား 3-ဝါယာအဖြစ်သို့ ပြောင်းလဲရန် အပို module တစ်ခုကို ချက်ချင်းလုပ်ဆောင်သည်။
IOPLL
IOPLL သည် frame_clk နှင့် link_clk ကိုထုတ်လုပ်ရန် လိုအပ်သောနာရီကိုထုတ်ပေးသည်။ PLL အတွက် ရည်ညွှန်းနာရီကို ပြင်ဆင်သတ်မှတ်နိုင်သော်လည်း ဒေတာနှုန်း/အချက် 33 တွင် ကန့်သတ်ထားသည်။
- ဒီဇိုင်းအတွက် exampဒေတာနှုန်း 24.33024 Gbps ကို ပံ့ပိုးပေးသော le၊ frame_clk နှင့် link_clk အတွက် နာရီနှုန်းသည် 368.64 MHz ဖြစ်သည်။
- ဒီဇိုင်းအတွက် exampဒေတာနှုန်း 32 Gbps ကို ပံ့ပိုးပေးသော le၊ frame_clk နှင့် link_clk အတွက် နာရီနှုန်းသည် 484.848 MHz ဖြစ်သည်။
SYSREF မီးစက်
SYSREF သည် F-Tile JESD204C မျက်နှာပြင်ပါသော ဒေတာကူးပြောင်းသူများအတွက် အရေးကြီးသောအချိန်ကိုက်အချက်ပြမှုတစ်ခုဖြစ်သည်။
ဒီဇိုင်းဟောင်းရှိ SYSREF မီးစက်ample ကို duplex JESD204C IP လင့်ခ် ကနဦးသရုပ်ပြခြင်းရည်ရွယ်ချက်အတွက်သာ အသုံးပြုသည်။ JESD204C subclass 1 စနစ်အဆင့် အပလီကေးရှင်းတွင်၊ သင်သည် စက်နာရီနှင့်တူသော အရင်းအမြစ်မှ SYSREF ကို ထုတ်လုပ်ရပါမည်။
F-Tile JESD204C IP အတွက်၊ SYSREF ထိန်းချုပ်မှုမှတ်ပုံတင်ခြင်း၏ SYSREF မြှောက်ကိန်း (SYSREF_MULP) သည် E ကန့်သတ်ချက်၏ n-ကိန်းပြည့်ဖြစ်သည့် SYSREF ကာလကို သတ်မှတ်သည်။
E*SYSREF_MULP ≤16 ကို သေချာစေရမည်။ ဟောင်းအတွက်ample၊ အကယ်၍ E=1၊ SYSREF_MULP အတွက် တရားဝင်ဆက်တင်သည် 1–16 အတွင်း ဖြစ်ရမည်၊ E=3 ဖြစ်ပါက၊ SYSREF_MULP အတွက် တရားဝင်ဆက်တင်သည် 1–5 အတွင်း ဖြစ်ရပါမည်။
မှတ်ချက် - အကယ်၍ သင်သည် ပြင်ပ SYSREF_MULP ကို သတ်မှတ်ပါက၊ SYSREF မီးစက်သည် ဆက်တင်ကို SYSREF_MULP=1 သို့ ပြုပြင်ပေးလိမ့်မည်။
သင်သည် SYSREF အမျိုးအစားအား တစ်ချက်ရိုက်ချက်ခုန်နှုန်း၊ အချိန်အပိုင်းအခြားအလိုက် သို့မဟုတ် Ex မှတဆင့် အချိန်အပိုင်းအခြားအလိုက် ကွက်လပ်ဖြစ်စေရန် သင်ရွေးချယ်နိုင်သည်။ample F-Tile JESD204C Intel FPGA IP ပါရာမီတာတည်းဖြတ်သူရှိ ဒီဇိုင်းတဘ်။
ဇယား ၁။ ExampPeriodic နှင့် Gapped Periodic SYSREF ကောင်တာ၏ les
| E | SYSREF_MULP | SYSREF ကာလ
(E*SYSREF_MULP* ၁၈၆၁)၊ |
Duty Cycle | ဖော်ပြချက် |
| 1 | 1 | 32 | ၁၉..၈ (ပရိုဂရမ်ထုတ်နိုင်သော) |
ကာလအပိုင်းအခြား |
| 1 | 1 | 32 | 16 (ပုံသေ) |
အချိန်အခါအလိုက် |
| 1 | 2 | 64 | ၁၉..၈ (ပရိုဂရမ်ထုတ်နိုင်သော) |
ကာလအပိုင်းအခြား |
| 1 | 2 | 64 | 32 (ပုံသေ) |
အချိန်အခါအလိုက် |
| 1 | 16 | 512 | ၁၉..၈ (ပရိုဂရမ်ထုတ်နိုင်သော) |
ကာလအပိုင်းအခြား |
| 1 | 16 | 512 | 256 (ပုံသေ) |
အချိန်အခါအလိုက် |
| 2 | 3 | 19 | ၁၉..၈ (ပရိုဂရမ်ထုတ်နိုင်သော) |
ကာလအပိုင်းအခြား |
| 2 | 3 | 192 | 96 (ပုံသေ) |
အချိန်အခါအလိုက် |
| 2 | 8 | 512 | ၁၉..၈ (ပရိုဂရမ်ထုတ်နိုင်သော) |
ကာလအပိုင်းအခြား |
| 2 | 8 | 512 | 256 (ပုံသေ) |
အချိန်အခါအလိုက် |
| 2 | 9 (တရားမဝင်) |
64 | 32 (ပုံသေ) |
ကာလအပိုင်းအခြား |
| 2 | 9 (တရားမဝင်) |
64 | 32 (ပုံသေ) |
အချိန်အခါအလိုက် |
ဇယား 10. SYSREF ထိန်းချုပ်ရေး မှတ်ပုံတင်မှုများ
ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်သောအခါ သင်သတ်မှတ်ထားသည့် ဆက်တင်ထက် မှတ်ပုံတင်ခြင်း ဆက်တင်သည် ကွဲပြားပါက SYSREF ထိန်းချုပ်ရေး မှတ်ပုံတင်ချက်များကို ဒိုင်နမစ်ဖြင့် ပြန်လည်ပြင်ဆင်နိုင်ပါသည်။ampလဲ့ F-Tile JESD204C Intel FPGA IP ကို ပြန်လည်သတ်မှတ်ခြင်း မပြုမီ SYSREF မှတ်ပုံတင်ခြင်းကို ပြင်ဆင်ပါ။ ပြင်ပ SYSREF ဂျင်နရေတာအား ရွေးချယ်ပါက ၎င်းကို ဖြတ်သန်းပါ။
sysref_ctrl[7] ဘစ်ကို မှတ်ပုံတင်ပါ၊ SYSREF အမျိုးအစား၊ မြှောက်ကိန်း၊ တာဝန်စက်ဝန်းနှင့် အဆင့်များအတွက် ဆက်တင်များကို လျစ်လျူရှုနိုင်ပါသည်။
| ဘစ် | မူရင်းတန်ဖိုး | ဖော်ပြချက် |
| sysref_ctrl[1:0] |
|
SYSREF အမျိုးအစား။
မူရင်းတန်ဖိုးသည် SYSREF မုဒ်ဆက်တင်ပေါ်တွင် မူတည်သည်။ Example ဒီဇိုင်း F-Tile JESD204C Intel FPGA IP ပါရာမီတာ တည်းဖြတ်သူရှိ တက်ဘ်။ |
| sysref_ctrl[6:2] | 5'b00001 | SYSREF ကိန်းဂဏန်း
ဤ SYSREF_MULP အကွက်သည် အချိန်အပိုင်းအခြားနှင့် ကွာဟနေသော SYSREF အမျိုးအစားနှင့် သက်ဆိုင်ပါသည်။ F-Tile JESD1C IP ကို ပြန်လည်သတ်မှတ်ခြင်း မပြုမီ E*SYSREF_MULP တန်ဖိုးသည် 16 မှ 204 ကြားဖြစ်ကြောင်း သေချာစေရန် မြှောက်ကိန်းတန်ဖိုးကို သတ်မှတ်ရပါမည်။ E*SYSREF_MULP တန်ဖိုးသည် ဤအကွာအဝေးမှ ထွက်သွားပါက၊ မြှောက်ကိန်းတန်ဖိုးသည် ပုံသေ 5'b00001 ဖြစ်သည်။ |
| sysref_ctrl[7] |
|
SYSREF ကိုရွေးချယ်ပါ။
မူရင်းတန်ဖိုးသည် Ex ရှိ ဒေတာလမ်းကြောင်း ဆက်တင်ပေါ်တွင် မူတည်သည်။ample F-Tile JESD204C Intel FPGA IP ပါရာမီတာတည်းဖြတ်သူရှိ ဒီဇိုင်းတဘ်။
|
| sysref_ctrl[16:8] | ၈း၀၀ | SYSREF အမျိုးအစားသည် အချိန်အပိုင်းအခြားအလိုက် သို့မဟုတ် အချိန်အပိုင်းအခြားအလိုက် ကွာဟသွားသောအခါ SYSREF တာဝန်စက်ဝန်း။
F-Tile JESD204C IP ကို ပြန်လည်သတ်မှတ်ခြင်း မပြုမီတွင် သင်သည် တာဝန်စက်ဝန်းအား ပြင်ဆင်သတ်မှတ်ရပါမည်။ အများဆုံးတန်ဖိုး = (E*SYSREF_MULP*32)-1 ဥပမာample- 50% တာဝန်လည်ပတ်မှု = (E*SYSREF_MULP*32)/2 ဤစာရင်းသွင်းအကွက်ကို သင်မပြင်ဆင်ပါက သို့မဟုတ် မှတ်ပုံတင်အကွက်ကို 50 သို့မဟုတ် အများဆုံးခွင့်ပြုထားသည့်တန်ဖိုးထက် ပိုအောင်ပြင်ဆင်ပါက တာဝန်သံသရာသည် 0% သို့ ပုံသေဖြစ်သည်။ |
| sysref_ctrl[17] | 1'b0 | SYSREF အမျိုးအစားသည် တစ်ချက်တည်းရိုက်သည့်အခါ လူကိုယ်တိုင် ထိန်းချုပ်မှု။
တစ်ချက်ရိုက်ချက်မုဒ်တွင် SYSREF pulse တစ်ခုဖန်တီးရန် သင်သည် 1 ထို့နောက် 0 ကိုရေးရန် လိုအပ်သည်။ |
| sysref_ctrl[31:18] | ၈း၀၀ | လက်ဝယ်ရှိတယ်။ |
Sequencers ကို ပြန်လည်သတ်မှတ်ပါ။
ဒီဒီဇိုင်း example တွင် reset sequencers နှစ်ခုပါဝင်သည်-
- Sequence 0 ပြန်လည်သတ်မှတ်ခြင်း—TX/RX Avalon streaming domain၊ Avalon memory-mapped domain၊ core PLL၊ TX PHY၊ TX core နှင့် SYSREF generator သို့ ပြန်လည်သတ်မှတ်ခြင်းကို ကိုင်တွယ်သည်။
- ပြန်လည်သတ်မှတ်ခြင်း အပိုင်း 1—ပြန်လည်သတ်မှတ်ခြင်းကို RX PHY နှင့် RX Core သို့ ကိုင်တွယ်ပါ။
3-Wire SPI
ဤ module သည် SPI အင်တာဖေ့စ်ကို 3-ဝါယာကြိုးအဖြစ်ပြောင်းရန် ရွေးချယ်နိုင်သည်။
စနစ် PLL
F-tile တွင် ဘုတ်အဖွဲ့စနစ် PLL သုံးခုရှိသည်။ ဤစနစ် PLL များသည် hard IP (MAC၊ PCS နှင့် FEC) နှင့် EMIB ဖြတ်ကျော်ခြင်းအတွက် အဓိကနာရီရင်းမြစ်ဖြစ်သည်။ ဆိုလိုသည်မှာ၊ သင်သည် စနစ် PLL clocking mode ကိုအသုံးပြုသောအခါ၊ blocks များကို PMA နာရီဖြင့် clocked မလုပ်ဘဲ FPGA core မှလာသောနာရီပေါ်တွင်မူတည်ခြင်းမရှိပါ။ စနစ်တစ်ခုစီသည် PLL သည် ကြိမ်နှုန်းတစ်ခုနှင့်တစ်ခုဆက်စပ်နေသော နာရီကိုသာထုတ်ပေးသည်။ ဟောင်းအတွက်ampဆိုတော့၊ တစ်ခုက အင်တာဖေ့စ် 1 GHz နဲ့ 500 MHz မှာ အင်တာဖေ့စ်တစ်ခုလည်ပတ်ဖို့ စနစ် PLL နှစ်ခုလိုတယ်။ စနစ် PLL ကိုအသုံးပြုခြင်းဖြင့် အိမ်နီးချင်းလမ်းကြောတစ်ခုအား ထိခိုက်စေသော လမ်းသွားနာရီပြောင်းလဲမှုမရှိဘဲ လမ်းသွားတိုင်းကို လွတ်လပ်စွာ အသုံးပြုခွင့်ပေးသည်။
စနစ်တစ်ခုစီသည် PLL သည် FGT ရည်ညွှန်းနာရီ ရှစ်ခုအနက်မှ တစ်ခုကို အသုံးပြုနိုင်သည်။ စနစ် PLL များသည် ရည်ညွှန်းနာရီကို မျှဝေနိုင်သည် သို့မဟုတ် မတူညီသော ရည်ညွှန်းနာရီများရှိသည်။ အင်တာဖေ့စ်တစ်ခုစီသည် ၎င်းအသုံးပြုသည့်စနစ် PLL ကိုရွေးချယ်နိုင်သော်လည်း၊ ရွေးချယ်ပြီးသည်နှင့်၊ ၎င်းသည် ပြုပြင်မွမ်းမံကာ dynamic reconfiguration ကိုအသုံးပြု၍ ပြန်လည်ပြင်ဆင်မရနိုင်ပါ။
ဆက်စပ်အချက်အလက်
F-tile Architecture နှင့် PMA နှင့် FEC Direct PHY IP အသုံးပြုသူလမ်းညွှန်
Intel Agilex F-tile စက်ပစ္စည်းများတွင် စနစ် PLL နာရီချိန်ခြင်းမုဒ်အကြောင်း နောက်ထပ်အချက်အလက်များ။
Pattern Generator နှင့် Checker
Pattern generator နှင့် checker သည် data များဖန်တီးရန်အတွက် အသုံးဝင်ပါသည်။amples နှင့်စမ်းသပ်ခြင်းရည်ရွယ်ချက်များအတွက်စောင့်ကြည့်။
Table 11. Supported Pattern Generator
| Pattern Generator | ဖော်ပြချက် |
| PRBS ပုံစံ မီးစက် | F-Tile JESD204C ဒီဇိုင်းဟောင်းample PRBS ပုံစံ ဂျင်နရေတာသည် အောက်ဖော်ပြပါ ကိန်းဂဏန်းများ၏ ဒီဂရီများကို ပံ့ပိုးပေးသည်-
|
| Ramp ပုံစံဂျင်နရေတာ | ramp နောက်ဆက်တွဲ s တိုင်းအတွက် ပုံစံတန်ဖိုး 1 တိုးလာသည်။ample သည် generator width N ဖြင့် ၊ s ရှိ bits အားလုံးကို 0 သောအခါတွင် လှိမ့်သွားသည်။ample တွေကတော့ 1 ပါ။
r ကိုဖွင့်ပါ။amp ED ထိန်းချုပ်မှုပိတ်ဆို့ခြင်း၏ tst_ctl မှတ်ပုံတင်ခြင်း၏ 1 မှ bit 2 ကိုရေးခြင်းဖြင့် ပုံစံ ဂျင်နရေတာ။ |
| Command channel ramp ပုံစံဂျင်နရေတာ | F-Tile JESD204C ဒီဇိုင်းဟောင်းampအမိန့်ပေးချန်နယ် r ကို ပံ့ပိုးသည်။amp လမ်းသွားတိုင်း ပုံစံ ဂျင်နရေတာ။ ramp အမိန့်ပေးစကားလုံးများ၏ 1 bits လျှင် 6 ဖြင့် ပုံစံတန်ဖိုး တိုးလာသည်။
စတင်သောမျိုးစေ့သည် လမ်းများအားလုံးတစ်လျှောက် တိုးမြင့်သည့်ပုံစံတစ်ခုဖြစ်သည်။ |
ဇယား 12။ ပံ့ပိုးထားသော ပုံစံစစ်ဆေးခြင်း
| Pattern Checker | ဖော်ပြချက် |
| PRBS ပုံစံ ပါဝင်လာပါတယ်။ | F-Tile JESD204C IP သည် deskew alignment ကိုရရှိသောအခါ ပုံစံစစ်ဆေးမှုရှိ ပေါက်တတ်ကရအစေ့ကို ကိုယ်တိုင်ထပ်တူပြုပါသည်။ ပုံစံစစ်ဆေးသည့်စနစ်သည် ကိုယ်တိုင်ချိန်ကိုက်လုပ်ဆောင်ရန် မွှေနေသောမျိုးစေ့အတွက် 8 octets လိုအပ်သည်။ |
| Ramp ပုံစံစစ်ဆေးသူ | ပထမဦးဆုံးတရားဝင်ဒေတာ sampconverter တစ်ခုစီအတွက် le (M) ကို r ၏ ကနဦးတန်ဖိုးအဖြစ် တင်ထားသည်။amp ပုံစံ နောက်ဆက်တွဲ အချက်အလက် ၎amples တန်ဖိုးများသည် နာရီစက်ဝန်းတစ်ခုစီတွင် အမြင့်ဆုံးအထိ 1 ဖြင့် တိုးလာပြီး 0 သို့ လှိမ့်ရမည်။ |
| Pattern Checker | ဖော်ပြချက် |
| ဟောင်းအတွက်ample၊ S=1၊ N=16 နှင့် WIDTH_MULP=2 ဖြစ်သောအခါ၊ converter တစ်ခုလျှင် ဒေတာအကျယ်သည် S*WIDTH_MULP*N=32 ဖြစ်သည်။ အများဆုံးဒေတာ sample တန်ဖိုးသည် 0xFFFF ဖြစ်သည်။ ramp ပုံစံစစ်ဆေးသူသည် converter အားလုံးတွင် အလားတူပုံစံများကို လက်ခံရရှိကြောင်း အတည်ပြုသည်။ | |
| Command channel ramp ပုံစံစစ်ဆေးသူ | F-Tile JESD204C ဒီဇိုင်းဟောင်းampအမိန့်ပေးချန်နယ် r ကို ပံ့ပိုးသည်။amp ပုံစံစစ်ဆေးသူ။ လက်ခံရရှိသော ပထမဆုံး command word (6 bits) ကို ကနဦးတန်ဖိုးအဖြစ် တင်ထားသည်။ တူညီသောလမ်းကြောင်းရှိ နောက်ဆက်တွဲစကားလုံးများကို 0x3F အထိတိုး၍ 0x00 သို့ပြောင်းရပါမည်။
command channel ramp pattern checker သည် r ကိုစစ်ဆေးသည်။amp လမ်းများအားလုံးတွင် ပုံစံများ။ |
F-Tile JESD204C TX နှင့် RX IP
ဒီဒီဇိုင်း example သည် သင့်အား TX/RX တစ်ခုစီကို simplex mode သို့မဟုတ် duplex mode တွင် configure လုပ်ခွင့်ပေးသည်။
Duplex configurations များသည် အတွင်းပိုင်း သို့မဟုတ် ပြင်ပ အမှတ်စဉ် လှည့်ပတ်မှုကို အသုံးပြု၍ IP လုပ်ဆောင်နိုင်စွမ်းကို သရုပ်ပြခွင့်ပြုသည်။ IP အတွင်းရှိ CSR များကို IP ထိန်းချုပ်မှုနှင့် အခြေအနေကို စောင့်ကြည့်ခြင်းအတွက် ခွင့်ပြုရန် အဝေးတွင် ပိုမိုကောင်းမွန်အောင် မလုပ်ဆောင်ပါ။
F-Tile JESD204C ဒီဇိုင်း Example Clock နှင့် Reset
F-Tile JESD204C ဒီဇိုင်းဟောင်းample တွင် နာရီအစုံနှင့် အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်သည်။
ဇယား ၁။ဒီဇိုင်းထွample နာရီများ
| နာရီအချက်ပြမှု | ဦးတည်ချက် | ဖော်ပြချက် |
| mgmt_clk | ထည့်သွင်းခြင်း။ | အကြိမ်ရေ 100 MHz ရှိသော LVDS ကွဲပြားသောနာရီ။ |
| refclk_xcvr | ထည့်သွင်းခြင်း။ | ဒေတာနှုန်း/အချက် 33 ကြိမ်နှုန်းပါသော လွှဲပြောင်းပေးသည့် ရည်ညွှန်းနာရီ။ |
| refclk_core | ထည့်သွင်းခြင်း။ | ကြိမ်နှုန်းကဲ့သို့တူညီသော အဓိကရည်ညွှန်းနာရီ
refclk_xcvr။ |
| in_sysref | ထည့်သွင်းခြင်း။ | SYSREF အချက်ပြမှု။
အများဆုံး SYSREF ကြိမ်နှုန်းမှာ ဒေတာနှုန်း/(66x32xE) ဖြစ်သည်။ |
| sysref_out | အထွက် | |
| txlink_clk rxlink_clk | အတွင်းပိုင်း | TX နှင့် RX သည် ဒေတာနှုန်း/66 ကြိမ်နှုန်းဖြင့် နာရီကို ချိတ်ဆက်ထားသည်။ |
| txframe_clk rxframe_clk | အတွင်းပိုင်း |
|
| tx_fclk rx_fclk | အတွင်းပိုင်း |
|
| spi_SCLK | အထွက် | ကြိမ်နှုန်း 20 MHz ရှိသော SPI baud နှုန်းနာရီ။ |
ဒီဇိုင်းကို တင်တဲ့အခါ exampFPGA စက်ထဲသို့ ဝင်လာသည်၊ အတွင်းပိုင်း ninit_done ဖြစ်ရပ်သည် J ကို သေချာစေသည်။TAG Avalon Master တံတားသို့ ပြန်လည်သတ်မှတ်ထားပြီး အခြားလုပ်ကွက်များအားလုံးကို ပြန်လည်သတ်မှတ်ထားသည်။
SYSREF ဂျင်နရေတာသည် txlink_clk နှင့် rxlink_clk နာရီများအတွက် ရည်ရွယ်ချက်ရှိရှိ အညီအမျှ ဆက်စပ်မှုကို ထည့်သွင်းရန် သီးခြားပြန်လည်သတ်မှတ်မှု ရှိသည်။ ဤနည်းလမ်းသည် ပြင်ပနာရီချစ်ပ်တစ်ခုမှ SYSREF အချက်ပြမှုကို အတုယူရာတွင် ပိုမိုပြည့်စုံပါသည်။
ဇယား ၁။ ဒီဇိုင်းထွample Resets
| Signal ကို ပြန်လည်သတ်မှတ်ပါ။ | ဦးတည်ချက် | ဖော်ပြချက် |
| global_rst_n | ထည့်သွင်းခြင်း။ | J မှလွဲ၍ လုပ်ကွက်အားလုံးအတွက် ကမ္ဘာလုံးဆိုင်ရာ ပြင်ဆင်သတ်မှတ်မှုကို ခလုတ်နှိပ်ပါ။TAG Avalon Master တံတားသို့ |
| ninit_done | အတွင်းပိုင်း | J အတွက် Reset Reset Release IP မှ OutputTAG Avalon Master တံတားသို့ |
| edctl_rst_n | အတွင်းပိုင်း | ED ထိန်းချုပ်မှုပိတ်ဆို့ခြင်းကို J မှပြန်လည်သတ်မှတ်သည်။TAG Avalon Master တံတားသို့ hw_rst နှင့် global_rst_n အပေါက်များသည် ED ထိန်းချုပ်မှုပိတ်ဆို့ခြင်းကို ပြန်လည်သတ်မှတ်ခြင်းမပြုပါ။ |
| hw_rst | အတွင်းပိုင်း | ED Control ပိတ်ဆို့ခြင်း၏ rst_ctl မှတ်ပုံတင်ခြင်းသို့ စာရေးခြင်းဖြင့် hw_rst ကို အခိုင်အမာ ငြင်းဆိုပါ။ hw_rst ကို အတည်ပြုသောအခါ mgmt_rst_in_n က အတည်ပြုသည်။ |
| mgmt_rst_in_n | အတွင်းပိုင်း | အမျိုးမျိုးသော IPs များ၏ Avalon memory-mapped interfaces နှင့် reset sequencers များ၏ inputs များကို ပြန်လည်သတ်မှတ်သည်-
|
| sysref_rst_n | အတွင်းပိုင်း | reset sequencer 0 reset_out2 port ကို အသုံးပြု၍ ED Control ဘလောက်ရှိ SYSREF generator block အတွက် ပြန်လည်သတ်မှတ်ပါ။ core PLL ကို လော့ခ်ချပါက ပြန်လည်သတ်မှတ်ခြင်း အစီအစဉ် 0 reset_out2 အပေါက်သည် ပြန်လည်သတ်မှတ်ခြင်းကို ရပ်တန့်စေသည်။ |
| core_pll_rst | အတွင်းပိုင်း | core PLL ကို reset sequencer 0 reset_out0 port မှတဆင့် ပြန်လည်သတ်မှတ်သည်။ mgmt_rst_in_n ပြန်လည်သတ်မှတ်မည်ဆိုပါက core PLL ကို ပြန်လည်သတ်မှတ်သည်။ |
| j204c_tx_avs_rst_n | အတွင်းပိုင်း | F-Tile JESD204C TX Avalon မမ်မိုရီကို ပြန်လည်သတ်မှတ်ခြင်း sequencer 0 မှတဆင့် မြေပုံဆွဲထားသော အင်တာဖေ့စ်ကို ပြန်လည်သတ်မှတ်သည်။ mgmt_rst_in_n ကို အတည်ပြုသောအခါ TX Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် အခိုင်အမာပြောဆိုသည်။ |
| j204c_rx_avs_rst_n | အတွင်းပိုင်း | F-Tile JESD204C TX Avalon မမ်မိုရီ- မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်ကို ပြန်လည်သတ်မှတ်ခြင်း 1. mgmt_rst_in_n အား အတည်ပြုသောအခါ RX Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်သည် အခိုင်အမာပြောဆိုသည်။ |
| j204c_tx_rst_n | အတွင်းပိုင်း | F-Tile JESD204C TX လင့်ခ်နှင့် txlink_clk၊ နှင့် txframe_clk၊ ဒိုမိန်းများတွင် ပြန်လည်သတ်မှတ်သည်။
reset sequencer 0 reset_out5 port သည် j204c_tx_rst_n ကို ပြန်လည်သတ်မှတ်သည်။ ဤပြင်ဆင်သတ်မှတ်မှုသည် core PLL ကိုလော့ခ်ချထားပါက၊ နှင့် tx_pma_ready နှင့် tx_ready အချက်ပြမှုများကို အခိုင်အမာဖော်ပြထားသည်။ |
| j204c_rx_rst_n | အတွင်းပိုင်း | F-Tile JESD204C RX လင့်ခ်နှင့် သယ်ယူပို့ဆောင်ရေးအလွှာများ၊ rxlink_clk နှင့် rxframe_clk ဒိုမိန်းများတွင် ပြန်လည်သတ်မှတ်သည်။ |
| Signal ကို ပြန်လည်သတ်မှတ်ပါ။ | ဦးတည်ချက် | ဖော်ပြချက် |
| ပြန်လည်သတ်မှတ်ခြင်း sequencer 1 reset_out4 port သည် j204c_rx_rst_n ကို ပြန်လည်သတ်မှတ်သည်။ ဤပြန်လည်သတ်မှတ်ခြင်းသည် core PLL ကိုလော့ခ်ချပါက ပျက်ပြယ်စေပြီး rx_pma_ready နှင့် rx_ready အချက်ပြမှုများကို အခိုင်အမာဖော်ပြထားသည်။ | ||
| j204c_tx_rst_ack_n | အတွင်းပိုင်း | j204c_tx_rst_n ဖြင့် လက်ဆွဲခြင်းအချက်ပြမှုကို ပြန်လည်သတ်မှတ်ပါ။ |
| j204c_rx_rst_ack_n | အတွင်းပိုင်း | j204c_rx_rst_n ဖြင့် လက်ဆွဲခြင်းအချက်ပြမှုကို ပြန်လည်သတ်မှတ်ပါ။ |
ပုံ ၇။ Design Ex အတွက် Timing Diagramample Resets
F-Tile JESD204C ဒီဇိုင်း Example အချက်ပြမှုများ
ဇယား 15. စနစ် အင်တာဖေ့စ် အချက်ပြမှုများ
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| နာရီများနှင့် ပြန်လည်သတ်မှတ်မှုများ | ||
| mgmt_clk | ထည့်သွင်းခြင်း။ | စနစ်စီမံခန့်ခွဲမှုအတွက် 100 MHz နာရီ။ |
| refclk_xcvr | ထည့်သွင်းခြင်း။ | F-tile UX QUAD နှင့် System PLL အတွက် ရည်ညွှန်းနာရီ။ ဒေတာနှုန်း/အချက် 33 နှင့် ညီမျှသည်။ |
| refclk_core | ထည့်သွင်းခြင်း။ | Core PLL ရည်ညွှန်းနာရီ။ refclk_xcvr ကဲ့သို့တူညီသောနာရီကြိမ်နှုန်းကိုအသုံးပြုသည်။ |
| in_sysref | ထည့်သွင်းခြင်း။ | JESD204C Subclass 1 အကောင်အထည်ဖော်မှုအတွက် ပြင်ပ SYSREF မီးစက်မှ SYSREF အချက်ပြမှု။ |
| sysref_out | အထွက် | ဒီဇိုင်းဟောင်းအတွက် FPGA စက်မှထုတ်ပေးသော JESD204C Subclass 1 အကောင်အထည်ဖော်မှုအတွက် SYSREF အချက်ပြမှုample link ကို အစပြုခြင်း ရည်ရွယ်ချက် သာဖြစ်သည်။ |
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| SPI | ||
| spi_SS_n[2:0] | အထွက် | Active low ၊ SPI slave သည် signal ကိုရွေးချယ်သည်။ |
| spi_SCLK | အထွက် | SPI အမှတ်စဉ်နာရီ။ |
| spi_sdio | အဝင်/အထွက် | မာစတာမှ ဒေတာကို ပြင်ပကျွန်သို့ ထုတ်ပေးသည်။ ပြင်ပကျွန်မှ မာစတာသို့ ဒေတာထည့်သွင်းပါ။ |
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| မှတ်ချက် -3-Wire SPI Module ရွေးချယ်မှုကို ဖန်တီးသောအခါတွင် ဖွင့်ထားသည်။ | ||
| spi_MISO
မှတ်ချက်: 3-Wire SPI Module ကိုထုတ်လုပ်သည့်အခါ ရွေးချယ်မှုကို ဖွင့်မထားပါ။ |
ထည့်သွင်းခြင်း။ | ပြင်ပကျွန်မှဒေတာကို SPI မာစတာသို့ ထည့်သွင်းပါ။ |
| spi_MOSI
မှတ်ချက် - 3-Wire SPI Module ကိုထုတ်လုပ်သည့်အခါ ရွေးချယ်မှုကို ဖွင့်မထားပါ။ |
အထွက် | SPI မာစတာမှ ဒေတာကို ပြင်ပကျွန်သို့ ထုတ်ပေးသည်။ |
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| ADC / DAC | ||
| tx_serial_data[LINK*L-1:0] |
အထွက် |
DAC သို့ မြန်နှုန်းမြင့် အမှတ်စဉ် အထွက်ဒေတာ ကွဲပြားသည်။ နာရီကို အမှတ်စဉ်ဒေတာစီးကြောင်းတွင် ထည့်သွင်းထားသည်။ |
| tx_serial_data_n[LINK*L-1:0] | ||
| rx_serial_data[LINK*L-1:0] |
ထည့်သွင်းခြင်း။ |
ADC မှ မတူညီသော မြန်နှုန်းမြင့် အမှတ်စဉ် ထည့်သွင်းမှုဒေတာ။ နာရီကို အမှတ်စဉ်ဒေတာစီးကြောင်းမှ ပြန်လည်ရယူသည်။ |
| rx_serial_data_n[LINK*L-1:0] | ||
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| အထွေထွေရည်ရွယ်ချက် I/O | ||
| user_led[3:0] |
အထွက် |
အောက်ပါအခြေအနေများအတွက် အခြေအနေကို ညွှန်ပြသည်-
|
| user_dip[3:0] | ထည့်သွင်းခြင်း။ | အသုံးပြုသူမုဒ် DIP ခလုတ်ထည့်သွင်းမှု-
|
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| Out-of-band (OOB) နှင့် အဆင့်အတန်း | ||
| rx_patchk_data_error[LINK-1:0] | အထွက် | ဤအချက်ပြမှုကို အတည်ပြုသောအခါ၊ ၎င်းသည် ပုံစံစစ်ဆေးသူတွင် အမှားအယွင်းရှိကြောင်း ညွှန်ပြသည်။ |
| rx_link_error[LINK-1:0] | အထွက် | ဤအချက်ပြမှုကို အတည်ပြုသောအခါ၊ JESD204C RX IP သည် နှောင့်ယှက်သည်ဟု အခိုင်အမာဖော်ပြသည်။ |
| tx_link_error[LINK-1:0] | အထွက် | ဤအချက်ပြမှုကို အတည်ပြုသောအခါ၊ JESD204C TX IP သည် နှောင့်ယှက်သည်ဟု အခိုင်အမာဖော်ပြသည်။ |
| emb_lock_out | အထွက် | ဤအချက်ပြမှုကို အတည်ပြုသောအခါ၊ JESD204C RX IP သည် EMB လော့ခ်ချခြင်းကို အောင်မြင်ကြောင်း ညွှန်ပြသည်။ |
| sh_lock_out | အထွက် | ဤအချက်ပြမှုကို အတည်ပြုသောအခါ၊ ၎င်းသည် JESD204C RX IP ထပ်တူပြုခြင်း ခေါင်းစီးကို လော့ခ်ချထားကြောင်း ညွှန်ပြသည်။ |
| အချက်ပြ | ဦးတည်ချက် | ဖော်ပြချက် |
| Avalon လွှင့်ခြင်း။ | ||
| rx_avst_valid[LINK-1:0] | ထည့်သွင်းခြင်း။ | converter s ရှိမရှိညွှန်ပြသည်။ampအပလီကေးရှင်းအလွှာသို့ ဒေတာသည် မှန်ကန်သည် သို့မဟုတ် မမှန်ကန်ပါ။
|
| rx_avst_data[(TOTAL_SAMPLE*N)-1:0
] |
ထည့်သွင်းခြင်း။ | Converter sampအပလီကေးရှင်းအလွှာသို့ data များရောက်ရှိ။ |
F-Tile JESD204C ဒီဇိုင်း Exampထိန်းချုပ်ရေး မှတ်ပုံတင်များ
F-Tile JESD204C ဒီဇိုင်းဟောင်းample registers သည် ED Control block တွင် byte-addressing (32 bits) ကိုအသုံးပြုသည်။
ဇယား ၁။ ဒီဇိုင်းထွample လိပ်စာမြေပုံ
ဤ 32-bit ED Control ပိတ်ဆို့ခြင်း မှတ်ပုံတင်များသည် mgmt_clk ဒိုမိန်းတွင် ရှိသည်။
| အစိတ်အပိုင်း | လိပ်စာ |
| F-Tile JESD204C TX IP | 0x000C_0000 – 0x000C_03FF |
| F-Tile JESD204C RX IP | 0x000D_0000 – 0x000D_03FF |
| SPI ထိန်းချုပ်မှု | 0x0102_0000 – 0x0102_001F |
| PIO ထိန်းချုပ်မှု | 0x0102_0020 – 0x0102_002F |
| PIO အဆင့်အတန်း | 0x0102_0040 – 0x0102_004F |
| Sequencer 0 ကို ပြန်လည်သတ်မှတ်ပါ။ | 0x0102_0100 – 0x0102_01FF |
| Sequencer 1 ကို ပြန်လည်သတ်မှတ်ပါ။ | 0x0102_0200 – 0x0102_02FF |
| ED ထိန်းချုပ်မှု | 0x0102_0400 – 0x0102_04FF |
| F-Tile JESD204C IP transceiver PHY ပြန်လည်ပြင်ဆင်မှု | 0x0200_0000 – 0x023F_FFFF |
ဇယား 17။ Access Type and Definition ကို မှတ်ပုံတင်ပါ။
ဤဇယားသည် Intel FPGA IPs အတွက် မှတ်ပုံတင်ခွင့် အမျိုးအစားကို ဖော်ပြသည်။
| အသုံးပြုခွင့် အမျိုးအစား | အဓိပ္ပါယ် |
| RO/V | ဆော့ဖ်ဝဲလ်သည် ဖတ်ရန်သာဖြစ်သည် (ရေးသားခြင်းအပေါ် အကျိုးသက်ရောက်မှုမရှိပါ)။ တန်ဖိုး ကွဲပြားနိုင်သည်။ |
| RW |
|
| RW1C |
|
ဇယား 18. ED ထိန်းချုပ်ရေးလိပ်စာမြေပုံ
| နှိမ်သည်။ | မှတ်ပုံတင်အမည် |
| က0x00 | rst_ctl |
| က0x04 | rst_sts0 |
| ဆက်ရန်… | |
| နှိမ်သည်။ | မှတ်ပုံတင်အမည် |
| က0x10 | rst_sts_detected0 |
| က0x40 | sysref_ctl |
| က0x44 | sysref_sts |
| က0x80 | tst_ctl |
| 0x8c | tst_err0 |
ဇယား 19. ED ထိန်းချုပ်ရေး ပိတ်ဆို့ထိန်းချုပ်ရေးနှင့် အဆင့်အတန်း မှတ်ပုံတင်မှုများ
| ဘိုက် နှိမ်သည်။ | မှတ်ပုံတင်ပါ။ | နာမည် | သုံးစွဲခွင့် | ပြန်လည်သတ်မှတ်ပါ။ | ဖော်ပြချက် |
| က0x00 | rst_ctl | rst_အခိုင်အမာ | RW | က0x0 | ထိန်းချုပ်မှုကို ပြန်လည်သတ်မှတ်ပါ။ [0]- ပြန်လည်သတ်မှတ်ရန် အတည်ပြုရန် 1 ကိုရေးပါ။ (hw_rst) 0 ကို deassert reset လုပ်ရန် ထပ်မံရေးသားပါ။ [31:1]- သီးသန့်။ |
| က0x04 | rst_sts0 | rst_အခြေအနေ | RO/V | က0x0 | အခြေအနေကို ပြန်လည်သတ်မှတ်ပါ။ [0]- Core PLL သော့ခတ်ထားသော အခြေအနေ။ [31:1]- သီးသန့်။ |
| က0x10 | rst_sts_dete cted0 | rst_sts_set | RW1C | က0x0 | အတွင်း သို့မဟုတ် ပြင်ပ SYSREF မီးစက်အတွက် SYSREF အစွန်းထောက်လှမ်းမှု အခြေအနေ။ [0]- 1 ၏တန်ဖိုးသည် အတန်းခွဲ 1 လုပ်ဆောင်ချက်အတွက် SYSREF တက်လာသည့်အစွန်းကို ညွှန်ပြသည်။ SYSREF edge detection အသစ်ကိုဖွင့်ရန် ဤဘစ်ကိုရှင်းလင်းရန် ဆော့ဖ်ဝဲသည် 1 ကိုရေးနိုင်သည်။ [31:1]- သီးသန့်။ |
| က0x40 | sysref_ctl | sysref_contr ol | RW | Duplex datapath
|
SYSREF ထိန်းချုပ်မှု။
ကိုးကားပါ။ ဇယား ၁ ဤစာရင်းသွင်းအသုံးပြုမှုနှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များအတွက် စာမျက်နှာ 17 တွင်။ |
| အခါအားလျော်စွာ | မှတ်ချက် - ပြန်လည်သတ်မှတ်မှုတန်ဖိုးပေါ်တွင်မူတည်သည်။ | ||||
| က0x00081 | SYSREF အမျိုးအစားနှင့် F-Tile | ||||
| Gapped- အချိန်အပိုင်းအခြားအလိုက်- | JESD204C IP ဒေတာလမ်းကြောင်း ကန့်သတ်ချက်များ ဆက်တင်များ။ | ||||
| က0x00082 | |||||
| TX သို့မဟုတ် RX ဒေတာ | |||||
| လမ်းကြောင်း | |||||
| တစ်ချက်ရိုက်ချက်- | |||||
| က0x00000 | |||||
| အခါအားလျော်စွာ | |||||
| က0x00001 | |||||
| ကွာသွားသည်- | |||||
| အချိန်ပိုင်း- | |||||
| က0x00002 | |||||
| က0x44 | sysref_sts | sysref_statu s | RO/V | က0x0 | SYSREF အခြေအနေ။ ဤစာရင်းတွင် အတွင်း SYSREF မီးစက်၏ နောက်ဆုံးပေါ် SYSREF ကာလနှင့် တာဝန်စက်ဝန်း ဆက်တင်များ ပါရှိသည်။
ကိုးကားပါ။ ဇယား ၁ စာမျက်နှာ 16 တွင် SYSREF ကာလနှင့် တာဝန်စက်ဝန်း၏ တရားဝင်တန်ဖိုး။ |
| ဆက်ရန်… | |||||
| ဘိုက် နှိမ်သည်။ | မှတ်ပုံတင်ပါ။ | နာမည် | သုံးစွဲခွင့် | ပြန်လည်သတ်မှတ်ပါ။ | ဖော်ပြချက် |
[8:0]- SYSREF ကာလ။
|
|||||
| က0x80 | tst_ctl | tst_control | RW | က0x0 | စမ်းသပ်ထိန်းချုပ်မှု။ Pattern generator နှင့် checker အတွက် မတူညီသော စမ်းသပ်မှုပုံစံများကို ဖွင့်ရန် ဤစာရင်းကို အသုံးပြုပါ။ [1:0] = သီးသန့်အကွက် [2] = ramp_test_ctl
|
| 0x8c | tst_err0 | tst_error | RW1C | က0x0 | Link 0 အတွက် အမှားအယွင်း အလံ။ ဘစ်သည် 1'b1 ဖြစ်သောအခါ၊ ၎င်းသည် အမှားဖြစ်သွားသည်ကို ညွှန်ပြသည်။ error flag ကိုရှင်းရန် 1'b1 ကို သက်ဆိုင်ရာ bit တွင် မရေးမီ error ကို ဖြေရှင်းသင့်သည်။ [0] = ပုံစံ checker error [1] = tx_link_error [2] = rx_link_error [3] = Command ပုံစံ checker error [31:4]: သီးသန့်ထားသည်။ |
F-Tile JESD204C Intel FPGA IP Design Ex အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus Prime ဗားရှင်း | IP ဗားရှင်း | အပြောင်းအလဲများ |
| 2021.10.11 | 21.3 | 1.0.0 | ကနဦး ထုတ်ဝေမှု။ |
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel F-Tile JESD204C Intel FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile JESD204C Intel FPGA IP ဒီဇိုင်းထွample၊ F-Tile JESD204C၊ Intel FPGA IP ဒီဇိုင်း Example၊ IP ဒီဇိုင်းထွample၊ ဒီဇိုင်းထွample |
