F-Tile JESD204C Intel FPGA IP Design Eksample

Om F-Tile JESD204C Intel® FPGA IP Design Example brukerveiledning

Denne brukerveiledningen gir funksjonene, bruksretningslinjene og detaljert beskrivelse av designet f.eksamples for F-Tile JESD204C Intel® FPGA IP ved bruk av Intel Agilex™-enheter.

Tiltenkt publikum

Dette dokumentet er ment for:

• Designarkitekt for å foreta IP-valg under designplanleggingsfasen på systemnivå
• Maskinvaredesignere når de integrerer IP-en i design på systemnivå
• Valideringsingeniører under simulering på systemnivå og maskinvarevalideringsfase

Relaterte dokumenter
Tabellen nedenfor viser andre referansedokumenter som er relatert til F-Tile JESD204C Intel FPGA IP.

Tabell 1. Relaterte dokumenter

Referanse	Beskrivelse
F-Tile JESD204C Intel FPGA IP brukerveiledning	Gir informasjon om F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP versjonsmerknader	Viser endringene som er gjort for F-Tile JESD204C F-Tile JESD204C i en bestemt utgivelse.
Intel Agilex-enhetsdatablad	Dette dokumentet beskriver de elektriske egenskapene, bryteregenskaper, konfigurasjonsspesifikasjoner og timing for Intel Agilex-enheter.

Akronymer og ordliste

Tabell 2. Akronymliste

Akronym	Ekspansjon
LEMC	Lokal utvidet multiblokkklokke
FC	Frame klokkehastighet
ADC	Analog til digital omformer
DAC	Digital til analog konverter
DSP	Digital signalprosessor
TX	Sender
RX	Mottaker

Akronym	Ekspansjon
DLL	Datalinklag
CSR	Kontroll og statusregister
CRU	Klokke og tilbakestill enhet
ISR	Avbryt servicerutinen
FIFO	Først-inn-først-ut
SERDES	Serializer Deserializer
ECC	Feilretting av kode
FEC	Videresend feilretting
SERR	Enkel feildeteksjon (i ECC, korrigerbar)
DERR	Dobbel feildeteksjon (i ECC, fatal)
PRBS	Pseudorandom binær sekvens
MAC	Medietilgangskontroller. MAC inkluderer protokollunderlag, transportlag og datalinklag.
PHY	Fysisk lag. PHY inkluderer vanligvis det fysiske laget, SERDES, drivere, mottakere og CDR.
PCS	Underlag for fysisk koding
PMA	Fysisk medium tilknytning
RBD	RX-bufferforsinkelse
UI	Enhetsintervall = varighet av seriell bit
RBD-antall	RX Buffer Delay siste kjørefeltankomst
RBD offset	Mulighet for utgivelse av RX Buffer Delay
SH	Synkroniser overskrift
TL	Transportlag
EMIB	Innebygd Multi-die Interconnect Bridge

Tabell 3. Ordliste

Periode	Beskrivelse
Konverteringsenhet	ADC- eller DAC-omformer
Logisk enhet	FPGA eller ASIC
Oktett	En gruppe på 8 biter, tjener som inngang til 64/66-koder og utgang fra dekoder
Nappe	Et sett med 4 bits som er basisarbeidsenheten til JESD204C-spesifikasjonene
Blokkere	Et 66-bits symbol generert av 64/66-kodingsskjemaet
Linjepris	Effektiv datahastighet for seriell kobling Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link klokke	Link Clock = Lane Line Rate/66.
Ramme	Et sett med påfølgende oktetter der posisjonen til hver oktett kan identifiseres ved referanse til et rammeinnrettingssignal.
Rammeklokke	En systemklokke som kjører med rammens hastighet, som må være 1x og 2x linkklokke.

Periode	Beskrivelse
Samples per rammeklokke	Samples per klokke, den totale samples i rammeklokke for omformerenheten.
LEMC	Intern klokke som brukes til å justere grensen til den utvidede multiblokken mellom baner og inn i de eksterne referansene (SYSREF eller underklasse 1).
Underklasse 0	Ingen støtte for deterministisk latens. Data bør frigis umiddelbart ved forskyvning av kjørefelt til kjørefelt på mottakeren.
Underklasse 1	Deterministisk latens ved bruk av SYSREF.
Flerpunktskobling	Linker mellom enheter med 2 eller flere konverteringsenheter.
64B / 66B-koding	Linjekode som tilordner 64-biters data til 66 bits for å danne en blokk. Datastrukturen på basisnivå er en blokk som starter med 2-bits synkroniseringshode.

Tabell 4. Symboler

Periode	Beskrivelse
L	Antall baner per omformerenhet
M	Antall omformere per enhet
F	Antall oktetter per ramme på en enkelt bane
S	Antall samples overført per enkelt omformer per rammesyklus
N	Konverteroppløsning
N'	Totalt antall bits per sample i brukerdataformatet
CS	Antall kontrollbiter per konverteringssample
CF	Antall kontrollord per rammeklokkeperiode per lenke
HD	Brukerdataformat med høy tetthet
E	Antall multiblokker i en utvidet multiblokk

F-Tile JESD204C Intel FPGA IP Design Eksample Hurtigstartguide

F-Tile JESD204C Intel FPGA IP-design eksamples for Intel Agilex-enheter har en simulerende testbenk og en maskinvaredesign som støtter kompilering og maskinvaretesting.
Du kan generere F-Tile JESD204C design f.eksamples gjennom IP-katalogen i Intel Quartus® Prime Pro Edition-programvaren.

Figur 1. Utvikling Stages for Design Example

Design Eksampblokkdiagram

Figur 2. F-Tile JESD204C Design Eksample Blokkdiagram på høyt nivå

Designet eksample består av følgende moduler:

• Plattformdesigner system
  • F-Tile JESD204C Intel FPGA IP
  • JTAG til Avalon Master bridge
  • Parallell I/O (PIO) kontroller
  • Serial Port Interface (SPI)—mastermodul— IOPLL
  • SYSREF generator
  • Example Design (ED) Kontroll CSR
  • Tilbakestill sekvensere
• System PLL
• Mønstergenerator
• Mønsterkontroll

Tabell 5. Design Eksample moduler

Komponenter	Beskrivelse
Plattformdesigner system	Platform Designer-systemet instansierer F-Tile JESD204C IP-databanen og støttende periferiutstyr.
F-Tile JESD204C Intel FPGA IP	Dette Platform Designer-undersystemet inneholder TX og RX F-Tile JESD204C IP-er instansiert sammen med dupleks PHY.
JTAG til Avalon Master bridge	Denne broen gir systemkonsollvertstilgang til den minnetilordnede IP-en i designet gjennom JTAG grensesnitt.
Parallell I/O (PIO) kontroller	Denne kontrolleren gir et minnetilordnet grensesnitt for sampling og kjøring av generelle I/O-porter.
SPI-mester	Denne modulen håndterer seriell overføring av konfigurasjonsdata til SPI-grensesnittet på omformerenden.
SYSREF generator	SYSREF-generatoren bruker linkklokken som en referanseklokke og genererer SYSREF-pulser for F-Tile JESD204C IP. Note: Dette designet eksample bruker SYSREF-generatoren for å demonstrere dupleks F-Tile JESD204C IP-linkinitialisering. I F-Tile JESD204C underklasse 1 systemnivåapplikasjon må du generere SYSREF fra samme kilde som enhetsklokken.
IOPLL	Dette designet eksample bruker en IOPLL for å generere en brukerklokke for overføring av data til F-Tile JESD204C IP.
ED Control CSR	Denne modulen gir SYSREF-deteksjonskontroll og -status, og testmønsterkontroll og -status.
Tilbakestill sekvensere	Dette designet eksample består av 2 tilbakestilte sekvensere: Tilbakestill sekvens 0 – Håndterer tilbakestillingen til TX/RX Avalon® streamingdomene, Avalon minnetilordnede domene, kjerne-PLL, TX PHY, TX-kjerne og SYSREF-generator. Tilbakestill sekvens 1 – Håndterer tilbakestillingen til RX PHY og RX-kjerne.
System PLL	Primær klokkekilde for F-flis hard IP og EMIB kryssing.
Mønstergenerator	Mønstergeneratoren genererer en PRBS eller ramp mønster.
Mønsterkontroll	Mønsterkontrollen bekrefter PRBS eller ramp mønster mottatt, og flagger en feil når den finner et misforhold mellom dataeneample.

Programvarekrav

Intel bruker følgende programvare for å teste designet f.eksamples i et Linux-system:

• Intel Quartus Prime Pro Edition-programvare
• Questa*/ModelSim* eller VCS*/VCS MX-simulator

Generering av designet

For å generere designet eksample fra IP-parametereditoren:

1. Opprett et prosjekt rettet mot Intel Agilex F-tile-enhetsfamilie og velg ønsket enhet.
2. I IP-katalogen, Verktøy ➤ IP-katalog, velger du F-Tile JESD204C Intel FPGA IP.
3. Angi et toppnivånavn og mappen for din egendefinerte IP-variant. Klikk OK. Parametereditoren legger til .ip på toppnivå file til gjeldende prosjekt automatisk. Hvis du blir bedt om å legge til .ip manuelt file til prosjektet, klikk Prosjekt ➤ Legg til/fjern Files i Project for å legge til file.
4. Under Exampi kategorien Design, spesifiser designet f.eksample parametere som beskrevet i Design Eksample Parametere.
5. Klikk Generer eksample Design.

Programvaren genererer all design files i underkatalogene. Disse files er nødvendig for å kjøre simulering og kompilering.

Design Eksample Parametere
F-Tile JESD204C Intel FPGA IP-parameterredigering inkluderer Example Design-fanen der du kan spesifisere visse parametere før du genererer designet, f.eksample.

Tabell 6. Parametere i eksample Design Tab

Parameter	Alternativer	Beskrivelse
Velg design	Systemkonsollkontroll Ingen	Velg systemkonsollkontrollen for å få tilgang til designet f.eksampdatabanen gjennom systemkonsollen.
Simulering	På, av	Slå på for at IP-en skal generere det nødvendige files for simulering av design eksample.
Syntese	På, av	Slå på for at IP-en skal generere det nødvendige files for Intel Quartus Prime-kompilering og maskinvaredemonstrasjon.
HDL-format (for simulering)	Verilog VDHL	Velg HDL-formatet til RTL files for simulering.
HDL-format (for syntese)	Kun Verilog	Velg HDL-formatet til RTL files for syntese.

Parameter	Alternativer	Beskrivelse
Generer 3-leder SPI-modul	På, av	Slå på for å aktivere 3-leder SPI-grensesnitt i stedet for 4-leder.
Sysref-modus	Et skudd Periodisk Glapp periodisk	Velg om du vil at SYSREF-justeringen skal være en one-shot pulsmodus, periodisk eller gapped periodisk, basert på dine designkrav og tidsfleksibilitet. One-shot—Velg dette alternativet for å aktivere SYSREF til å være en one-shot pulsmodus. Verdien til sysref_ctrl[17]-registerbiten er 0. Etter at F-Tile JESD204C IP-tilbakestillingen er deassert, endrer du sysref_ctrl[17]-registerets verdi fra 0 til 1, deretter til 0, for en one-shot SYSREF-puls. Periodisk – SYSREF i periodisk modus har 50:50 driftssyklus. SYSREF-perioden er E*SYSREF_MULP. Periodisk avstand – SYSREF har programmerbar driftssyklus med granularitet på 1 koblingsklokkesyklus. SYSREF-perioden er E*SYSREF_MULP. For driftssyklusinnstilling utenfor området, skal SYSREF-genereringsblokken automatisk utlede 50:50 driftssyklus. Se til SYSREF Generator seksjon for mer informasjon om SYSREF periode.
Velg bord	Ingen	Velg brettet for designet eksample. Ingen – Dette alternativet ekskluderer maskinvareaspekter for design, f.eksample. Alle pin-tilordningene vil bli satt til virtuelle pinner.
Testmønster	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Velg mønstergenerator og brikketestmønster. Mønstergenerator—JESD204C støtter PRBS-mønstergenerator per datasample. Dette betyr at bredden på dataene er N+CS-alternativet. PRBS-mønstergenerator og kontrollør er nyttige for å lage dataample stimulus for testing og den er ikke kompatibel med PRBS-testmodus på ADC/DAC-omformeren. Ramp Mønstergenerator – JESD204C-lenkelaget fungerer normalt, men senere transport er deaktivert og inndata fra formatereren ignoreres. Hver bane sender en identisk oktettstrøm som øker fra 0x00 til 0xFF og deretter gjentas. Ramp mønstertest er aktivert av prbs_test_ctl. PRBS Pattern Checker – JESD204C PRBS scrambler er selvsynkroniserende og det forventes at når IP-kjernen er i stand til å dekode koblingen, er scrambling-seedet allerede synkronisert. PRBS scrambling frø vil ta opp 8 oktetter å initialisere seg selv. Ramp Pattern Checker – JESD204C-kryptering er selvsynkroniserende, og det forventes at når IP-kjernen er i stand til å dekode koblingen, er scrambling-seedet allerede synkronisert. Den første gyldige oktetten lastes inn som ramp Opprinnelig verdi. Påfølgende data må økes opp til 0xFF og rulle over til 0x00. Ramp mønsterkontrolleren bør se etter identisk mønster på tvers av alle baner.
Aktiver intern seriell tilbakekobling	På, av	Velg intern seriell loopback.
Aktiver kommandokanal	På, av	Velg kommandokanalmønster.

Katalogstruktur
F-Tile JESD204C design eksample-kataloger inneholder generert files for design eksamples.

Figur 3. Katalogstruktur for F-Tile JESD204C Intel Agilex Design Example

Tabell 7. Katalog Files

Mapper	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulering/mentor	modelsim_sim.tcl tb_top_waveform.do
simulering/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulering av designeksample Testbenk

Designet eksample testbench simulerer ditt genererte design.

Figur 4. Fremgangsmåte

For å simulere designet, utfør følgende trinn:

1. Endre arbeidskatalogen tilample_design_directory>/simulering/ .
2. Kjør simuleringsskriptet på kommandolinjen. Tabellen nedenfor viser kommandoene for å kjøre de støttede simulatorene.

Simulator	Kommando
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (uten Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Simuleringen avsluttes med meldinger som indikerer om kjøringen var vellykket eller ikke.

Figur 5. Vellykket simulering
Denne figuren viser vellykket simuleringsmelding for VCS-simulator.

Sammenstilling av designeksample

For å kompilere eksampfor prosjektet, følg disse trinnene:

1. Sørg for kompilasjonsdesign eksampgenerasjonen er fullført.
2. Åpne Intel Quartus Prime Pro Edition-prosjektet i Intel Quartus Prime Pro Edition-programvarenample_ design_ directory>/ed/quartus.
3. Klikk Start kompilering på Behandling-menyen.

Detaljert beskrivelse for F-Tile JESD204C Design Example

F-Tile JESD204C design eksample demonstrerer funksjonaliteten til datastrømming ved hjelp av loopback-modus.
Du kan spesifisere parameterinnstillingene du ønsker og generere designet f.eksample.
Designet eksample er kun tilgjengelig i dupleksmodus for både Base- og PHY-varianten. Du kan velge Base only eller PHY only variant, men IP vil generere design f.eksample for både Base og PHY.

Note:  Noen konfigurasjoner med høy datahastighet kan mislykkes med timing. For å unngå tidsfeil, bør du vurdere å spesifisere lavere rammeklokkefrekvensmultiplikatorverdi (FCLK_MULP) i Konfigurasjoner-fanen i F-Tile JESD204C Intel FPGA IP-parameterredigering.

Systemkomponenter

F-Tile JESD204C design eksample gir en programvarebasert kontrollflyt som bruker den harde kontrollenheten med eller uten systemkonsollstøtte.

Designet eksample muliggjør en automatisk kobling i intern og ekstern loopback-modus.

JTAG til Avalon Master Bridge
JTAG til Avalon Master Bridge gir en forbindelse mellom vertssystemet for å få tilgang til den minnetilordnede F-Tile JESD204C IP og de perifere IP-kontroll- og statusregistrene gjennom JTAG grensesnitt.

Figur 6. System med JTAG til Avalon Master Bridge Core

Note:  Systemklokken må være minst 2X raskere enn JTAG klokke. Systemklokken er mgmt_clk (100MHz) i dette designet f.eksample.

Parallell I/O (PIO) kjerne
Den parallelle input/output-kjernen (PIO) med Avalon-grensesnitt gir et minnetilordnet grensesnitt mellom en Avalon-minnetilordnet slaveport og generelle I/O-porter. I/O-portene kobles enten til on-chip brukerlogikk, eller til I/O-pinner som kobles til enheter som er eksterne til FPGA.

Figur 7. PIO-kjerne med inngangsporter, utgangsporter og IRQ-støtte
Som standard deaktiverer Platform Designer-komponenten Interrupt Service Line (IRQ).

PIO I/O-portene er tilordnet på toppnivå HDL file ( io_ status for inngangsporter, io_ kontroll for utgangsporter).

Tabellen nedenfor beskriver signaltilkoblingen for status- og kontroll-I/O-portene til DIP-svitsjen og LED-en på utviklingssettet.

Tabell 8. PIO Core I/O-porter

Havn	Bit	Signal
Ut_port	0	USER_LED SPI-programmering ferdig
	31:1	Reservert
In_port	0	USER_DIP intern seriell tilbakekoblingsaktivering Av = 1 På = 0
	1	USER_DIP FPGA-generert SYSREF-aktivering Av = 1 På = 0
	31:2	Reservert.

SPI Master
SPI-mastermodulen er en standard Platform Designer-komponent i standardbiblioteket for IP Catalog. Denne modulen bruker SPI-protokollen for å lette konfigurasjonen av eksterne omformere (f.eksample, ADC, DAC og eksterne klokkegeneratorer) via et strukturert registerrom inne i disse enhetene.

SPI-masteren har et Avalon-minnetilordnet grensesnitt som kobles til Avalon-masteren (JTAG til Avalon master bridge) via Avalon minnekartlagte sammenkobling. SPI-masteren mottar konfigurasjonsinstruksjoner fra Avalon-masteren.

SPI-mastermodulen styrer opptil 32 uavhengige SPI-slaver. SCLK-baudhastigheten er konfigurert til 20 MHz (delelig med 5).
Denne modulen er konfigurert til et 4-leder, 24-bits breddegrensesnitt. Hvis alternativet Generer 3-leder SPI-modul er valgt, instansieres en tilleggsmodul for å konvertere 4-leder utgangen til SPI-masteren til 3-leder.

IOPLL
IOPLL genererer klokken som kreves for å generere frame_clk og link_clk. Referanseklokken til PLL er konfigurerbar, men begrenset til datahastigheten/faktoren på 33.

• For design eksample som støtter datahastighet på 24.33024 Gbps, klokkefrekvensen for frame_clk og link_clk er 368.64 MHz.
• For design eksample som støtter datahastighet på 32 Gbps, klokkefrekvensen for frame_clk og link_clk er 484.848 MHz.

SYSREF Generator
SYSREF er et kritisk tidssignal for dataomformere med F-Tile JESD204C-grensesnitt.

SYSREF-generatoren i design eksample brukes kun til demonstrasjonsformål med dupleks JESD204C IP-linkinitialisering. I systemnivåapplikasjonen JESD204C underklasse 1 må du generere SYSREF fra samme kilde som enhetens klokke.

For F-Tile JESD204C IP, definerer SYSREF-multiplikatoren (SYSREF_MULP) til SYSREF-kontrollregisteret SYSREF-perioden, som er n-heltallsmultippel av E-parameteren.

Du må sørge for E*SYSREF_MULP ≤16. For eksample, hvis E=1, må den juridiske innstillingen for SYSREF_MULP være innenfor 1–16, og hvis E=3, må den juridiske innstillingen for SYSREF_MULP være innenfor 1–5.

Note:  Hvis du setter en SYSREF_MULP utenfor området, vil SYSREF-generatoren fikse innstillingen til SYSREF_MULP=1.
Du kan velge om du vil at SYSREF-typen skal være en one-shot puls, periodisk eller gapped periodisk gjennom Exampfanen Design i F-Tile JESD204C Intel FPGA IP-parameterredigering.

Tabell 9. Examples av periodisk og gapet periodisk SYSREF-teller

E	SYSREF_MULP	SYSREF PERIODE (E*SYSREF_MULP* 32)	Duty Cycle	Beskrivelse
1	1	32	1..31 (Programmerbar)	Glapp periodisk
1	1	32	16 (Fikset)	Periodisk
1	2	64	1..63 (Programmerbar)	Glapp periodisk
1	2	64	32 (Fikset)	Periodisk
1	16	512	1..511 (Programmerbar)	Glapp periodisk
1	16	512	256 (Fikset)	Periodisk
2	3	19	1..191 (Programmerbar)	Glapp periodisk
2	3	192	96 (Fikset)	Periodisk
2	8	512	1..511 (Programmerbar)	Glapp periodisk
2	8	512	256 (Fikset)	Periodisk
2	9 (Ulovlig)	64	32 (Fikset)	Glapp periodisk
2	9 (Ulovlig)	64	32 (Fikset)	Periodisk

 

Tabell 10. SYSREF-kontrollregistre
Du kan dynamisk rekonfigurere SYSREF-kontrollregistrene hvis registerinnstillingen er forskjellig fra innstillingen du spesifiserte da du genererte designeks.ample. Konfigurer SYSREF-registrene før F-Tile JESD204C Intel FPGA IP ikke er tilbakestilt. Hvis du velger den eksterne SYSREF-generatoren gjennom
sysref_ctrl[7] registerbit, kan du ignorere innstillingene for SYSREF type, multiplikator, driftssyklus og fase.

Bits	Standardverdi	Beskrivelse
sysref_ctrl[1:0]	2'b00: One-shot 2'b01: Periodisk 2'b10: Glapp periodisk	SYSREF type. Standardverdien avhenger av SYSREF-modusinnstillingen i Example Design kategorien i F-Tile JESD204C Intel FPGA IP-parameterredigering.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplikator. Dette SYSREF_MULP-feltet gjelder for periodisk og gapped-periodisk SYSREF-type. Du må konfigurere multiplikatorverdien for å sikre at E*SYSREF_MULP-verdien er mellom 1 og 16 før F-Tile JESD204C IP ikke er tilbakestilt. Hvis E*SYSREF_MULP-verdien er utenfor dette området, er multiplikatorverdien som standard 5'b00001.
sysref_ctrl[7]	Dupleks databane: 1'b1 Simplex TX eller RX databane: 1'b0	SYSREF velg. Standardverdien avhenger av databaneinnstillingen i Exampfanen Design i F-Tile JESD204C Intel FPGA IP-parameterredigering. 0: Simplex TX eller RX (ekstern SYSREF) 1: Tosidig (intern SYSREF)
sysref_ctrl[16:8]	9:0	SYSREF driftssyklus når SYSREF-typen er periodisk eller periodisk med gap. Du må konfigurere driftssyklusen før F-Tile JESD204C IP ikke er tilbakestilt. Maksimal verdi = (E*SYSREF_MULP*32)-1 For eksampde: 50 % driftssyklus = (E*SYSREF_MULP*32)/2 Driftssyklusen er standard til 50 % hvis du ikke konfigurerer dette registerfeltet, eller hvis du konfigurerer registerfeltet til 0 eller mer enn den maksimalt tillatte verdien.
sysref_ctrl[17]	1'b0	Manuell kontroll når SYSREF-typen er ett-skudd. Skriv 1 for å sette SYSREF-signalet til høyt. Skriv 0 for å sette SYSREF-signalet til lavt. Du må skrive en 1 og deretter en 0 for å lage en SYSREF-puls i ett-skuddsmodus.
sysref_ctrl[31:18]	22:0	Reservert.

Tilbakestill sekvensere
Dette designet eksample består av to tilbakestillingssekvensere:

• Tilbakestill sekvens 0 – Håndterer tilbakestillingen til TX/RX Avalon-streamingdomene, Avalon minnetilordnede domene, kjerne-PLL, TX PHY, TX-kjerne og SYSREF-generator.
• Tilbakestill sekvens 1 – Håndterer tilbakestillingen til RX PHY og RX Core.

3-leder SPI
Denne modulen er valgfri for å konvertere SPI-grensesnitt til 3-leder.

System PLL
F-tile har tre innebygde system-PLLer. Disse system-PLL-ene er den primære klokkekilden for hard IP (MAC, PCS og FEC) og EMIB-kryssing. Dette betyr at når du bruker systemets PLL-klokkemodus, blir blokkene ikke klokket av PMA-klokken og er ikke avhengige av en klokke som kommer fra FPGA-kjernen. Hver system-PLL genererer bare klokken knyttet til ett frekvensgrensesnitt. For eksample, du trenger to system-PLL-er for å kjøre ett grensesnitt på 1 GHz og ett grensesnitt på 500 MHz. Ved å bruke et system-PLL kan du bruke hver bane uavhengig uten at en klokkeendring påvirker en nærliggende bane.
Hver system-PLL kan bruke hvilken som helst av åtte FGT-referanseklokker. System PLL-er kan dele en referanseklokke eller ha forskjellige referanseklokker. Hvert grensesnitt kan velge hvilket system PLL det bruker, men når det først er valgt, er det løst, ikke rekonfigurerbart ved hjelp av dynamisk rekonfigurering.

Relatert informasjon
F-tile Architecture og PMA og FEC Direct PHY IP brukerveiledning

Mer informasjon om systemets PLL-klokkemodus i Intel Agilex F-tile-enheter.

Mønstergenerator og kontrollør
Mønstergeneratoren og kontrolløren er nyttige for å lage dataamples og overvåking for testformål.
Tabell 11. Støttet mønstergenerator

Mønstergenerator	Beskrivelse
PRBS mønstergenerator	F-Tile JESD204C design eksample PRBS mønstergenerator støtter følgende grad av polynomer: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp mønstergenerator	Den ramp mønsterverdien øker med 1 for hver påfølgende sample med generatorbredden på N, og ruller over til 0 når alle bitene i sampde er 1. Aktiver ramp mønstergenerator ved å skrive en 1 til bit 2 i tst_ctl-registeret til ED-kontrollblokken.
Kommandokanal ramp mønstergenerator	F-Tile JESD204C design eksample støtter kommandokanal ramp mønstergenerator per kjørefelt. Den ramp mønsterverdien øker med 1 per 6 biter med kommandoord. Startfrøet er et inkrementmønster på tvers av alle baner.

Tabell 12. Støttet mønsterkontroll

Mønstersjekker	Beskrivelse
PRBS mønstersjekker	Krypteringsfrøet i mønsterkontrollen er selvsynkronisert når F-Tile JESD204C IP oppnår skjevjustering. Mønsterkontrollen krever 8 oktetter for at scrambling-frøet skal synkronisere seg selv.
Ramp mønstersjekker	De første gyldige dataeneample for hver omformer (M) er lastet som startverdien til ramp mønster. Etterfølgende data sampLes-verdiene må øke med 1 i hver klokkesyklus opp til maksimum og deretter rulle over til 0.

Mønstersjekker	Beskrivelse
	For eksample, når S=1, N=16 og WIDTH_MULP = 2, er databredden per omformer S * WIDTH_MULP * N = 32. Maksimal data sample-verdien er 0xFFFF. Den ramp mønsterkontroller bekrefter at identiske mønstre mottas på tvers av alle omformere.
Kommandokanal ramp mønstersjekker	F-Tile JESD204C design eksample støtter kommandokanal ramp mønsterkontroll. Det første kommandoordet (6 bits) som mottas, lastes inn som startverdi. Påfølgende kommandoord i samme bane må øke opp til 0x3F og rulle over til 0x00. Kommandokanalen ramp mønstersjekker sjekker for ramp mønstre på tvers av alle baner.

F-Tile JESD204C TX og RX IP
Dette designet eksample lar deg konfigurere hver TX/RX i simpleksmodus eller dupleksmodus.
Duplekskonfigurasjoner tillater demonstrasjon av IP-funksjonalitet ved bruk av enten intern eller ekstern seriell loopback. CSR-er innenfor IP-en er ikke optimalisert for å tillate IP-kontroll og statusobservasjon.

F-Tile JESD204C Design Eksample Klokke og tilbakestill

F-Tile JESD204C design eksample har et sett med klokke- og tilbakestillingssignaler.

Tabell 13.Design Eksample Klokker

Klokkesignal	Retning	Beskrivelse
mgmt_clk	Inndata	LVDS differensialklokke med frekvens på 100 MHz.
refclk_xcvr	Inndata	Transceiver-referanseklokke med frekvens for datahastighet/faktor på 33.
refclk_core	Inndata	Kjernereferanseklokke med samme frekvens som refclk_xcvr.
in_sysref	Inndata	SYSREF signal. Maksimal SYSREF-frekvens er datahastighet/(66x32xE).
sysref_out	Produksjon
txlink_clk rxlink_clk	Innvendig	TX- og RX-koblingsklokke med frekvens på datahastighet/66.
txframe_clk rxframe_clk	Innvendig	TX- og RX-rammeklokke med frekvens for datahastighet/33 (FCLK_MULP=2) TX- og RX-rammeklokke med frekvens for datahastighet/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Innvendig	TX- og RX-faseklokke med frekvens for datahastighet/66 (FCLK_MULP=2) TX- og RX-faseklokken er alltid høy (1'b1) når FCLK_MULP=1
spi_SCLK	Produksjon	SPI baud rate klokke med frekvens på 20 MHz.

Når du laster inn designet f.eksampinn i en FPGA-enhet, sikrer en intern ninit_done-hendelse at JTAG til Avalon Master bridge er i tilbakestilling så vel som alle de andre blokkene.

SYSREF-generatoren har sin uavhengige tilbakestilling for å injisere tilsiktet asynkront forhold for klokkene txlink_clk og rxlink_clk. Denne metoden er mer omfattende når det gjelder å emulere SYSREF-signalet fra en ekstern klokkebrikke.

Tabell 14. Design Eksample Tilbakestiller

Tilbakestill signal	Retning	Beskrivelse
global_rst_n	Inndata	Global tilbakestilling av trykknapp for alle blokker, bortsett fra JTAG til Avalon Master bridge.
ninit_ferdig	Innvendig	Utdata fra Reset Release IP for JTAG til Avalon Master bridge.
edctl_rst_n	Innvendig	ED-kontrollblokken tilbakestilles av JTAG til Avalon Master bridge. Hw_rst- og global_rst_n-portene tilbakestiller ikke ED-kontrollblokken.
hw_rst	Innvendig	Bekreft og avkreft hw_rst ved å skrive til rst_ctl-registeret til ED-kontrollblokken. mgmt_rst_in_n hevder når hw_rst er hevdet.
mgmt_rst_in_n	Innvendig	Tilbakestill for Avalon minnetilordnede grensesnitt for forskjellige IP-er og innganger til tilbakestillingssekvensere:  j20c_reconfig_reset for F-Tile JESD204C IP dupleks Native PHY spi_rst_n for SPI master pio_rst_n for PIO-status og kontroll reset_in0 porten til reset sequencer 0 og 1 Global_rst_n, hw_rst eller edctl_rst_n porten hevder tilbakestilling på mgmt_rst_in_n.
sysref_rst_n	Innvendig	Tilbakestill for SYSREF-generatorblokk i ED-kontrollblokken ved å bruke reset sequencer 0 reset_out2-porten. Reset sequencer 0 reset_out2-porten avkrefter tilbakestillingen hvis kjerne-PLL er låst.
core_pll_rst	Innvendig	Tilbakestiller kjerne-PLL gjennom reset sequencer 0 reset_out0-porten. Kjernen PLL tilbakestilles når mgmt_rst_in_n reset er hevdet.
j204c_tx_avs_rst_n	Innvendig	Tilbakestiller F-Tile JESD204C TX Avalon minnetilordnede grensesnitt gjennom reset sequencer 0. Det TX Avalon minnetilordnede grensesnittet hevder når mgmt_rst_in_n er hevdet.
j204c_rx_avs_rst_n	Innvendig	Tilbakestiller F-Tile JESD204C TX Avalon minnetilordnede grensesnitt gjennom reset sequencer 1. RX Avalon minnetilordnede grensesnitt hevder når mgmt_rst_in_n er hevdet.
j204c_tx_rst_n	Innvendig	Tilbakestiller F-Tile JESD204C TX-link- og transportlagene i txlink_clk- og txframe_clk-domener. Reset sequencer 0 reset_out5-porten tilbakestiller j204c_tx_rst_n. Denne tilbakestillingen deasserts hvis kjerne-PLL er låst, og tx_pma_ready og tx_ready signalene er hevdet.
j204c_rx_rst_n	Innvendig	Tilbakestiller F-Tile JESD204C RX-link- og transportlag i, rxlink_clk- og rxframe_clk-domener.

Tilbakestill signal	Retning	Beskrivelse
		Reset sequencer 1 reset_out4-porten tilbakestiller j204c_rx_rst_n. Denne tilbakestillingen deasserts hvis kjerne-PLL er låst, og rx_pma_ready og rx_ready signalene er hevdet.
j204c_tx_rst_ack_n	Innvendig	Tilbakestill håndtrykksignal med j204c_tx_rst_n.
j204c_rx_rst_ack_n	Innvendig	Tilbakestill håndtrykksignal med j204c_rx_rst_n.

Figur 8. Tidsdiagram for designeksample Tilbakestiller

F-Tile JESD204C Design Eksample Signaler

Tabell 15. Systemgrensesnittsignaler

Signal	Retning	Beskrivelse
Klokker og tilbakestillinger
mgmt_clk	Inndata	100 MHz klokke for systemadministrasjon.
refclk_xcvr	Inndata	Referanseklokke for F-tile UX QUAD og System PLL. Tilsvarer datahastighet/faktor på 33.
refclk_core	Inndata	Kjerne PLL referanseklokke. Bruker samme klokkefrekvens som refclk_xcvr.
in_sysref	Inndata	SYSREF-signal fra ekstern SYSREF-generator for JESD204C Underklasse 1-implementering.
sysref_out	Produksjon	SYSREF-signal for JESD204C Underklasse 1-implementering generert av FPGA-enheten for design f.eks.ampKun formål med initialisering av lenker.

 

Signal	Retning	Beskrivelse
SPI
spi_SS_n[2:0]	Produksjon	Aktiv lav, SPI slave valgsignal.
spi_SCLK	Produksjon	SPI seriell klokke.
spi_sdio	Inngang/utgang	Utdata fra master til ekstern slave. Inndata fra ekstern slave til master.

Signal	Retning	Beskrivelse
Note:Når alternativet Generer 3-leder SPI-modul er aktivert.
spi_MISO Note: Når alternativet Generer 3-leder SPI-modul ikke er aktivert.	Inndata	Inndata fra ekstern slave til SPI-masteren.
spi_MOSI Note: Når alternativet Generer 3-leder SPI-modul ikke er aktivert.	Produksjon	Utdata fra SPI-master til ekstern slave.

 

Signal	Retning	Beskrivelse
ADC / DAC
tx_serial_data[LINK*L-1:0]	Produksjon	Differensiell høyhastighets seriell utdata til DAC. Klokken er innebygd i den serielle datastrømmen.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Inndata	Differensiell høyhastighets seriell inngangsdata fra ADC. Klokken gjenopprettes fra den serielle datastrømmen.
rx_serial_data_n[LINK*L-1:0]

 

Signal	Retning	Beskrivelse
Generell I/O
user_led[3:0]	Produksjon	Indikerer status for følgende forhold: [0]: SPI-programmering ferdig [1]: TX-koblingsfeil [2]: RX-koblingsfeil [3]: Mønsterkontrollfeil for Avalon-strømmedata
user_dip[3:0]	Inndata	Brukermodus DIP-bryterinngang: [0]: Aktivering av intern seriell tilbakekobling [1]: FPGA-generert SYSREF-aktivering [3:2]: Reservert

 

Signal	Retning	Beskrivelse
Utenfor bånd (OOB) og status
rx_patchk_data_error[LINK-1:0]	Produksjon	Når dette signalet er hevdet, indikerer det at mønstersjekkeren har oppdaget feil.
rx_link_error[LINK-1:0]	Produksjon	Når dette signalet er hevdet, indikerer det at JESD204C RX IP har hevdet avbrudd.
tx_link_error[LINK-1:0]	Produksjon	Når dette signalet er hevdet, indikerer det at JESD204C TX IP har hevdet avbrudd.
emb_lock_out	Produksjon	Når dette signalet bekreftes, indikerer det at JESD204C RX IP har oppnådd EMB-lås.
sh_lock_out	Produksjon	Når dette signalet er hevdet, indikerer det at JESD204C RX IP-synkroniseringshode er låst.

 

Signal	Retning	Beskrivelse
Avalon streaming
rx_avst_valid[LINK-1:0]	Inndata	Angir om omformeren sampdataene til applikasjonslaget er gyldige eller ugyldige. 0: Dataene er ugyldige 1: Dataene er gyldige
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Inndata	Omformer sample data til applikasjonslaget.

F-Tile JESD204C Design Eksample kontrollregistrene

F-Tile JESD204C design eksample-registre i ED-kontrollblokken bruker byte-adressering (32 biter).

Tabell 16. Design Eksample Adressekart
Disse 32-biters ED-kontrollblokkregistrene er i mgmt_clk-domenet.

Komponent	Adresse
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-kontroll	0x0102_0000 – 0x0102_001F
PIO-kontroll	0x0102_0020 – 0x0102_002F
PIO-status	0x0102_0040 – 0x0102_004F
Tilbakestill Sequencer 0	0x0102_0100 – 0x0102_01FF
Tilbakestill Sequencer 1	0x0102_0200 – 0x0102_02FF
ED-kontroll	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabell 17. Registertilgangstype og definisjon
Denne tabellen beskriver registertilgangstypen for Intel FPGA IP-er.

Tilgangstype	Definisjon
RO/V	Programvare skrivebeskyttet (ingen effekt på skriving). Verdien kan variere.
RW	Programvaren leser og returnerer gjeldende bitverdi. Programvaren skriver og setter biten til ønsket verdi.
RW1C	Programvaren leser og returnerer gjeldende bitverdi. Programvare skriver 0 og har ingen effekt. Programvare skriver 1 og sletter biten til 0 hvis biten er satt til 1 av maskinvare. Maskinvare setter biten til 1. Software clear har høyere prioritet enn maskinvaresett.

Tabell 18. ED-kontrolladressekart

Offset	Registrer Navn
0x00	rst_ctl
0x04	første_sts0
fortsatte...

Offset	Registrer Navn
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabell 19. ED-kontrollblokkkontroll og statusregistre

Byte Offset	Register	Navn	Adgang	Tilbakestill	Beskrivelse
0x00	rst_ctl	rst_assert	RW	0x0	Tilbakestill kontrollen. [0]: Skriv 1 for å bekrefte tilbakestilling. (hw_rst) Skriv 0 igjen for å avkrefte tilbakestillingen. [31:1]: Reservert.
0x04	første_sts0	første_status	RO/V	0x0	Tilbakestill status. [0]: Core PLL låst status. [31:1]: Reservert.
0x10	rst_sts_dete cted0	første_sts_sett	RW1C	0x0	SYSREF kantdeteksjonsstatus for intern eller ekstern SYSREF generator. [0]: Verdi på 1 Indikerer at en SYSREF stigende flanke er oppdaget for underklasse 1-operasjon. Programvare kan skrive 1 for å fjerne denne biten for å aktivere ny SYSREF-kantdeteksjon. [31:1]: Reservert.
0x40	sysref_ctl	sysref_contr ol	RW	Dupleks databane One-shot: 0x00080	SYSREF kontroll. Referer til Tabell 10 på side 17 for mer informasjon om bruken av dette registeret.
				Periodisk:	Note: Tilbakestillingsverdien avhenger av
				0x00081	SYSREF-typen og F-Tile
				Gapped-periodisk:	JESD204C IP-databaneparameterinnstillinger.
				0x00082
				TX- eller RX-data
				sti
				Et skudd:
				0x00000
				Periodisk:
				0x00001
				Glapp-
				periodisk:
				0x00002
0x44	sysref_sts	sysref_status s	RO/V	0x0	SYSREF status. Dette registeret inneholder de siste SYSREF-periode- og driftssyklusinnstillingene til den interne SYSREF-generatoren. Referer til Tabell 9 på side 16 for den juridiske verdien av SYSREF-perioden og driftssyklusen.
fortsatte...

Byte Offset	Register	Navn	Adgang	Tilbakestill	Beskrivelse
					[8:0]: SYSREF-periode. Når verdien er 0xFF, vil SYSREF-periode = 255 Når verdien er 0x00, er SYSREF-perioden = 256. [17:9]: SYSREF-driftsyklus. [31:18]: Reservert.
0x80	tst_ctl	tst_control	RW	0x0	Test kontroll. Bruk dette registeret til å aktivere forskjellige testmønstre for mønstergeneratoren og brikken. [1:0] = Reservert felt [2] = ramp_test_ctl 1'b0 = Aktiverer PRBS-mønstergenerator og kontrollør 1'b1 = Aktiverer ramp mønstergenerator og brikke [31:3]: Reservert.
0x8c	tst_err0	tst_error	RW1C	0x0	Feilflagg for Link 0. Når biten er 1'b1, indikerer det at det har oppstått en feil. Du bør løse feilen før du skriver 1'b1 til den respektive biten for å fjerne feilflagget. [0] = Mønsterkontrollfeil [1] = tx_link_error [2] = rx_link_error [3] = Kommandomønsterkontrollfeil [31:4]: Reservert.

Dokumentrevisjonshistorikk for F-Tile JESD204C Intel FPGA IP Design Eksample brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2021.10.11	21.3	1.0.0	Første utgivelse.

Dokumenter / Ressurser

intel F-Tile JESD204C Intel FPGA IP Design Eksample [pdfBrukerhåndbok F-Tile JESD204C Intel FPGA IP Design Eksample, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Eksample, Design Eksample

Referanser

• Brukerhåndbok