DisplayPort Agilex F-Tile FPGA IP Design เช่นample
คู่มือการใช้งาน
อัปเดตสำหรับ Intel® Quartus® Prime Design Suite: 21.4
เวอร์ชันไอพี: 21.0.0

DisplayPort Intel FPGA IP Design เช่นample คู่มือเริ่มต้นใช้งานฉบับย่อ

การออกแบบ IP DisplayPort Intel® FPGAampอุปกรณ์ Intel Agilex™ F-tile มีคุณสมบัติจำลองการทดสอบและการออกแบบฮาร์ดแวร์ที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์
DisplayPort Intel FPGA IP มีการออกแบบดังต่อไปนี้ampเลส:

• DisplayPort SST ลูปแบ็กขนานโดยไม่มีโมดูล Pixel Clock Recovery (PCR) ที่อัตราคงที่

เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์
บันทึก: ซอฟต์แวร์ Intel Quartus® Prime เวอร์ชัน 21.4 รองรับเฉพาะ Preliminary Design Exampสำหรับการจำลอง การสังเคราะห์ การรวบรวม และการวิเคราะห์การจับเวลา ฟังก์ชันการทำงานของฮาร์ดแวร์ยังไม่ได้รับการตรวจสอบอย่างสมบูรณ์
รูปที่ 1 การพัฒนา Stages

ข้อมูลที่เกี่ยวข้อง

• คู่มือผู้ใช้ DisplayPort Intel FPGA IP
• การโยกย้ายไปยัง Intel Quartus Prime Pro Edition

1.1. โครงสร้างไดเร็กทอรี
รูปที่ 2 โครงสร้างไดเร็กทอรี

ตารางที่ 1. การออกแบบ เช่นampส่วนประกอบ

โฟลเดอร์	Files
rtl/แกน	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((แบบเอกสารสำเร็จรูป DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((แบบเอกสารสำเร็จรูป DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. ข้อกำหนดของฮาร์ดแวร์และซอฟต์แวร์
Intel ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นampเลอ:
ฮาร์ดแวร์

• ชุดพัฒนา Intel Agilex I-Series

ซอฟต์แวร์

• อินเทล ควอร์ตัส ไพรม์
• โปรแกรมจำลอง Synopsys* VCL

1.3. การสร้างการออกแบบ
ใช้ตัวแก้ไขพารามิเตอร์ DisplayPort Intel FPGA IP ในซอฟต์แวร์ Intel Quartus Prime เพื่อสร้างการออกแบบ เช่นampเล.
รูปที่ 3 การสร้างขั้นตอนการออกแบบ

1. เลือก Tools ➤ IP Catalog และเลือก Intel Agilex F-tile เป็นตระกูลอุปกรณ์เป้าหมาย
   หมายเหตุ: การออกแบบตัวอย่างample รองรับเฉพาะอุปกรณ์ Intel Agilex F-tile
2. ใน IP Catalog ค้นหาและคลิกสองครั้งที่ DisplayPort Intel FPGA IP หน้าต่าง New IP Variation จะปรากฏขึ้น
3. ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่าความแปรผันของ IP ใน a file ชื่อ .ip
4. คุณสามารถเลือกอุปกรณ์ Intel Agilex F-tile เฉพาะในช่องอุปกรณ์ หรือจะคงการเลือกอุปกรณ์ซอฟต์แวร์ Intel Quartus Prime เริ่มต้นไว้ก็ได้
5. คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
6. กำหนดค่าพารามิเตอร์ที่ต้องการสำหรับทั้ง TX และ RX
7. เกี่ยวกับการออกแบบampแท็บ le เลือก DisplayPort SST Parallel Loopback ไม่มี PCR
8. เลือกการจำลองเพื่อสร้างชุดทดสอบ และเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเลอ คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างการออกแบบ เช่นample fileส. หากคุณเลือกทั้งสองอย่าง เวลาในการสร้างจะนานขึ้น
9. คลิกสร้าง เช่นampเลอ ดีไซน์.

1.4. จำลองการออกแบบ
การออกแบบ DisplayPort Intel FPGA IP เช่นample testbench จำลองการออกแบบซีเรียลลูปแบ็คจากอินสแตนซ์ TX ไปยังอินสแตนซ์ RX โมดูลตัวสร้างรูปแบบวิดีโอภายในขับเคลื่อนอินสแตนซ์ DisplayPort TX และเอาต์พุตวิดีโออินสแตนซ์ RX เชื่อมต่อกับตัวตรวจสอบ CRC ในเครื่องทดสอบ
รูปที่ 4 โฟลว์การจำลองการออกแบบ

1. ไปที่โฟลเดอร์ Synopsys Simulator แล้วเลือก VCS
2. เรียกใช้สคริปต์จำลอง
   ที่มา vcs_sim.sh
3. สคริปต์ดำเนินการ Quartus TLG คอมไพล์และเรียกใช้ testbench ในโปรแกรมจำลอง
4. วิเคราะห์ผลลัพธ์
   การจำลองที่ประสบความสำเร็จจะจบลงด้วยการเปรียบเทียบ Source and Sink SRC

1.5. การรวบรวมและการจำลองการออกแบบ
รูปที่ 5 การรวบรวมและจำลองการออกแบบ

เพื่อคอมไพล์และรันการทดสอบการสาธิตบนฮาร์ดแวร์example ออกแบบ ทำตามขั้นตอนเหล่านี้:

1. ตรวจสอบให้แน่ใจว่าฮาร์ดแวร์เช่นampการสร้างการออกแบบเลอเสร็จสมบูรณ์
2. เปิดซอฟต์แวร์ Intel Quartus Prime Pro Edition และเปิด /quartus/agi_dp_demo.qpf.
3. คลิกการประมวลผล ➤ เริ่มการคอมไพล์
4. รอจนกว่าการคอมไพล์จะเสร็จสิ้น

บันทึก: การออกแบบเช่นample ไม่ได้ตรวจสอบฟังก์ชันการออกแบบเบื้องต้นampในด้านฮาร์ดแวร์ในรุ่น Quartus นี้
ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ชุดพัฒนา FPGA Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Design เช่นampพารามิเตอร์
ตารางที่ 2. การออกแบบ DisplayPort Intel FPGA IPampพารามิเตอร์ le สำหรับอุปกรณ์ Intel Agilex F-tile

พารามิเตอร์	ค่า	คำอธิบาย
การออกแบบที่มีอยู่เช่นample
เลือกดีไซน์	• ไม่มี • DisplayPort SST แบบขนาน ลูปแบ็กแบบไม่ใช้ PCR	เลือกการออกแบบ เช่นampไฟล์ที่จะสร้างขึ้น • ไม่มี: ไม่มีการออกแบบ example มีให้เลือกใช้สำหรับการเลือกพารามิเตอร์ปัจจุบัน • DisplayPort SST Parallel Loopback โดยไม่ใช้ PCR: การออกแบบนี้ampสาธิตการวนกลับแบบขนานจากแหล่ง DisplayPort ไปยังแหล่งที่มาของ DisplayPort โดยไม่มีโมดูล Pixel Clock Recovery (PCR) เมื่อคุณเปิดใช้พารามิเตอร์ Enable Video Input Image Port
การออกแบบอดีตample Files
การจำลอง	เปิด, ปิด	เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับโต๊ะทดสอบจำลอง
สังเคราะห์	เปิด, ปิด	เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับการคอมไพล์ Intel Quartus Prime และการออกแบบฮาร์ดแวร์
รูปแบบ HDL ที่สร้าง
สร้าง File รูปแบบ	เวอริล็อก, วีเอชดีแอล	เลือกรูปแบบ HDL ที่คุณต้องการสำหรับการออกแบบที่สร้างขึ้น เช่นample fileชุด. บันทึก: ตัวเลือกนี้กำหนดรูปแบบสำหรับ IP ระดับบนสุดที่สร้างขึ้นเท่านั้น fileส. อื่น ๆ ทั้งหมด files (เช่น เช่นampม้านั่งทดสอบและระดับสูงสุด fileสำหรับการสาธิตฮาร์ดแวร์) อยู่ในรูปแบบ Verilog HDL
ชุดพัฒนาเป้าหมาย
เลือกบอร์ด	• ไม่มีชุดพัฒนา • Intel Agilex I ซีรีส์ ชุดพัฒนา	เลือกบอร์ดสำหรับการออกแบบเป้าหมายเช่นampเล. • ไม่มีชุดพัฒนา: ตัวเลือกนี้ไม่รวมฮาร์ดแวร์ทั้งหมดสำหรับการออกแบบ เช่นampเลอ แกน IP ตั้งค่าการกำหนดพินทั้งหมดเป็นพินเสมือน • Intel Agilex I-Series FPGA Development Kit: ตัวเลือกนี้จะเลือกอุปกรณ์เป้าหมายของโครงการโดยอัตโนมัติเพื่อให้ตรงกับอุปกรณ์บนชุดพัฒนานี้ คุณสามารถเปลี่ยนอุปกรณ์เป้าหมายได้โดยใช้พารามิเตอร์ Change Target Device หากการแก้ไขบอร์ดของคุณมีอุปกรณ์รุ่นอื่น คอร์ IP จะกำหนดการกำหนดพินทั้งหมดตามชุดพัฒนา บันทึก: การออกแบบเบื้องต้นample ไม่ได้รับการตรวจสอบการทำงานบนฮาร์ดแวร์ในการเปิดตัว Quartus นี้ • ชุดพัฒนาแบบกำหนดเอง: ตัวเลือกนี้ช่วยให้สามารถออกแบบได้ample ได้รับการทดสอบบนชุดพัฒนาของบุคคลที่สามด้วย Intel FPGA คุณอาจต้องตั้งค่าการกำหนดพินด้วยตัวคุณเอง
	อุปกรณ์เป้าหมาย
เปลี่ยนอุปกรณ์เป้าหมาย	เปิด, ปิด	เปิดใช้ตัวเลือกนี้และเลือกรุ่นอุปกรณ์ที่ต้องการสำหรับชุดพัฒนา

การออกแบบลูปแบ็คแบบขนาน เช่นampเลส

การออกแบบ DisplayPort Intel FPGA IP เช่นampสาธิตการลูปแบ็กแบบคู่ขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX โดยไม่ใช้โมดูล Pixel Clock Recovery (PCR) ที่อัตราคงที่
ตารางที่ 3. การออกแบบ DisplayPort Intel FPGA IPampไฟล์สำหรับอุปกรณ์ Intel Agilex F-tile

การออกแบบอดีตample	การกำหนดชื่อ	อัตราข้อมูล	โหมดช่อง	ประเภทย้อนกลับ
DisplayPort SST ลูปแบ็คแบบขนานโดยไม่มี PCR	ดิสเพลย์พอร์ต SST	เอชบีอาร์3	ซิมเพล็กซ์	แบบขนานที่ไม่มี PCR

2.1 คุณสมบัติการออกแบบ Intel Agilex F-tile DisplayPort SST Parallel Loopback
การออกแบบลูปแบ็คแบบขนาน SST เช่นampแสดงการส่งสัญญาณวิดีโอสตรีมเดี่ยวจากซิงก์ DisplayPort ไปยังแหล่ง DisplayPort โดยไม่ใช้ Pixel Clock Recovery (PCR) ที่อัตราคงที่

รูปที่ 6 Intel Agilex F-tile DisplayPort SST Parallel Loopback ที่ไม่มี PCR

• ในรูปแบบนี้ พารามิเตอร์แหล่งที่มาของ DisplayPort, TX_SUPPORT_IM_ENABLE จะเปิดอยู่ และใช้อินเทอร์เฟซภาพวิดีโอ
• ซิงก์ DisplayPort รับการสตรีมวิดีโอและหรือเสียงจากแหล่งวิดีโอภายนอก เช่น GPU และถอดรหัสเป็นอินเทอร์เฟซวิดีโอแบบขนาน
• เอาต์พุตวิดีโอ DisplayPort sink ขับอินเทอร์เฟซวิดีโอต้นทาง DisplayPort โดยตรงและเข้ารหัสไปยังลิงก์หลักของ DisplayPort ก่อนส่งไปยังจอภาพ
• IOPLL ขับเคลื่อนทั้งซิงก์ DisplayPort และนาฬิกาวิดีโอต้นทางที่ความถี่คงที่
• หากกำหนดค่าพารามิเตอร์ MAX_LINK_RATE ของซิงก์ DisplayPort และแหล่งที่มาให้เป็น HBR3 และกำหนดค่า PIXELS_PER_CLOCK ให้เป็น Quad คล็อกวิดีโอจะทำงานที่ 300 MHz เพื่อรองรับอัตราพิกเซล 8Kp30 (1188/4 = 297 MHz)

2.2. โครงการตอกบัตร
รูปแบบการตอกบัตรแสดงโดเมนนาฬิกาในการออกแบบ DisplayPort Intel FPGA IP เช่นampเล.
รูปที่ 7 แผนการตอกบัตร Intel Agilex F-tile DisplayPort Transceiver

ตารางที่ 4. สัญญาณวงจรการตอกบัตร

นาฬิกาในไดอะแกรม	คำอธิบาย
SysPLL อ้างอิง	นาฬิกาอ้างอิง F-tile System PLL ซึ่งสามารถเป็นความถี่สัญญาณนาฬิกาใดๆ ที่หารด้วย System PLL สำหรับความถี่เอาต์พุตนั้น ในการออกแบบนี้เช่นample, system_pll_clk_link และ rx/tx refclk_link กำลังแชร์ SysPLL refclk ตัวเดียวกันซึ่งคือ 150Mhz ต้องเป็นนาฬิกาที่ทำงานฟรีซึ่งเชื่อมต่อจากพินนาฬิกาอ้างอิงตัวรับส่งสัญญาณเฉพาะไปยังพอร์ตนาฬิกาอินพุตของ IP นาฬิกาอ้างอิงและ PLL ของระบบ ก่อนที่จะเชื่อมต่อพอร์ตเอาต์พุตที่สอดคล้องกับ DisplayPort Phy Top
ลิงค์ระบบ pll_clk	ความถี่เอาต์พุต PLL ของระบบขั้นต่ำที่รองรับอัตรา DisplayPort ทั้งหมดคือ 320Mhz การออกแบบนี้เช่นample ใช้ความถี่เอาต์พุต 900 MHz (สูงสุด) ดังนั้นจึงสามารถแชร์ SysPLL refclk กับ rx/tx refclk_link ซึ่งอยู่ที่ 150 MHz ได้
ลิงค์ rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR และ Tx PLL Link refclk ซึ่งได้รับการแก้ไขเป็น 150 Mhz เพื่อรองรับอัตราข้อมูล DisplayPort ทั้งหมด
rx_ls_clkout/tx คือ clkout	DisplayPort Link Speed ​​Clock กับนาฬิกา DisplayPort IP core ความถี่เทียบเท่ากับอัตราข้อมูลหารด้วยความกว้างของข้อมูลคู่ขนาน Exampเลอ: ความถี่ = อัตราข้อมูล/ความกว้างของข้อมูล = 8.1G (HBR3) / 40 บิต = 202.5 เมกะเฮิรตซ์

2.3. ม้านั่งทดสอบจำลอง
ม้านั่งจำลองจำลองการวนกลับอนุกรมของ DisplayPort TX ไปยัง RX
รูปที่ 8 DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

ตารางที่ 5. ส่วนประกอบของ Testbench

ส่วนประกอบ	คำอธิบาย
เครื่องกำเนิดรูปแบบวิดีโอ	ตัวสร้างนี้สร้างรูปแบบแถบสีที่คุณสามารถกำหนดค่าได้ คุณสามารถกำหนดพารามิเตอร์เวลาของรูปแบบวิดีโอได้
การควบคุมโต๊ะทดสอบ	บล็อกนี้ควบคุมลำดับการทดสอบของการจำลองและสร้างสัญญาณกระตุ้นที่จำเป็นไปยังแกน TX บล็อกควบคุม testbench ยังอ่านค่า CRC จากทั้งแหล่งที่มาและแหล่งเก็บเพื่อทำการเปรียบเทียบ
ตัวตรวจสอบความถี่นาฬิกาความเร็ว RX Link	ตัวตรวจสอบนี้ตรวจสอบว่าความถี่สัญญาณนาฬิกาที่กู้คืนของตัวรับส่งสัญญาณ RX ตรงกับอัตราข้อมูลที่ต้องการหรือไม่
ตัวตรวจสอบความถี่สัญญาณนาฬิกาความเร็ว TX Link	ตัวตรวจสอบนี้ตรวจสอบว่าความถี่สัญญาณนาฬิกาที่กู้คืนตัวรับส่งสัญญาณ TX ตรงกับอัตราข้อมูลที่ต้องการหรือไม่

Testbench จำลองทำการตรวจสอบต่อไปนี้:
ตารางที่ 6 การตรวจสอบการทดสอบ

เกณฑ์การทดสอบ	การตรวจสอบ
• การฝึกอบรมการเชื่อมโยงที่อัตราข้อมูล HBR3 • อ่านการลงทะเบียน DPCD เพื่อตรวจสอบว่าสถานะ DP ตั้งค่าและวัดความถี่ทั้ง TX และ RX Link Speed ​​หรือไม่	รวมตัวตรวจสอบความถี่เพื่อวัดเอาท์พุตความถี่ของนาฬิกาความเร็วลิงก์จากเครื่องรับส่งสัญญาณ TX และ RX
• เรียกใช้รูปแบบวิดีโอจาก TX ถึง RX • ตรวจสอบ CRC สำหรับทั้งต้นทางและปลายทางเพื่อตรวจสอบว่าตรงกันหรือไม่	• เชื่อมต่อตัวสร้างรูปแบบวิดีโอกับแหล่ง DisplayPort เพื่อสร้างรูปแบบวิดีโอ • ถัดไป ตัวควบคุม Testbench จะอ่านทั้งแหล่งที่มาและ Sink CRC จากการลงทะเบียน DPTX และ DPRX และเปรียบเทียบเพื่อให้แน่ใจว่าค่า CRC ทั้งสองเหมือนกัน บันทึก: เพื่อให้แน่ใจว่าคำนวณ CRC แล้ว คุณต้องเปิดใช้งานพารามิเตอร์การทดสอบอัตโนมัติรองรับ CTS

ประวัติการแก้ไขเอกสารสำหรับ DisplayPort Intel

การออกแบบ IP FPGA ของ Agilex F-tileample คู่มือผู้ใช้

เวอร์ชันเอกสาร	รุ่น Intel Quartus Prime	IPVersion	การเปลี่ยนแปลง
2021.12.13	21.4	21.0.0	การเปิดตัวครั้งแรก

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
ใบรับรอง ISO 9001: จดทะเบียนปี 2015

เวอร์ชั่นออนไลน์
ส่งคำติชม
ยูจี-20347
รหัสประจำตัว: 709308
เวอร์ชัน: 2021.12.13

เอกสาร / แหล่งข้อมูล

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [พีดีเอฟ] คู่มือการใช้งาน DisplayPort Agilex F-Tile FPGA IP Design เช่นample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, การออกแบบ FPGA IP Exampเลอ, IP Design Exampเลอ, การออกแบบ IP, UG-20347, 709308

อ้างอิง

• คู่มือการใช้งาน