F-Tile JESD204C Intel FPGA IP Design Example Giya sa Gumagamit

Kini nga giya sa tiggamit naghatag sa mga bahin, mga panudlo sa paggamit, ug detalyado nga paghulagway bahin sa disenyo examples alang sa F-Tile JESD204C Intel® FPGA IP gamit ang Intel Agilex™ device.

Gituyo nga Mamiminaw

Kini nga dokumento gituyo alang sa:

Ang arkitekto sa disenyo nga maghimo sa pagpili sa IP sa panahon sa yugto sa pagplano sa lebel sa sistema
Ang mga tigdesinyo sa hardware kung gi-integrate ang IP sa ilang laraw sa lebel sa sistema

Ang mga inhenyero sa pag-validate sa panahon sa simulation sa lebel sa sistema ug yugto sa pag-validate sa hardware

May Kalabutan nga mga Dokumento
Ang mosunod nga talaan naglista sa ubang mga dokumento sa pakisayran nga may kalabutan sa F-Tile JESD204C Intel FPGA IP.

Talaan 1. May Kalabutan nga mga Dokumento

Reperensya	Deskripsyon
F-Tile JESD204C Intel FPGA IP Giya sa Gumagamit	Naghatag impormasyon bahin sa F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA IP Release Notes	Gilista ang mga pagbag-o nga gihimo para sa F-Tile JESD204C F-Tile JESD204C sa usa ka partikular nga pagpagawas.
Intel Agilex Device Data Sheet	Kini nga dokumento naghulagway sa electrical nga mga kinaiya, switching nga mga kinaiya, configuration specifications, ug timing alang sa Intel Agilex device.

Mga Acronym ug Glossary

Talaan 2. Acronym List

Acronym	Pagpalapad
LEMC	Lokal nga Extended Multiblock Clock
FC	Frame clock rate
ADC	Analog sa Digital Converter
DAC	Digital ngadto sa Analog Converter
DSP	Digital Signal Processor
TX	Transmitter
RX	Tigdawat

Acronym	Pagpalapad
DLL	Layer sa link sa Data
CSR	Kontrol ug status register
CRU	Orasan ug Reset Unit
ISR	Pagbabag sa Naandan nga Serbisyo
FIFO	First-In-First-Out
SI SERDES	Serializer Deserializer
ECC	Sayop sa Pagtul-id sa Code
Ang FEC	Pagpasibo sa Pagpasa sa Kaparehas
SERR	Usa ka Error Detection (sa ECC, matul-id)
DERR	Dobleng Error Detection (sa ECC, makamatay)
PRBS	Pseudorandom binary sequence
MAC	Media Access Controller. Ang MAC naglakip sa protocol sublayer, transport layer, ug data link layer.
PHY	Pisikal nga Layer. Ang PHY kasagarang naglakip sa physical layer, SERDES, drivers, receiver ug CDR.
PCS	Pisikal nga Coding Sub-layer
PMA	Pisikal nga Medium Attachment
RBD	RX Buffer Delay
UI	Unit Interval = gidugayon sa serial bit
Ihap sa RBD	Ang RX Buffer Delay sa pinakabag-o nga pag-abot sa lane
RBD offset	Oportunidad sa pagpagawas sa RX Buffer Delay
SH	Pag-sync sa ulohan
TL	Ang layer sa transportasyon
EMIB	Naka-embed nga Multi-die Interconnect Bridge

Talaan 3. Listahan sa Glossary

Termino	Deskripsyon
Tigpabalhin Device	ADC o DAC converter
Logic Device	FPGA o ASIC
Octet	Usa ka grupo sa 8 bits, nagsilbing input sa 64/66 encoder ug output gikan sa decoder
Nibble	Usa ka set sa 4 bits nga mao ang base working unit sa JESD204C specifications
Block	Usa ka 66-bit nga simbolo nga gihimo sa 64/66 encoding scheme
Rate sa Linya	Epektibo nga data rate sa serial link Rate sa Linya sa Lane = (Mx Sx N'x 66/64 x FC) / L
Link Orasan	Link Clock = Rate sa Linya sa Lane/66.
Frame	Usa ka hugpong sa mga sunod-sunod nga octet diin ang posisyon sa matag octet mahimong mailhan pinaagi sa paghisgot sa usa ka signal sa pag-align sa frame.
Frame Clock	Usa ka sistema nga orasan nga nagdagan sa rate sa frame, kana kinahanglan nga 1x ug 2x link nga orasan.

Termino	Deskripsyon
Samples kada frame nga orasan	Samples kada orasan, ang kinatibuk-ang samples sa frame clock para sa converter device.
LEMC	Ang internal nga orasan gigamit sa pag-align sa utlanan sa gipalapdan nga multiblock tali sa mga lane ug ngadto sa mga eksternal nga reference (SYSREF o Subclass 1).
Subklase 0	Walay suporta alang sa deterministikong latency. Kinahanglang ipagawas dayon ang datos sa lane ngadto sa lane deskew sa receiver.
Subklase 1	Deterministic latency gamit ang SYSREF.
Multipoint Link	Inter-device links nga adunay 2 o labaw pa nga converter device.
64B / 66B Encoding	Line code nga nagmapa sa 64-bit data ngadto sa 66 bits aron maporma ang block. Ang base nga lebel sa istruktura sa datos usa ka bloke nga nagsugod sa 2-bit sync header.

Talaan 4. Mga Simbolo

Termino	Deskripsyon
L	Gidaghanon sa mga lane kada converter device
M	Gidaghanon sa mga converter kada device
F	Gidaghanon sa mga octet matag frame sa usa ka lane
S	Gidaghanon sa samples transmitted kada usa ka converter kada frame cycle
N	Resolusyon sa converter
N'	Kinatibuk-ang gidaghanon sa mga bit kada sample sa user data format
CS	Gidaghanon sa control bits kada conversion sample
CF	Gidaghanon sa kontrol nga mga pulong kada frame clock period kada link
HD	Taas nga Densidad nga format sa datos sa tiggamit
E	Gidaghanon sa multiblock sa usa ka extended multiblock

F-Tile JESD204C Intel FPGA IP Design Example Giya sa Dali nga Pagsugod

Ang F-Tile JESD204C Intel FPGA IP design examples alang sa Intel Agilex nga mga device adunay usa ka simulating testbench ug usa ka hardware design nga nagsuporta sa compilation ug hardware testing.
Mahimo nimong makamugna ang F-Tile JESD204C nga disenyo examples pinaagi sa IP catalog sa Intel Quartus® Prime Pro Edition software.

Hulagway 1. Pag-uswag Stagalang sa Design Example

Disenyo Exampug Block Diagram

Hulagway 2. F-Tile JESD204C Disenyo Exampang Taas nga lebel nga Block Diagram

Ang disenyo example naglangkob sa mosunod nga mga modules:

Sistema sa tigdesinyo sa plataporma
- F-Tile JESD204C Intel FPGA IP
- JTAG ngadto sa Avalon Master bridge
- Parallel I/O (PIO) controller
- Serial Port Interface (SPI)—master module—IOPLL
- SYSREF generator
- ExampAng Disenyo (ED) Pagkontrol sa CSR
- I-reset ang mga sequencer
Sistema PLL

Generator sa pattern
Pagsusi sa pattern

Talaan 5. Disenyo Exampmga Module

Mga sangkap	Deskripsyon
Sistema sa tigdesinyo sa plataporma	Ang Sistema sa Platform Designer nag-instantiate sa F-Tile JESD204C IP data path ug nagsuporta sa mga peripheral.
F-Tile JESD204C Intel FPGA IP	Kini nga Platform Designer subsystem naglangkob sa TX ug RX F-Tile JESD204C IPs nga gi-instantiate kauban ang duplex PHY.
JTAG ngadto sa Avalon Master bridge	Kini nga tulay naghatag ug system console host access sa memory-mapped IP sa disenyo pinaagi sa JTAG interface.
Parallel I/O (PIO) controller	Kini nga controller naghatag ug memory-mapped interface para sa sampling ug pagmaneho sa kinatibuk-ang katuyoan sa I/O port.
SPI master	Kini nga module nagdumala sa serial transfer sa configuration data ngadto sa SPI interface sa converter end.
SYSREF generator	Ang SYSREF generator naggamit sa link nga orasan isip usa ka reference nga orasan ug nagmugna og SYSREF pulses alang sa F-Tile JESD204C IP. Mubo nga sulat: Kini nga disenyo exampGigamit ni le ang SYSREF generator aron ipakita ang duplex F-Tile JESD204C IP link initialization. Sa F-Tile JESD204C subclass 1 nga aplikasyon sa lebel sa sistema, kinahanglan nimo nga makamugna ang SYSREF gikan sa parehas nga gigikanan sa orasan sa aparato.
IOPLL	Kini nga disenyo exampAng paggamit sa usa ka IOPLL sa pagmugna sa usa ka user orasan alang sa pagpadala data ngadto sa F-Tile JESD204C IP.
ED Control CSR	Kini nga module naghatag og SYSREF detection control ug status, ug test pattern control ug status.
I-reset ang mga sequencer	Kini nga disenyo example naglangkob sa 2 reset sequencers: Reset Sequence 0—Nagdumala sa reset sa TX/RX Avalon® streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, ug SYSREF generator. Reset Sequence 1—Pagdumala sa reset sa RX PHY ug RX core.
Sistema PLL	Panguna nga gigikanan sa orasan alang sa F-tile hard IP ug EMIB crossing.
Generator sa pattern	Ang pattern generator makamugna og PRBS o ramp sumbanan.
Pagsusi sa pattern	Ang pattern checker nagpamatuod sa PRBS o ramp pattern nga nadawat, ug nag-flag sa usa ka sayup kung nakit-an ang dili pagtugma sa mga datosample.

Mga Kinahanglanon sa Software

Gigamit sa Intel ang mosunod nga software aron sulayan ang disenyo examples sa usa ka Linux system:

Intel Quartus Prime Pro Edition software
Questa*/ModelSim* o VCS*/VCS MX simulator

Paghimo sa Disenyo

Aron makamugna ang disenyo example gikan sa IP parameter editor:

Paghimo usa ka proyekto nga nagpunting sa pamilya sa Intel Agilex F-tile device ug pilia ang gusto nga aparato.
Sa IP Catalog, Tools ➤ IP Catalog, pilia ang F-Tile JESD204C Intel FPGA IP.
Ipiho ang usa ka top-level nga ngalan ug ang folder para sa imong custom IP variation. I-klik ang OK. Ang parameter editor midugang sa top-level .ip file sa kasamtangan nga proyekto awtomatik. Kung giaghat ka nga mano-mano nga idugang ang .ip file sa proyekto, i-klik ang Project ➤ Add/ Remove Files sa Project aron idugang ang file.
Ubos sa Example Design tab, ipiho ang disenyo example mga parametro sama sa gihulagway sa Design ExampMga Parameter.
I-klik ang Paghimo Exampug Disenyo.

Ang software nagmugna sa tanan nga disenyo files sa mga sub-direktoryo. Kini files gikinahanglan sa pagpadagan sa simulation ug compilation.

Disenyo ExampMga Parameter
Ang F-Tile JESD204C Intel FPGA IP parameter editor naglakip sa Example Design tab alang kanimo sa pagtino sa pipila ka mga parameter sa dili pa makahimo sa disenyo example.

Talaan 6. Parameter sa Exampang Tab sa Disenyo

Parameter	Mga kapilian	Deskripsyon
Pilia ang Disenyo	Pagkontrol sa System Console Wala	Pilia ang kontrol sa system console aron ma-access ang disenyo example data path pinaagi sa system console.
Simulation	Sa, sa	I-on ang IP aron makamugna ang gikinahanglan files alang sa pagsundog sa disenyo example.
Synthesis	Sa, sa	I-on ang IP aron makamugna ang gikinahanglan files alang sa Intel Quartus Prime compilation ug hardware demonstration.
HDL nga porma (para sa simulation)	Verilog VDHL	Pilia ang HDL format sa RTL files alang sa simulation.
HDL nga porma (para sa synthesis)	Verilog lang	Pilia ang HDL format sa RTL files alang sa synthesis.

Parameter	Mga kapilian	Deskripsyon
Paghimo og 3- wire SPI module	Sa, sa	I-on aron mahimo ang 3-wire SPI interface imbes nga 4-wire.
Sysref mode	Usa ka shot Periodic Gapped periodic	Pilia kung gusto nimo ang pag-align sa SYSREF nga usa ka one-shot pulse mode, periodic, o gapped periodic, base sa imong mga kinahanglanon sa disenyo ug pagka-flexible sa timing. One-shot— Pilia kini nga opsyon aron mahimo ang SYSREF nga usa ka one-shot pulse mode. Ang bili sa sysref_ctrl[17] register bit kay 0. Human sa F-Tile JESD204C IP reset deassers, usba ang sysref_ctrl[17] register's value gikan sa 0 ngadto sa 1, dayon ngadto sa 0, para sa usa ka shot sa SYSREF pulse. Periodic—SYSREF sa periodic mode adunay 50:50 nga duty cycle. Ang panahon sa SYSREF kay ESYSREF_MULP. Gapped periodic-SYSREF adunay programmable duty cycle sa granularity sa 1 link clock cycle. Ang panahon sa SYSREF kay ESYSREF_MULP. Para sa out-of-range nga duty cycle setting, ang SYSREF generation block kinahanglang awtomatik nga mag-infer sa 50:50 nga duty cycle. Tan-awa ang SYSREF Generator seksyon alang sa dugang nga impormasyon bahin sa SYSREF panahon.
Pilia ang tabla	Wala	Pilia ang board alang sa disenyo example. Wala—Kini nga opsyon wala maglakip sa mga aspeto sa hardware alang sa disenyo example. Ang tanan nga mga buluhaton sa pin itakda sa mga virtual nga pin.
Sumbanan sa Pagsulay	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Pagpili og pattern generator ug checker test pattern. Pattern Generator—Gisuportahan sa JESD204C ang PRBS pattern generator kada data sample. Kini nagpasabot nga ang gilapdon sa datos kay N+CS option. Ang PRBS pattern generator ug checker mapuslanon alang sa paghimo sa mga datosample stimulus alang sa pagsulay ug kini dili compatible sa PRBS test mode sa ADC/DAC converter. Ramp Pattern Generator—JESD204C link layer normal nga naglihok apan ang transportasyon sa ulahi gi-disable ug ang input gikan sa formatter wala tagda. Ang matag lane nagpasa ug parehas nga octet stream nga nag-uswag gikan sa 0x00 hangtod 0xFF ug dayon gisubli. Ramp Ang pagsulay sa pattern mahimo pinaagi sa prbs_test_ctl. PRBS Pattern Checker—JESD204C PRBS scrambler kay self-synchronizing ug gilauman nga kung ang IP core makahimo na sa pag-decode link up, ang scrambling seed na-synchronize na. Ang PRBS scrambling seed mokabat ug 8 octets para sa self initialize. Ramp Pattern Checker—Ang JESD204C scrambling kay self synchronizing ug gilauman nga kung ang IP core makahimo na sa pag-decode link up, ang scrambling nga liso na-synchronize na. Ang unang balido nga octet gikarga isip ramp inisyal nga bili. Ang sunod nga datos kinahanglan nga motaas hangtod sa 0xFF ug i-roll sa 0x00. Ramp Ang pattern checker kinahanglan nga magsusi alang sa parehas nga pattern sa tanan nga mga linya.
I-enable ang internal nga serial loopback	Sa, sa	Pilia ang internal nga serial loopback.
I-enable ang Command Channel	Sa, sa	Pilia ang pattern sa command channel.

Istruktura sa Direktoryo
Ang F-Tile JESD204C nga disenyo exampAng mga direktoryo naglangkob sa namugna files alang sa disenyo examples.

Hulagway 3. Direktoryo nga Structure para sa F-Tile JESD204C Intel Agilex Design Example

Talaan 7. Direktoryo Files

Mga folder	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
simulation/mentor	modelsim_sim.tcl tb_top_waveform.do
simulation/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Pagsundog sa Disenyo Exampsa Testbench

Ang disenyo example testbench nagsundog sa imong namugna nga disenyo.

Hulagway 4. Pamaagi

Aron ma-simulate ang disenyo, buhata ang mosunod nga mga lakang:

Usba ang nagtrabaho nga direktoryo saample_design_directory>/simulation/ .
Sa command line, padagana ang simulation script. Ang lamesa sa ubos nagpakita sa mga sugo sa pagpadagan sa gisuportahan nga mga simulator.

Simulator	Sugo
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (walay Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Ang simulation natapos sa mga mensahe nga nagpakita kung ang dagan malampuson o dili.

Figure 5. Malampuson nga Simulation
Kini nga numero nagpakita sa malampuson nga simulation nga mensahe alang sa VCS simulator.

Paghugpong sa Disenyo Example

Sa pag-compile sa compilation-only exampsa proyekto, sunda kini nga mga lakang:

Siguradoha ang disenyo sa compilation exampkompleto na ang henerasyon.

Sa software nga Intel Quartus Prime Pro Edition, ablihi ang proyekto sa Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.
Sa Processing menu, i-klik ang Start Compilation.

Detalyadong Deskripsyon alang sa F-Tile JESD204C Design Example

Ang F-Tile JESD204C nga disenyo exampGipakita sa le ang pagpaandar sa data streaming gamit ang loopback mode.
Mahimo nimong ipiho ang mga setting sa mga parameter nga imong gipili ug makamugna ang disenyo example.
Ang disenyo exampAng le anaa lamang sa duplex mode para sa Base ug PHY nga variant. Mahimo nimong pilion ang Base lamang o PHY lamang nga variant apan ang IP magmugna sa disenyo nga example para sa Base ug PHY.

Mubo nga sulat: Ang ubang taas nga data rate configurations mahimong mapakyas sa timing. Aron malikayan ang kapakyasan sa timing, ikonsiderar ang pagpiho sa ubos nga frame clock frequency multiplier (FCLK_MULP) nga bili sa Configurations tab sa F-Tile JESD204C Intel FPGA IP parameter editor.

Mga sangkap sa Sistema

Ang F-Tile JESD204C nga disenyo example naghatag ug software-based control flow nga naggamit sa hard control unit nga adunay o walay system console support.

Ang disenyo exampAng le makahimo sa usa ka auto link up sa internal ug external loopback modes.

JTAG ngadto sa Avalon Master Bridge
Ang JTAG ngadto sa Avalon Master Bridge naghatag ug koneksyon tali sa host system aron ma-access ang memory-mapped F-Tile JESD204C IP ug ang peripheral IP control ug status registers pinaagi sa JTAG interface.

Hulagway 6. Sistema nga adunay JTAG ngadto sa Avalon Master Bridge Core

Mubo nga sulat: Ang orasan sa sistema kinahanglan labing menos 2X nga mas paspas kaysa sa JTAG orasan. Ang sistema nga orasan mao ang mgmt_clk (100MHz) sa kini nga disenyo example.

Parallel I/O (PIO) Core
Ang parallel input/output (PIO) core nga may Avalon interface naghatag ug memory-mapped interface tali sa Avalon memory-mapped slave port ug general purpose I/O ports. Ang I/O ports nagkonektar sa on-chip user logic, o sa I/O pins nga nagkonektar sa mga device sa gawas sa FPGA.

Hulagway 7. PIO Core nga adunay Input Ports, Output Ports, ug IRQ Support
Sa kasagaran, ang sangkap sa Platform Designer nag-disable sa Interrupt Service Line (IRQ).

Ang mga pantalan sa PIO I/O gi-assign sa taas nga lebel sa HDL file ( Io_ status para sa input ports, io_ control para sa output ports).

Ang lamesa sa ubos naghulagway sa signal connectivity alang sa status ug pagkontrol sa I/O ports ngadto sa DIP switch ug LED sa development kit.

Talaan 8. PIO Core I/O Ports

Dunggoanan	gamay	Signal
Out_port	0	USER_LED SPI programming nahuman na
Out_port	31:1	Gireserba
Sa_port	0	USER_DIP internal serial loopback makapahimo Off = 1 Sa = 0
	1	USER_DIP FPGA-generated SYSREF enable Off = 1 Sa = 0
	31:2	Gireserba.

SPI Master
Ang SPI master module kay usa ka standard nga Platform Designer component sa IP Catalog standard library. Kini nga module naggamit sa SPI protocol aron mapadali ang pag-configure sa mga external converter (alang sa example, ADC, DAC, ug external clock generators) pinaagi sa structured register space sulod niini nga mga device.

Ang SPI master adunay Avalon memory-mapped interface nga nagkonektar sa Avalon master (JTAG ngadto sa Avalon master bridge) pinaagi sa Avalon memory-mapped interconnect. Ang master sa SPI nakadawat mga panudlo sa pag-configure gikan sa master sa Avalon.

Ang SPI master module nagkontrol hangtod sa 32 ka independente nga mga ulipon sa SPI. Ang SCLK baud rate gi-configure sa 20 MHz (mabahin sa 5).
Kini nga module gi-configure sa usa ka 4-wire, 24-bit nga gilapdon nga interface. Kung gipili ang opsyon nga Generate 3-Wire SPI Module, usa ka dugang nga module ang gi-instantiate aron mabag-o ang 4-wire nga output sa master sa SPI ngadto sa 3-wire.

IOPLL
Ang IOPLL nagmugna sa orasan nga gikinahanglan aron makamugna og frame_clk ug link_clk. Ang reperensya nga orasan sa PLL ma-configure apan limitado sa rate sa datos / hinungdan sa 33.

Alang sa disenyo example nga nagsuporta sa data rate sa 24.33024 Gbps, ang clock rate alang sa frame_clk ug link_clk kay 368.64 MHz.
Alang sa disenyo example nga nagsuporta sa data rate sa 32 Gbps, ang clock rate alang sa frame_clk ug link_clk kay 484.848 MHz.

SYSREF Generator
Ang SYSREF usa ka kritikal nga timing signal alang sa mga data converter nga adunay F-Tile JESD204C interface.

Ang SYSREF generator sa disenyo exampAng gigamit alang sa duplex JESD204C IP link initialization demonstration katuyoan lamang. Sa JESD204C subclass 1 nga lebel sa aplikasyon sa sistema, kinahanglan nimo nga makamugna ang SYSREF gikan sa parehas nga gigikanan sa orasan sa aparato.

Alang sa F-Tile JESD204C IP, ang SYSREF multiplier (SYSREF_MULP) sa SYSREF control register naghubit sa SYSREF period, nga n-integer multiple sa E parameter.

Kinahanglan nimong sigurohon ang E*SYSREF_MULP ≤16. Kay example, kon E=1, ang legal nga setting para sa SYSREF_MULP kinahanglang sulod sa 1–16, ug kon E=3, ang legal nga setting para sa SYSREF_MULP kinahanglang sulod sa 1–5.

Mubo nga sulat: Kung magbutang ka ug out-of-range nga SYSREF_MULP, ang SYSREF generator mag-ayo sa setting sa SYSREF_MULP=1.
Mahimo nimong pilion kung gusto nimo ang tipo sa SYSREF nga usa ka one-shot pulse, periodic, o gapped periodic pinaagi sa Ex.ample Design tab sa F-Tile JESD204C Intel FPGA IP parameter editor.

Talaan 9. Examples sa Periodic ug Gapped Periodic SYSREF Counter

E	SYSREF_MULP	SYSREF PERIOD (ESYSREF_MULP 32)	Siklo sa Katungdanan	Deskripsyon
1	1	32	1..31 (Programable)	Gapped Periodic
1	1	32	16 (Naayo)	Periodic
1	2	64	1..63 (Programable)	Gapped Periodic
1	2	64	32 (Naayo)	Periodic
1	16	512	1..511 (Programable)	Gapped Periodic
1	16	512	256 (Naayo)	Periodic
2	3	19	1..191 (Programable)	Gapped Periodic
2	3	192	96 (Naayo)	Periodic
2	8	512	1..511 (Programable)	Gapped Periodic
2	8	512	256 (Naayo)	Periodic
2	9 (Ilegal)	64	32 (Naayo)	Gapped Periodic
2	9 (Ilegal)	64	32 (Naayo)	Periodic

Talaan 10. SYSREF Control Registers
Mahimo nimo nga dinamikong i-configure ang mga rehistro sa kontrol sa SYSREF kung ang setting sa rehistro lahi sa setting nga imong gitakda sa dihang imong gimugna ang disenyo example. I-configure ang mga rehistro sa SYSREF sa wala pa ma-reset ang F-Tile JESD204C Intel FPGA IP. Kung imong pilion ang external SYSREF generator pinaagi sa
sysref_ctrl [7] rehistro gamay, mahimo nimong ibalewala ang mga setting alang sa tipo sa SYSREF, multiplier, siklo sa katungdanan ug yugto.

Mga bit	Default nga Bili	Deskripsyon
sysref_ctrl[1:0]	2'b00: Usa ka shot 2'b01: Periodic 2'b10: Gapped periodic	SYSREF nga tipo. Ang default nga kantidad nagdepende sa SYSREF mode setting sa Example Disenyo tab sa F-Tile JESD204C Intel FPGA IP parameter editor.
sysref_ctrl[6:2]	5'b00001	SYSREF multiplier. Kini nga SYSREF_MULP field magamit sa periodic ug gapped-periodic SYSREF type. Kinahanglan nimo nga i-configure ang multiplier nga kantidad aron masiguro nga ang ESYSREF_MULP nga kantidad naa sa taliwala sa 1 hangtod 16 sa wala pa ang F-Tile JESD204C IP wala ma-reset. Kung ang ESYSREF_MULP nga kantidad wala sa kini nga range, ang multiplier nga kantidad mahimong default sa 5'b00001.
sysref_ctrl[7]	Duplex nga agianan sa data: 1'b1 Simplex TX o RX datapath: 1'b0	SYSREF pagpili. Ang default nga bili nagdepende sa data path setting sa Example Design tab sa F-Tile JESD204C Intel FPGA IP parameter editor. 0: Simplex TX o RX (External SYSREF) 1: Duplex (Internal nga SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF duty cycle kung ang SYSREF type periodic o gapped periodic. Kinahanglan nimo nga i-configure ang siklo sa katungdanan sa wala pa ma-reset ang F-Tile JESD204C IP. Kinatas-ang bili = (ESYSREF_MULP32)-1 Para sa example: 50% nga siklo sa katungdanan = (ESYSREF_MULP32)/2 Ang siklo sa katungdanan nag-default sa 50% kung dili nimo i-configure kini nga field sa rehistro, o kung imong gi-configure ang field sa rehistro sa 0 o labaw pa sa gitugot nga maximum nga kantidad.
sysref_ctrl[17]	1'b0	Manwal nga pagkontrol kung ang tipo sa SYSREF usa ka shot. Isulat ang 1 aron ibutang ang SYSREF signal sa taas. Isulat ang 0 aron ipaubos ang signal sa SYSREF. Kinahanglan ka nga magsulat og 1 unya usa ka 0 aron makahimo og SYSREF pulse sa one-shot mode.
sysref_ctrl[31:18]	22'h0	Gireserba.

I-reset ang mga Sequencer
Kini nga disenyo example naglangkob sa duha ka reset sequencers:

Reset Sequence 0—Nagdumala sa reset sa TX/RX Avalon streaming domain, Avalon memory-mapped domain, core PLL, TX PHY, TX core, ug SYSREF generator.

Reset Sequence 1—Nagdumala sa pag-reset sa RX PHY ug RX Core.

3-Wire SPI
Kini nga module mao ang opsyonal sa pag-convert sa SPI interface ngadto sa 3-wire.

Sistema PLL
Ang F-tile adunay tulo ka on-board system PLLs. Kini nga mga sistema nga PLL mao ang nag-unang tinubdan sa orasan alang sa lisud nga IP (MAC, PCS, ug FEC) ug EMIB crossing. Kini nagpasabot nga, kung imong gamiton ang sistema sa PLL clocking mode, ang mga bloke wala gi-clock sa PMA nga orasan ug wala magdepende sa usa ka orasan nga gikan sa FPGA core. Ang matag sistema nga PLL nagmugna lamang sa orasan nga nalangkit sa usa ka frequency interface. Kay exampUg, kinahanglan nimo ang duha ka sistema nga PLL aron modagan ang usa ka interface sa 1 GHz ug usa ka interface sa 500 MHz. Ang paggamit sa usa ka sistema nga PLL nagtugot kanimo sa paggamit sa matag lane nga independente nga wala’y pagbag-o sa orasan sa lane nga nakaapekto sa usa ka silingan nga linya.
Ang matag sistema nga PLL makagamit sa bisan unsa sa walo ka FGT reference nga orasan. Ang mga System PLL mahimong magpaambit sa usa ka reperensya nga orasan o adunay lainlaing mga reperensya nga orasan. Ang matag interface mahimong makapili kung unsang sistema ang gigamit sa PLL, apan, sa higayon nga napili, kini naayo, dili ma-reconfigurable gamit ang dinamikong pag-configure.

May Kalabutan nga Impormasyon
F-tile Architecture ug PMA ug FEC Direct PHY IP User Guide

Dugang nga impormasyon bahin sa sistema sa PLL clocking mode sa Intel Agilex F-tile device.

Pattern Generator ug Checker
Ang pattern generator ug checker mapuslanon sa pagmugna og mga data samples ug pagmonitor alang sa mga katuyoan sa pagsulay.
Talaan 11. Gisuportahan nga Pattern Generator

Hulagway Generator	Deskripsyon
PRBS pattern generator	Ang F-Tile JESD204C nga disenyo example PRBS pattern generator nagsuporta sa mosunod nga ang-ang sa polynomials: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generator sa sumbanan	Ang ramp pattern value increments sa 1 alang sa matag sunod nga sample uban sa generator gilapdon sa N, ug rolyo sa ibabaw sa 0 sa diha nga ang tanan nga mga bit sa sampmga 1 sila. I-enable ang ramp pattern generator pinaagi sa pagsulat og 1 ngadto sa bit 2 sa tst_ctl register sa ED control block.
Command channel ramp generator sa sumbanan	Ang F-Tile JESD204C nga disenyo example nagsuporta sa command channel ramp pattern generator kada lane. Ang ramp pattern value increments sa 1 kada 6 bits sa command words. Ang sinugdanan nga liso maoy usa ka increment pattern sa tanang lane.

Talaan 12. Gisuportahan nga Pattern Checker

Sumbanan Checker	Deskripsyon
PRBS pattern checker	Ang scrambling nga liso sa pattern checker kay self- synchronize kung ang F-Tile JESD204C IP nakab-ot ang deskew alignment. Ang pattern checker nanginahanglan og 8 octets para ang scrambling seed nga ma-synchronize sa kaugalingon.
Ramp tigsusi sa pattern	Ang unang balido nga datos sample para sa matag converter (M) gikarga isip inisyal nga bili sa ramp sumbanan. Sunod-sunod nga datos sampAng mga kantidad kinahanglan nga motaas sa 1 sa matag siklo sa orasan hangtod sa labing taas ug dayon i-roll sa 0.

Sumbanan Checker	Deskripsyon
	Kay example, kung S = 1, N = 16 ug WIDTH_MULP = 2, ang gilapdon sa data matag converter mao ang S * WIDTH_MULP * N = 32. Ang maximum data sampAng bili kay 0xFFFF. Ang ramp Ang pattern checker nagpamatuod nga parehas nga mga pattern ang nadawat sa tanan nga mga converter.
Command channel ramp tigsusi sa pattern	Ang F-Tile JESD204C nga disenyo example nagsuporta sa command channel ramp tigsusi sa pattern. Ang unang command word (6 bits) nga nadawat gikarga isip inisyal nga bili. Ang sunod nga mga pulong sa mando sa parehas nga lane kinahanglan nga motaas hangtod sa 0x3F ug mag-roll sa 0x00. Ang command channel ramp pattern checker nagsusi alang sa ramp mga pattern sa tanan nga mga lane.

F-Tile JESD204C TX ug RX IP
Kini nga disenyo exampGitugotan ka sa pag-configure sa matag TX / RX sa simplex mode o duplex mode.
Ang mga pag-configure sa duplex nagtugot sa pagpakita sa pag-andar sa IP gamit ang internal o eksternal nga serial loopback. Ang mga CSR sa sulod sa IP wala ma-optimize aron tugutan ang pagkontrol sa IP ug pag-obserbar sa status.

F-Tile JESD204C Disenyo Example Clock ug Reset

Ang F-Tile JESD204C nga disenyo exampAdunay usa ka set sa orasan ug pag-reset sa mga signal.

Talaan 13.Disenyo Exampang mga Orasan

Signal sa Orasan	Direksyon	Deskripsyon
mgmt_clk	Input	LVDS differential clock nga adunay frequency nga 100 MHz.
refclk_xcvr	Input	Transceiver reference clock nga adunay frequency sa data rate/factor nga 33.
refclk_core	Input	Core reference nga orasan nga adunay parehas nga frequency sa refclk_xcvr.
in_sysref	Input	SYSREF signal. Ang pinakataas nga frequency sa SYSREF kay data rate/(66x32xE).
sysref_out	Output
txlink_clk rxlink_clk	Internal	TX ug RX link nga orasan nga adunay frequency sa data rate/66.
txframe_clk rxframe_clk	Internal	TX ug RX frame clock nga adunay frequency sa data rate/33 (FCLK_MULP=2) TX ug RX frame clock nga adunay frequency sa data rate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Internal	TX ug RX phase clock nga adunay frequency sa data rate/66 (FCLK_MULP=2) Ang TX ug RX phase clock kanunay taas (1'b1) kung FCLK_MULP=1
spi_SCLK	Output	SPI baud rate clock nga adunay frequency nga 20 MHz.

Pag load nimo sa design example ngadto sa usa ka FPGA device, usa ka internal nga ninit_done nga panghitabo nagsiguro nga ang JTAG ngadto sa Avalon Master bridge anaa sa reset ingon man sa tanan nga uban nga mga bloke.

Ang SYSREF generator adunay independente nga pag-reset aron ma-inject ang tinuyo nga asynchronous nga relasyon alang sa txlink_clk ug rxlink_clk nga mga orasan. Kini nga pamaagi mas komprehensibo sa pagsundog sa SYSREF signal gikan sa usa ka eksternal nga clock chip.

Talaan 14. Disenyo ExampMga Pag-reset

I-reset ang Signal	Direksyon	Deskripsyon
global_rst_n	Input	Push button global reset para sa tanang block, gawas sa JTAG ngadto sa Avalon Master bridge.
ninit_done	Internal	Output gikan sa Reset Release IP alang sa JTAG ngadto sa Avalon Master bridge.
edctl_rst_n	Internal	Ang ED Control block gi-reset ni JTAG ngadto sa Avalon Master bridge. Ang hw_rst ug global_rst_n nga mga pantalan wala mag-reset sa ED Control block.
hw_una	Internal	Ipahayag ug isalikway ang hw_rst pinaagi sa pagsulat sa rst_ctl nga rehistro sa ED Control block. Ang mgmt_rst_in_n nagpahayag kung ang hw_rst gipahayag.
mgmt_rst_in_n	Internal	I-reset para sa Avalon nga memory-mapped nga mga interface sa lain-laing mga IP ug mga input sa reset sequencers: j20c_reconfig_reset para sa F-Tile JESD204C IP duplex Native PHY spi_rst_n para sa SPI master pio_rst_n para sa PIO status ug control reset_in0 nga pantalan sa reset sequencer 0 ug 1 Ang global_rst_n, hw_rst, o edctl_rst_n port nagpahayag sa pag-reset sa mgmt_rst_in_n.
sysref_rst_n	Internal	I-reset para sa SYSREF generator block sa ED Control block gamit ang reset sequencer 0 reset_out2 port. Ang reset sequencer 0 reset_out2 port deasserts sa reset kon ang core PLL kay naka-lock.
core_pll_rst	Internal	I-reset ang core PLL pinaagi sa reset sequencer 0 reset_out0 port. Ang kinauyokan nga PLL nag-reset kung ang mgmt_rst_in_n reset gipahayag.
j204c_tx_avs_rst_n	Internal	I-reset ang F-Tile JESD204C TX Avalon memory-mapped interface pinaagi sa reset sequencer 0. Ang TX Avalon memory-mapped interface nag-ingon kung ang mgmt_rst_in_n gipahayag.
j204c_rx_avs_rst_n	Internal	I-reset ang F-Tile JESD204C TX Avalon nga memory-mapped interface pinaagi sa reset sequencer 1. Ang RX Avalon memory-mapped interface nag-ingon kung ang mgmt_rst_in_n gipahayag.
j204c_tx_rst_n	Internal	I-reset ang F-Tile JESD204C TX link ug transport layer sa txlink_clk, ug txframe_clk, mga domain. Ang reset sequencer 0 reset_out5 port nag-reset sa j204c_tx_rst_n. Kini nga reset deasserts kon ang kinauyokan nga PLL kay naka-lock, ug ang tx_pma_ready ug tx_ready signal gipahayag.
j204c_rx_rst_n	Internal	I-reset ang F-Tile JESD204C RX link ug transport layer sa, rxlink_clk, ug rxframe_clk nga mga domain.

I-reset ang Signal	Direksyon	Deskripsyon
		Ang reset sequencer 1 reset_out4 port nag-reset sa j204c_rx_rst_n. Kini nga reset deasserts kon ang kinauyokan nga PLL kay naka-lock, ug ang rx_pma_ready ug rx_ready signal gipahayag.
j204c_tx_rst_ack_n	Internal	I-reset ang signal sa handshake gamit ang j204c_tx_rst_n.
j204c_rx_rst_ack_n	Internal	I-reset ang signal sa handshake gamit ang j204c_rx_rst_n.

Hulagway 8. Timing Diagram alang sa Disenyo ExampMga Pag-reset

F-Tile JESD204C Disenyo ExampMga signal

Talaan 15. Mga Signal sa Interface sa Sistema

Signal	Direksyon	Deskripsyon
Mga Orasan ug Pag-reset
mgmt_clk	Input	100 MHz nga orasan alang sa pagdumala sa sistema.
refclk_xcvr	Input	Reference clock para sa F-tile UX QUAD ug System PLL. Katumbas sa data rate/factor sa 33.
refclk_core	Input	Core PLL reference nga orasan. Gigamit ang parehas nga frequency sa orasan sama sa refclk_xcvr.
in_sysref	Input	SYSREF signal gikan sa external SYSREF generator alang sa JESD204C Subclass 1 nga pagpatuman.
sysref_out	Output	SYSREF signal alang sa JESD204C Subclass 1 nga pagpatuman nga gihimo sa FPGA device alang sa disenyo example link initialization katuyoan lamang.

Signal	Direksyon	Deskripsyon
SPI
spi_SS_n[2:0]	Output	Aktibo ubos, SPI ulipon pagpili signal.
spi_SCLK	Output	SPI serial nga orasan.
spi_sdio	Input/Output	Output data gikan sa agalon ngadto sa gawas nga ulipon. Input data gikan sa gawas nga ulipon ngadto sa agalon.

Signal	Direksyon	Deskripsyon
Mubo nga sulat:Sa diha nga ang Paghimo og 3-Wire SPI Module nga opsyon ma-enable.
spi_MISO Nota: Sa diha nga ang Paghimo og 3-Wire SPI Module nga opsyon dili ma-enable.	Input	Input data gikan sa gawas nga ulipon ngadto sa SPI master.
spi_MOSI Mubo nga sulat: Sa diha nga ang Paghimo og 3-Wire SPI Module nga opsyon dili ma-enable.	Output	Output data gikan sa SPI master ngadto sa external nga ulipon.

Signal	Direksyon	Deskripsyon
ADC / DAC
tx_serial_data[LINK*L-1:0]	Output	Differential high speed serial output data sa DAC. Ang orasan na-embed sa serial data stream.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Input	Differential high speed serial input data gikan sa ADC. Ang orasan nakuha gikan sa serial data stream.
rx_serial_data_n[LINK*L-1:0]

Signal	Direksyon	Deskripsyon
Kinatibuk-ang Katuyoan I/O
user_led[3:0]	Output	Nagpakita sa kahimtang alang sa mosunod nga mga kondisyon: [0]: SPI programming nahuman [1]: Kasaypanan sa link sa TX [2]: RX link error [3]: Kasaypanan sa pattern checker alang sa data sa pag-streaming sa Avalon
user_dip[3:0]	Input	User mode DIP switch input: [0]: Makahimo sa internal nga serial loopback [1]: FPGA-generated SYSREF enable [3:2]: Gireserba

Signal	Direksyon	Deskripsyon
Out-of-band (OOB) ug Status
rx_patchk_data_error[LINK-1:0]	Output	Kung kini nga signal gipahayag, kini nagpaila nga ang pattern checker nakit-an nga sayup.
rx_link_error[LINK-1:0]	Output	Kung kini nga signal gipahayag, kini nagpaila nga ang JESD204C RX IP nagpahayag nga nakabalda.
tx_link_error[LINK-1:0]	Output	Kung kini nga signal gipahayag, kini nagpaila nga ang JESD204C TX IP nagpahayag nga nakabalda.
emb_lock_out	Output	Kung kini nga signal gipahayag, kini nagpaila nga ang JESD204C RX IP nakab-ot ang EMB lock.
sh_lock_out	Output	Kung kini nga signal gipahayag, kini nagpakita nga ang JESD204C RX IP sync header kay naka-lock.

Signal	Direksyon	Deskripsyon
Avalon Streaming
rx_avst_valid[LINK-1:0]	Input	Nagpakita kung ang converter sampAng datos sa layer sa aplikasyon balido o dili balido. 0: Ang datos dili balido 1: Ang datos balido
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Input	Tigpabalhin sample data sa layer sa aplikasyon.

F-Tile JESD204C Disenyo ExampMga Rehistro sa Pagkontrol

Ang F-Tile JESD204C nga disenyo exampAng mga rehistro sa ED Control block naggamit sa byte-addressing (32 bits).

Talaan 16. Disenyo Example Address Mapa
Kining 32-bit ED Control block registers anaa sa mgmt_clk domain.

Component	Address
F-Tile JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Tile JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Pagkontrol sa SPI	0x0102_0000 – 0x0102_001F
Pagkontrol sa PIO	0x0102_0020 – 0x0102_002F
Status sa PIO	0x0102_0040 – 0x0102_004F
I-reset ang Sequencer 0	0x0102_0100 – 0x0102_01FF
I-reset ang Sequencer 1	0x0102_0200 – 0x0102_02FF
Pagkontrol sa ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Talaan 17. Register Access Type ug Definition
Kini nga lamesa naghulagway sa tipo sa pag-access sa rehistro alang sa Intel FPGA IPs.

Uri sa Pag-access	Kahubitan
RO/V	Ang software read-only (walay epekto sa pagsulat). Ang bili mahimong magkalahi.
RW	Ang software nagbasa ug nagbalik sa kasamtangan nga bit value. Gisulat ug gitakda sa software ang gamay sa gusto nga kantidad.
RW1C	Ang software nagbasa ug nagbalik sa kasamtangan nga bit value. Ang software nagsulat og 0 ug walay epekto. Gisulat sa software ang 1 ug gitangtang ang gamay sa 0 kung ang bit gibutang sa 1 pinaagi sa hardware. Gibutang sa hardware ang bit sa 1. Ang software clear adunay mas taas nga prayoridad kaysa hardware set.

Talaan 18. ED Control Address Mapa

Offset	Register Ngalan
0x00	rst_ctl
0x04	unang_sts0
*nagpadayon…*

Offset	Register Ngalan
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Talaan 19. ED Control Block Control ug Status Registers

Byte Offset	Pagrehistro	Ngalan	Access	I-reset	Deskripsyon
0x00	rst_ctl	rst_assert	RW	0x0	I-reset ang kontrol. [0]: Pagsulat og 1 aron ipahayag ang pag-reset. (hw_rst) Isulat pag-usab ang 0 aron i-deassert ang pag-reset. [31:1]: Gireserba.
0x04	unang_sts0	rst_status	RO/V	0x0	I-reset ang kahimtang. [0]: Ang kahimtang nga naka-lock sa Core PLL. [31:1]: Gireserba.
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	SYSREF edge detection status alang sa internal o external SYSREF generator. [0]: Ang bili sa 1 Nagpakita sa usa ka SYSREF nga pagtaas sa ngilit nga nakit-an alang sa subclass 1 nga operasyon. Mahimong isulat sa software ang 1 aron malimpyohan kini nga gamay aron mahimo ang bag-ong SYSREF edge detection. [31:1]: Gireserba.
0x40	sysref_ctl	sysref_contr ol	RW	Duplex nga datapath Usa ka shot: 0x00080	Pagkontrol sa SYSREF. Refer sa Talaan 10 sa pahina 17 para sa dugang nga impormasyon bahin sa paggamit niini nga rehistro.
				Panahon:	Mubo nga sulat: Ang bili sa pag-reset nagdepende sa
				0x00081	ang SYSREF type ug F-Tile
				Gapped- periodic:	JESD204C IP data path parameter setting.
				0x00082
				TX o RX nga datos
				dalan
				Usa ka shot
				0x00000
				Panahon:
				0x00001
				Giputol-
				matag karon ug unya:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF status. Kini nga rehistro naglangkob sa pinakabag-o nga panahon sa SYSREF ug mga setting sa siklo sa katungdanan sa internal nga generator sa SYSREF. Refer sa Talaan 9 sa pahina 16 para sa legal nga bili sa SYSREF nga panahon ug duty cycle.
*nagpadayon…*

Byte Offset	Pagrehistro	Ngalan	Access	I-reset	Deskripsyon
					[8:0]: SYSREF nga panahon. Kung ang kantidad mao ang 0xFF, ang SYSREF nga panahon = 255 Sa diha nga ang bili kon 0x00, ang SYSREF panahon = 256. [17:9]: SYSREF katungdanan cycle. [31:18]: Gireserba.
0x80	tst_ctl	tst_control	RW	0x0	Pagkontrol sa pagsulay. Gamita kini nga rehistro aron mahimo ang lain-laing mga sumbanan sa pagsulay alang sa pattern generator ug checker. [1:0] = Gireserba nga uma [2] = ramp_test_ctl 1'b0 = Makapahimo sa PRBS pattern generator ug checker 1'b1 = Makapahimo sa ramp pattern generator ug checker [31:3]: Gireserba.
0x8c	tst_err0	tst_error	RW1C	0x0	Sayop nga bandila alang sa Link 0. Kung ang bit 1'b1, kini nagpakita nga adunay sayup nga nahitabo. Kinahanglan nimong sulbaron ang sayup sa dili pa isulat ang 1'b1 sa tagsa-tagsa nga bit aron malimpyohan ang bandila sa sayup. [0] = Sayop sa tigsusi sa sumbanan [1] = tx_link_error [2] = rx_link_error [3] = Sayop sa tigsusi sa sumbanan sa sugo [31:4]: Gireserba.

Kasaysayan sa Pagbag-o sa Dokumento para sa F-Tile JESD204C Intel FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2021.10.11	21.3	1.0.0	Inisyal nga pagpagawas.

Mga Dokumento / Mga Kapanguhaan

intel F-Tile JESD204C Intel FPGA IP Design Example [pdf] Giya sa Gumagamit
F-Tile JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, IP Design Example, Disenyo Example

Mga pakisayran

Manwal sa Gumagamit

F-Tile JESD204C Intel FPGA IP Design Example

Mahitungod sa F-Tile JESD204C Intel® FPGA IP Design Example Giya sa Gumagamit